特許 6010005 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6010005

(24)【登録日】2016年9月23日

(45)【発行日】2016年10月19日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/8246 20060101AFI20161006BHJP

   H01L 27/105 20060101ALI20161006BHJP

   H01L 43/02 20060101ALI20161006BHJP

   H01L 43/08 20060101ALI20161006BHJP

【ＦＩ】

   H01L27/10 447

   H01L43/02 Z

   H01L43/08 Z

【請求項の数】15

【全頁数】20

(21)【出願番号】特願2013-186599(P2013-186599)

(22)【出願日】2013年9月9日

(65)【公開番号】特開2015-53450(P2015-53450A)

(43)【公開日】2015年3月19日

【審査請求日】2015年8月12日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】野間 賢二

【審査官】 小山 満

(56)【参考文献】

【文献】 特開２００３−１１５５７８（ＪＰ，Ａ）

【文献】 特開２０１２−１０９３０７（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０４６０９１（ＷＯ，Ａ１）

【文献】 特開２００５−１５８９８５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０１１９３３８（ＵＳ，Ａ１）

【文献】 特開２０１３−０８９６６２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／２８９９７０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４６

Ｈ０１Ｌ ２７／１０５

Ｈ０１Ｌ ４３／０２

Ｈ０１Ｌ ４３／０８

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に形成された磁気抵抗効果素子を備えるメモリセルアレイ領域を含むＭＲＡＭチップと、
前記ＭＲＡＭチップの外側に設けられ、前記ＭＲＡＭチップを保護するパッケージと、
前記メモリセルアレイ領域を前記ＭＲＡＭチップの周方向で連続して囲み、前記半導体基板の主面に垂直で且つ前記周方向に平行なある断面で閉ループ形状を有する周方向部分を含み、前記パッケージと接触し、前記ＭＲＡＭチップの少なくとも一部と離間し、且つ前記周方向部分の両端において開口部を有する磁気シールド層と、
を具備する半導体装置。

【請求項2】

前記磁気抵抗効果素子は、前記半導体基板の主面に垂直な磁化方向を有しており、且つ、前記断面は、前記磁化の向きに平行な断面である
請求項１に記載の半導体装置。

【請求項3】

前記パッケージは、モールド樹脂であり、前記磁気シールド層は、前記モールド樹脂の外面上に接触している
請求項１に記載の半導体装置。

【請求項4】

前記パッケージは、箱型のパッケージであり、前記磁気シールド層は、前記箱型パッケージの内面上に接触している
請求項１に記載の半導体装置。

【請求項5】

前記パッケージは、箱型のパッケージであり、前記磁気シールド層は、前記箱型パッケージの外面上に接触している
請求項１に記載の半導体装置。

【請求項6】

前記パッケージの一部は、前記ＭＲＡＭチップがマウントされる回路基板を備える
請求項１に記載の半導体装置。

【請求項7】

前記回路基板は、複数の層を備え、前記複数の層のうち１つは、前記磁気シールド層の一部を備える
請求項６に記載の半導体装置。

【請求項8】

前記磁気シールド層の一部は、前記回路基板上に配置される金属ホイルを備える
請求項６に記載の半導体装置。

【請求項9】

前記磁気シールド層は、前記ＭＲＡＭチップの下面及び側面を覆う第1の部分と、前記ＭＲＡＭチップの上面を覆う第２の部分と、を備え、
前記第１及び第２の部分は、物理的に結合される
請求項１に記載の半導体装置。

【請求項10】

前記磁気シールド層は、前記ＭＲＡＭチップの下面を覆う第1の部分と、前記ＭＲＡＭチップの上面及び側面を覆う第２の部分と、を備え、
前記第１及び第２の部分は、物理的に結合される
請求項１に記載の半導体装置。

【請求項11】

前記第1の部分の飽和磁化と厚さとの積は、前記第２の部分の飽和磁化と厚さとの積に等しい
請求項９及び１０のいずれか１項に記載の半導体装置。

【請求項12】

半導体基板と、
前記半導体基板上に形成された磁気抵抗効果素子を備えるメモリセルアレイ領域を含むＭＲＡＭチップと、
前記ＭＲＡＭチップがマウントされる回路基板と、
前記メモリセルアレイ領域を前記ＭＲＡＭチップの周方向で連続して囲み、前記半導体基板の主面に垂直で且つ前記周方向に平行なある断面で閉ループ形状を有する周方向部分を含む磁気シールド層とを具備し、
磁気シールド層は、前記ＭＲＡＭチップと前記回路基板との間に配置され、前記ＭＲＡＭチップの下面を覆う第１の磁気シールド層と、前記回路基板上に配置され、前記ＭＲＡＭチップの上面を覆う第２の磁気シールド層を含み、且つ前記周方向部分の両端において開口部を有する
半導体装置。

【請求項13】

前記ＭＲＡＭチップは、前記周方向部分の前記両端に対応する第１の対向する一対の面と、前記第１の対向する一対の面と異なる方向において対向し、且つ前記周方向部分により囲まれる、第２の対向する一対の対向する面を含むことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。

【請求項14】

回路基板上に第１の磁気シールド層を形成する工程と、
半導体基板上に磁気抵抗効果素子を有するＭＲＡＭチップを前記第１の磁気シールド層上にマウントする工程と、
前記回路基板上に前記ＭＲＡＭチップの上面及び側面を覆う第２の磁気シールド層を形成する工程とを具備し、
前記第１及び第２の磁気シールド層を含む磁気シールド層は、前記磁気抵抗効果素子を周方向で連続して囲み、前記半導体基板の主面に垂直で且つ前記周方向に平行なある断面で閉ループ形状を有する周方向部分を含み、且つ前記周方向部分の両端において開口部を有する
半導体装置の製造方法。

【請求項15】

前記ＭＲＡＭチップは、前記周方向部分の前記両端に対応する第１の対向する一対の面と、前記第１の対向する一対の面と異なる方向において対向し、且つ前記周方向部分により囲まれる、第２の対向する一対の面を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

不揮発性半導体記憶装置として用いられるＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップは、動作（書き込み、読み出し、データ保持）を、磁気で制御する。そのため、ＭＲＡＭチップ内を通過する外部磁場によって、動作が変化する可能性がある。このため、ＭＲＡＭチップ内を通過する外部磁場を、磁気シールド層によって遮蔽することが求められる。

【0003】

しかしながら、従来は外部磁場を必ずしも的確に遮蔽できる構造が提案されているとはいえなかった。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−１１４２１１号公報

【特許文献2】特開２０１０−１５３７６０号公報

【特許文献3】特開２０１０−１２３６６６号公報

【特許文献4】特開２００５−２３６１６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

実施形態は、ＭＲＡＭチップ内の垂直磁化に影響を与える外部磁場を遮蔽する技術を提案する。

【課題を解決するための手段】

【0006】

実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成された磁気抵抗効果素子を備えるメモセルリアレイ領域を含むＭＲＡＭチップと、前記ＭＲＡＭチップの外側に設けられ、前記ＭＲＡＭチップを保護するパッケージと、前記メモリセルアレイ領域を前記ＭＲＡＭチップの周方向で連続して囲み、前記半導体基板の主面に垂直で且つ前記周方向に平行なある断面で閉ループ形状を有する周方向部分を含み、前記パッケージと接触し、前記ＭＲＡＭチップの少なくとも一部と離間し、且つ前記周方向部分の両端において開口部を有する磁気シールド層と、を備える。

【図面の簡単な説明】

【0007】

【図1】参考例を示す断面図。

【図2】参考例を示す断面図。

【図3】基本思想を示す断面図。

【図4】基本思想を示す斜視図。

【図5】図４のＶ−Ｖ線に沿う断面図。

【図6】第１の実施例を示す斜視図。

【図7】図６のＶＩＩ−ＶＩＩ線に沿う断面図。

【図8】図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。

【図9】第２の実施例を示す斜視図。

【図10】図９のＸ−Ｘ線に沿う断面図。

【図11】図９のＸＩ−ＸＩ線に沿う断面図。

【図12】第３の実施例を示す斜視図。

【図13】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。

【図14】図１２のＸＩＶ−ＸＩＶ線に沿う断面図。

【図15】第４の実施例を示す断面図。

【図16】第５の構造例を示す斜視図。

【図17】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。

【図18】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。

【図19】第６の構造例を示す斜視図。

【図20】図１９のＸＸ−ＸＸ線に沿う断面図。

【図21】図１９のＸＸＩ−ＸＸＩ線に沿う断面図。

【図22】製造方法の一工程を示す斜視図。

【図23A】製造方法の一工程を示す平面図。

【図23B】製造方法の一工程を示す平面図。

【図24】製造方法の一工程を示す平面図。

【図25】製造方法の一工程を示す断面図。

【図26】製造方法の一工程を示す斜視図。

【図27】製造方法の一工程を示す断面図。

【図28】磁気抵抗効果素子を含む回路の例を示す回路図。

【図29】メモリセルの例を示す断面図。

【発明を実施するための形態】

【0008】

以下、図面を参照しながら実施形態を説明する。
[基本思想]
ＭＲＡＭチップは、磁気抵抗効果素子（例えば、ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ素子）を記憶素子として用いている。ＭＲＡＭチップは、半導体基板の主面に平行な２つの主面（上面と下面）、及び、半導体基板の主面に垂直な複数の側面を有する。

【0009】

磁気抵抗効果素子は、不変の磁化を有する参照層と、可変の磁化を有する記憶層とが、非磁性層を介して配置されている構造を有する。

【0010】

したがって、記憶層の磁化方向と同一の磁化方向を有する外部磁場が、ＭＲＡＭチップ内を通過した場合、記憶層の磁化方向と重なるため、記憶層の磁化に変化が生じる。

【0011】

そのため、記憶層の磁化方向と同一の磁化方向を有する外部磁場からＭＲＡＭチップを保護することが必要である。

【0012】

図１及び図２は、参考例としての半導体装置を示している。

【0013】

図１の例は、磁気抵抗効果素子１０Ａがその膜面に対して平行な磁化（面内磁化）を有するときに、その面内磁化に影響を与える外部磁場（面内磁化の方向に平行な外部磁場）を遮蔽する構造に関する。

【0014】

この構造では、磁気シールド層１１ａ上に、面内磁化を有するＭＲＡＭチップ１２Ａが配置され、ＭＲＡＭチップ１２Ａ上に磁気シールド層１１ｂが配置される。また、ＭＲＡＭチップ１２Ａは、記憶層および参照層の磁化方向が膜面に平行な面内方向である面内磁化の磁気抵抗効果素子１０Ａを有する。

【0015】

この構造によれば、磁気抵抗効果素子１０Ａの面内磁化に平行な外部磁場は、磁気シールド層１１ａ、１１ｂを通じてＭＲＡＭチップ１２Ａ外に放出され、ＭＲＡＭチップ１２Ａ内に進入することはない。即ち、磁気抵抗効果素子１０Ａの面内磁化に影響を与える外部磁場は、磁気シールド層１１ａ、１１ｂによって遮蔽されるので、例えば、ＭＲＡＭチップ１２Ａ内の磁気抵抗効果素子１０Ａの記憶状態を保持することができる。

【0016】

図２の例は、磁気抵抗効果素子１０Ｂがその膜面に対して垂直な磁化（垂直磁化）を有するときに、その垂直磁化に影響を与える外部磁場（垂直磁化の方向に平行な外部磁場）を遮蔽する構造に関する。

【0017】

この構造では、磁気シールド層１１ａ上に、垂直磁化を有するＭＲＡＭチップ１２Ｂが配置され、ＭＲＡＭチップ１２Ｂ上に磁気シールド層１１ｂが配置される。また、磁気シールド層１１ａ、１１ｂは、ＭＲＡＭチップ１２Ｂの側面に配置される磁気シールド層１１ｃにより互いに接続される。即ち、ＭＲＡＭチップ１２Ｂは、磁気シールド層１１ａ、１１ｂ、１１ｃで覆われている。また、ＭＲＡＭチップ１２Ｂは、記憶層および参照層の磁化方向が膜面に垂直な垂直方向である垂直磁化の磁気抵抗効果素子１０Ｂを有する。

【0018】

この構造によれば、磁気抵抗効果素子１０Ｂの垂直磁化に平行な外部磁場は、磁気シールド層１１ａ、１１ｂ及び１１ｃを通じてＭＲＡＭチップ１２Ｂ外へ放出され、ＭＲＡＭチップ１２Ｂ内に進入することはない。即ち、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場は、磁気シールド層１１ａ、１１ｂ、１１ｃによって遮蔽されるので、例えば、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂの記憶状態を保持することができる。

【0019】

しかし、磁気シールド層１１ａ、１１ｂ、１１ｃは、開口部を有するため、その開口部からＭＲＡＭチップ１２Ｂ内に外部磁場が進入し、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える。

【0020】

図３は、この問題を解決するための基本思想を示す断面図である。

【0021】

この基本思想は、図２の参考例において、磁気シールド層１１ａ，１１ｂ、１１ｃの開口部からＭＲＡＭチップ１２Ｂ内へ進入し、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場を抑制するものである。

【0022】

即ち、基本思想の半導体装置は、（図示しない）半導体基板と、半導体基板上に形成された磁気抵抗効果素子１０Ｂが配置される領域、及び、後述の外部電極が配置された上面を備えるＭＲＡＭチップ１２Ｂと、ＭＲＡＭチップ１２Ｂの外側に設けられ、ＭＲＡＭチップ１２Ｂを保護するパッケージ１３と、
ＭＲＡＭチップ１２Ｂ内の上記領域（磁気抵抗効果素子１０Ｂが配置される領域）を周方向（図３中に矢印で示した方向）で囲み、半導体基板の主面に垂直で且つ周方向に平行なある断面で閉ループ形状を有する周方向部分を含み、パッケージ１３と接触し、ＭＲＡＭチップ１２Ｂの少なくとも一部と離間している磁気シールド層１１とを具備する
磁気シールド層１１は、少なくとも上記周方向部分を有し、上記周方向部分が上記領域（磁気抵抗効果素子１０Ｂが配置される領域）を囲んでいれば良い。したがって、周方向部分の両端近傍には磁気シールド層１１が無くても良い。即ち、周方向の両端近傍は、開口部を有していても良い。

【0023】

磁気シールド層１１は、磁気抵抗効果素子１０Ｂが配置される領域を囲む閉磁路を構成している。ここで、閉磁路とは、磁気シールド層１１内で磁力線が閉じていることをいう。

【0024】

磁気抵抗効果素子１０Ｂの磁化は、（図示しない）半導体基板の主面に垂直な磁化方向を有している。したがって、上述した断面は、磁気抵抗効果素子１０Ｂの磁化の向きに平行な断面である。

【0025】

磁気シールド層１１は、ＭＲＡＭチップ１２Ｂの外側に形成され、尚且つ、ＭＲＡＭチップ１２Ｂの少なくとも一部と離間している。即ち、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂの全体と離間していても良いし、磁気シールド層１１の一部分がＭＲＡＭチップ１２Ｂと接触していても良い。例えば、磁気シールド層１１の一部がＭＲＡＭチップ１２Ｂの下面と接触していても良い。

【0026】

磁気シールド層１１は、少なくともＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域内においては、ＭＲＡＭチップ１２Ｂを連続して囲み、かつ、開口部を有しない。これにより、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場を完全に遮蔽できる。

【0027】

図４は、基本思想を示す斜視図である。図５は、図４のＶ−Ｖ線に沿う断面図である。

【0028】

図４に示すように、磁気シールド層１１は、少なくとも周方向（図４中に矢印で示した方向）で、磁気抵抗効果素子が配置される領域１００を囲んでいる。したがって、磁気シールド層１１は、周方向部分の両端近傍に存在しても良いし、存在しなくても良い。磁気シールド層１１が周方向部分の両端近傍に存在している場合、即ち、磁気シールド層１１が、第2の方向の両端近傍に設けられ、領域１００を挟む２つの端部をさらに含む場合には、磁気シールド層１１は、図４に示した第１、第２及び第３全ての方向で磁気抵抗効果素子が配置される領域１００を囲んでいる。両端近傍に磁気シールド層１１が存在していない場合には、磁気抵抗効果素子が配置される領域１００の端部から磁気シールド層１１が有する端部までの距離Ｘは、ゼロでも良いが、できるだけ長くするのが望ましい。

【0029】

また、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂの少なくとも一部と離間している。例えば、磁気シールド層１１とＭＲＡＭ１２Ｂチップとの間のスペースは、モールド材（パッケージ１３）が設けられている。

【0030】

上述した基本思想によれば、磁気抵抗効果素子１０Ｂが配置される領域を磁気シールド層１１の周方向部分で囲んでいるので、外部磁場を効果的に遮蔽することができる。即ち、磁気抵抗効果素子１０Ｂの磁化方向に平行又は反平行な外部磁界の影響を効果的に低減することができる。したがって、信頼性に優れた磁気メモリを得ることができる。

【0031】

また、第２の方向において領域１００を挟む位置に、磁気シールド層１１を設けることにより、より一層シールド効果を高めることができる。

【0032】

上述したことからわかるように、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場は、磁気シールド層１１によって遮蔽されるので、例えば、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂの記憶状態を保持することができる。

【0033】

尚、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂの下面を覆う第１の磁気シールド層と、ＭＲＡＭチップ１２Ｂの上面を覆う第２の磁気シールド層を含んでも良い。例えば、第１の磁気シールド層は、ＭＲＡＭチップ１２Ｂと後述の回路基板の間に設けられ、第２の磁気シールド層は、前記回路基板上に配置され、ＭＲＡＭチップ１２Ｂの上面を覆う。

【0034】

［実施例］
以下、実施例を説明する。

【0035】

［第１の実施例］
図６は、第１の実施例を示す斜視図である。図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図である。図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。

【0036】

同図の各名称は、図１乃至図５の構造の各名称に対応するため、図１乃至図５と同じ要素には同じ符号を付すことにより、その説明を省略する。これらの図において、第１、第２及び第３の方向は、互いに直交する方向である。

【0037】

第１の実施例は、基本思想の構造をＢＧＡタイプにより実現した点に特徴を有する。

【0038】

ＭＲＡＭチップ１２Ｂは、回路基板（例えば、エポキシ基板）１４の表面上にマウントされる。外部端子（例えば、半田ボール）１５は、回路基板１４の裏面上に付加される。回路基板１４は、ＭＲＡＭチップ１２Ｂと外部端子１５とを電気的に接続する導電線（配線層）１６を備える。ボンディングワイヤ１７は、回路基板１４の導電線１６とＭＲＡＭチップ１２Ｂの外部電極（パッド）１８とを電気的に接続する。

【0039】

パッケージは、例えば、モールド樹脂１３Ａである。パッケージとしてのモールド樹脂１３Ａは、回路基板１４上においてＭＲＡＭチップ１２Ｂを覆う。磁気シールド層１１は、モールド樹脂１３Ａの外面に接触している。磁気シールド層１１は、回路基板１４上、及び、モールド樹脂１３Ａ上に、それぞれ配置され、ＭＲＡＭチップ１２Ｂの上面、下面及び側面を覆う。即ち、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域を周方向で囲み、半導体基板の主面に垂直で且つ前記周方向に平行なある断面で閉ループ形状を有する周方向部分を含む。尚且つ、磁気シールド層１１は、パッケージと接触し、ＭＲＡＭチップ１２Ｂの少なくとも一部と離間している。つまり、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域を囲む閉磁路を形成する。

【0040】

尚、本例では、パッケージとして、ＭＲＡＭチップ１２Ｂを覆うモールド樹脂１３Ａを採用しているが、モールド樹脂１３Ａを省略し、モールド樹脂１３Ａが配置されるエリアを空洞としてもよい。この場合、磁気シールド層１１は、パッケージの一部として機能する。

【0041】

また、本例では、外部端子１５は、ボール電極をイメージしているが、これに代えて、導電ピン（金属ピラーなど）を採用してもよい。

【0042】

さらに、本例において、磁気シールド層１１の一部又は全部を、メタルキャップなどにより覆っても構わない。

【0043】

第１の実施例によれば、磁気シールド層１１は、少なくともＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域内においては、ＭＲＡＭチップ１２Ｂを物理的に連続して取り囲み、かつ、開口部を有しない。

【0044】

また、磁気シールド１１層に開口部を設ける場合においても、磁気抵抗効果素子１０Ｂが配置される領域の端部から磁気シールド層１１の開口部までの距離Ｘ１、又は、ＭＲＡＭチップ１２Ｂの端部から磁気シールド層１１の開口部までの距離Ｘ２は、それぞれ、十分に大きな値に設定される。

【0045】

これにより、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場は、ＭＲＡＭチップ１２Ｂ内に進入することがない。従って、例えば、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂのデータが変動することを防止できる。

【0046】

［第２の実施例］
図９は、第２の実施例を示す斜視図である。図１０は、図９のＸ−Ｘ線に沿う断面図である。図１１は、図９のＸＩ−ＸＩ線に沿う断面図である。

【0047】

これらの図での各名称は、図６乃至図８の構造の各名称に対応するため、図６乃至図８と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、これらの図において、第１、第２及び第３の方向は、互いに直交する方向である。

【0048】

本例が第１の実施例と異なる点は、モールド樹脂に代えて、パッケージとして箱型のパッケージ１３Ｂを採用した点にある。磁気シールド層１１は、箱型パッケージ１３Ｂの内面上に接触している。その他の点については同じであるため、詳細な説明を省略する。

【0049】

箱型のパッケージ１３Ｂは、回路基板１４上に搭載され、ＭＲＡＭチップ１２Ｂの上面及び側面を覆う。箱型のパッケージ１３Ｂは、絶縁体でもよいし、導電体でもよい。本例では、磁気シールド層１１は、回路基板１４上及び箱型のパッケージ１３Ｂの内面上にそれぞれ設けられる。

【0050】

即ち、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域を囲む閉磁路を形成する。

【0051】

尚、本例では、箱型のパッケージ１３Ｂの内部は、空洞であるが、これに代えて、この空洞をモールド樹脂により満たしてもよい。また、本例では、外部端子１５は、ボール電極をイメージしているが、これに代えて、導電ピン（金属ピラーなど）を採用してもよい。

【0052】

また、本例において、箱型のパッケージ１３Ｂの一部又は全部を、メタルキャップなどにより覆っても構わない。

【0053】

第２の実施例においても、磁気シールド層１１は、少なくともＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域内においては、ＭＲＡＭチップ１２Ｂを囲み、かつ、開口部を有しない。

【0054】

これにより、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場は、ＭＲＡＭチップ１２Ｂ内に進入することがない。従って、例えば、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂのデータが変動することを防止できる。

【0055】

［第３の実施例］
図１２は、第３の実施例を示す斜視図である。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。また、図１４は、図１２のＸＩＶ−ＸＩＶ線に沿う断面図である。

【0056】

これらの図での各名称は、図６乃至図８の構造の各名称に対応するため、図６乃至図８と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、これらの図において、第１、第２及び第３の方向は、互いに直交する方向である。

【0057】

本例が第１の実施例と異なる点は、第２の実施例と同様に、パッケージとしてモールド樹脂に代えて箱型のパッケージ１３Ｂを採用した点にある。磁気シールド層１１は、箱型パッケージ１３Ｂの外面上に接触している。その他の点については同じであるため、詳細な説明を省略する。

【0058】

箱型のパッケージ１３Ｂは、回路基板１４上に搭載され、ＭＲＡＭチップ１２Ｂの上面及び側面を覆う。箱型のパッケージ１３Ｂは、絶縁体でもよいし、導電体でもよい。本例では、磁気シールド層１１は、回路基板１４の裏面上及び箱型のパッケージ１３Ｂの外面上に、それぞれ設けられる。

【0059】

即ち、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域を囲む閉磁路を形成する。

【0060】

本例では、磁気シールド層１１は、回路基板１４の裏面上に配置される。一方、回路基板１４の裏面上には、外部端子１５が配置される。したがって、磁気シールド層１１がＭＲＡＭチップ１２Ｂの磁気抵抗効果素子１０Ｂが配置される領域を取り囲む閉磁路を形成するためには、外部端子１５の位置を工夫する必要がある。

【0061】

本例では、外部端子１５は、ＭＲＡＭチップ１２Ｂの直下、即ち、ＭＲＡＭチップ１２Ｂとオーバーラップするエリア内には配置されない。

【0062】

尚、本例でも、箱型のパッケージ１３Ｂの内部は、空洞であるが、これに代えて、この空洞をモールド樹脂により満たしてもよい。また、本例では、外部端子１５は、ボール電極をイメージしているが、これに代えて、導電ピン（金属ピラーなど）を採用してもよい。

【0063】

また、本例において、箱型のパッケージ１３Ｂの一部又は全部を、メタルキャップなどにより覆っても構わない。

【0064】

第３の実施例においても、磁気シールド層１１は、少なくともＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂが配置される領域内においては、ＭＲＡＭチップ１２Ｂを物理的に連続して取り囲み、かつ、開口部を有しない。

【0065】

これにより、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場は、ＭＲＡＭチップ１２Ｂ内に進入することがない。従って、例えば、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂのデータが変動することを防止できる。

【0066】

［第４の実施例］
図１５は、第４の実施例を示す断面図である。

【0067】

本例は、第１乃至第３の実施例における回路基板１４の構造に関する。

【0068】

回路基板１４は、多層構造を有する。即ち、回路基板１４は、複数の層を備え、複数の層のうちの１つは、磁気シールド層１１の一部を備える。磁気シールド層１１は、ＭＲＡＭチップ１２Ｂの下面を覆う。

【0069】

磁気シールド層１１は、ＭＲＡＭチップ１２Ｂと外部端子１５とを接続する導電線１６の導電パスを確保するため、開口部を有する。

【0070】

但し、磁気抵抗効果素子１０Ｂが配置される領域の端部から磁気シールド層１１の開口部までの距離Ｘ１、又は、ＭＲＡＭチップ１２Ｂの端部から磁気シールド層１１の開口部までの距離Ｘ２は、それぞれ、十分に大きな値に設定される。

【0071】

尚、回路基板１４としては、例えば、ガラスエポキシ基板が採用される。また、導電線１６としては、例えば、銅（Ｃｕ）配線が採用される。磁気シールド層１１は、回路基板１４内の１つの層を独占するため、磁気シールド層１１を電源層（例えば、接地層）として用いることも可能である。

【0072】

［第５の実施例］
図１６は、第５の実施例を示す斜視図である。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。また、図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。

【0073】

これらの図での各名称は、図６乃至図８の構造の各名称に対応するため、図６乃至図８と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、これらの図において、第１、第２及び第３の方向は、互いに直交する方向である。

【0074】

本例は、磁気シールド層１１が、２つ以上の部材を備えている。

【0075】

磁気シールド層１１は、ＭＲＡＭチップ１２Ｂと回路基板１４との間に配置され、ＭＲＡＭチップ１２Ｂの下面を覆う第１の磁気シールド層と、回路基板１４上に配置され、ＭＲＡＭチップ１２Ｂの上面を覆う第２の磁気シールド層を含む。

【0076】

例えば、磁気シールド層１１は、第１の部分（第１の磁気シールド層）１１ａと第２の部分（第２の磁気シールド層）１１ｂとを有する。

【0077】

第１の部分１１ａは、回路基板１４上に配置され、ＭＲＡＭチップ１２Ｂの下面及び側面を覆う。第２の部分１１ｂは、第１の部分１１ａ上に配置され、ＭＲＡＭチップ１２Ｂの上面を覆う。第１及び第２の部分１１ａ，１１ｂは、物理的に結合される。これにより、磁気シールド層１１は、ＭＲＡＭチップ１２Ｂを囲む閉磁路を形成する。

【0078】

本例においても、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場は、ＭＲＡＭチップ１２Ｂ内に進入することがない。従って、例えば、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂのデータが変動することを防止できる。

【0079】

［第６の実施例］
図１９は、第６の実施例を示す斜視図である。図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。また、図２１は、図１９のＸＸＩ−ＸＸＩ線に沿う断面図である。

【0080】

これらの図での各名称は、図６乃至図８の構造の各名称に対応するため、図６乃至図８と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、これらの図において、第１、第２及び第３の方向は、互いに直交する方向である。

【0081】

本例は、磁気シールド層１１が、２つ以上の部材を備えている。

【0082】

磁気シールド層１１は、ＭＲＡＭチップ１２Ｂと回路基板１４との間に配置され、前記ＭＲＡＭチップ１２Ｂの下面を覆う第１の磁気シールド層と、回路基板１４上に配置され、ＭＲＡＭチップ１２Ｂの上面を覆う第２の磁気シールド層を含む。

【0083】

例えば、磁気シールド層１１は、第１の部分（第１の磁気シールド層）１１ａと第２の部分（第２の磁気シールド層）１１ｂとを有する。

【0084】

第１の部分１１ａは、回路基板１４上に配置され、ＭＲＡＭチップ１２Ｂの下面を覆う。第２の部分１１ｂは、第１の部分１１ａ上に配置され、ＭＲＡＭチップ１２Ｂの上面及び側面を覆う。第１及び第２の部分１１ａ，１１ｂは、物理的に結合される。これにより、磁気シールド層は、ＭＲＡＭチップ１２Ｂを囲む閉磁路を形成する。

【0085】

本例においても、磁気抵抗効果素子１０Ｂの垂直磁化に影響を与える外部磁場は、ＭＲＡＭチップ１２Ｂ内に進入することがない。従って、例えば、ＭＲＡＭチップ１２Ｂ内の磁気抵抗効果素子１０Ｂのデータが変動することを防止できる。

【0086】

［その他］
第５及び第６の実施例において、第１の部分１１ａと第２の部分１１ｂは、異なる材料であってもよいし、同じ材料であってもよい。但し、外部磁場の磁気シールドという面で考えると、第１の部分１１ａにおける磁気シールド効果と第２の部分１１ｂにおける磁気シールド効果とが同じになるのが望ましい。

【0087】

そのためには、第１の部分１１ａの飽和磁化Ｍ_ｓ１と厚さｔ_１との積（Ｍ_ｓ１×ｔ_１）が、第２の部分１１ｂの飽和磁化Ｍ_ｓ２と厚さｔ_２との積（Ｍ_ｓ２×ｔ_２）に、実質的に等しくなるのが望ましい。これにより、第１の部分１１ａと第２の部分１１ｂとの結合部から漏れ出す磁場を無くすことができるからである。

【0088】

例えば、製造上の理由から、第１の部分１１ａと第２の部分１１ｂとを、異なる材料から構成しなければならない場合がある。この場合、第１の部分１１ａの飽和磁化Ｍ_ｓ１と、第２の部分１１ｂの飽和磁化Ｍ_ｓ２とは、材料が異なるために、互いに異なる値を持つことになる。

【0089】

そこで、第１の部分１１ａの厚さｔ_１と第２の部分１１ｂの厚さｔ_２とを、第１及び第２の部分１１ａ，１１ｂの材料に応じて調整することにより、磁気シールド効果を最大限に発揮することが可能になる。

【0090】

例えば、第１の部分１１ａの飽和磁化Ｍ_ｓ１と第２の部分１１ｂの飽和磁化Ｍ_ｓ２とがＭ_ｓ１＞Ｍ_ｓ２の関係にあるとき、第１の部分１１ａの厚さｔ_１と第２の部分１１ｂの厚さｔ_２とがｔ_１＜ｔ_２となるように調整することにより、（Ｍ_ｓ１×ｔ_１）＝（Ｍ_ｓ２×ｔ_２）を実現することができる。

【0091】

また、第１の部分１１ａの飽和磁化Ｍ_ｓ１と第２の部分１１ｂの飽和磁化Ｍ_ｓ２とがＭ_ｓ１＜Ｍ_ｓ２の関係にあるとき、第１の部分１１ａの厚さｔ_１と第２の部分１１ｂの厚さｔ_２とがｔ_１＞ｔ_２となるように調整することにより、（Ｍ_ｓ１×ｔ_１）＝（Ｍ_ｓ２×ｔ_２）を実現することができる。

【0092】

[製造方法]
以下、第１の実施例に係る製造方法の一例を説明する。ここでは、第１の実施例における磁気シールド層が、２つ以上の部材を備えている場合の製造方法を説明する。

【0093】

磁気シールド層１１は、ＭＲＡＭチップ１２Ｂと回路基板１４との間に配置され、ＭＲＡＭチップ１２Ｂの下面を覆う第１の磁気シールド層と、回路基板１４上に配置され、ＭＲＡＭチップ１２Ｂの上面を覆う第２の磁気シールド層を含む。

【0094】

例えば、磁気シールド層１１は、第１の部分（第１の磁気シールド層）１１ａと第２の部分（第２の磁気シールド層）１１ｂとを有する。

【0095】

ここでは、第１の部分（第１の磁気シールド層）１１ａの例として金属ホイル（１１ａ）を用いる。

【0096】

まず、図２２に示すように、回路基板１４の表面上に、短冊状の金属ホイル（１１ａ）を形成する。金属ホイル（１１ａ）の両側における回路基板１４の表面上には、導電線（導電パターン）１６が予め形成されている。

【0097】

次に、図２３Ａ及び図２３Ｂに示すように、金属ホイル（１１ａ）上に、ＭＲＡＭチップ１２Ｂをマウントする。この後、ＭＲＡＭチップ１２Ｂと回路基板１４の導電線１６とを電気的に接続する。本例では、ボンディングワイヤ１７を用いて、ＭＲＡＭチップ１２Ｂ上の外部端子１８と回路基板１４上の導電線１６とを電気的に接続する。

【0098】

次に、パッケージ（例えば、モールド樹脂）１３Ａによって、ＭＲＡＭチップ１２Ｂ及び導電線１６を覆う(図２３Ｂ 斜線部分)。ただし、導電線１６よりも外側の部分において、金属ホイル（１１ａ）が露出するように、回路基板１４上にパッケージ１３Ａを形成する。

【0099】

次に、パッケージ１３Ａ及び、金属ホイル（１１ａ）を切断する。ただし、回路基板１４は切断しない。

【0100】

次に、図２４及び図２５に示すように、回路基板１４上の金属ホイル（１１ａ）が露出している部分に、ＭＲＡＭチップ１２Ｂの上面及び側面を覆う磁気シールド層の第２の部分１１ｂを形成する。第１及び第２の部分１１ａ，１１ｂは、ＭＲＡＭチップ１２Ｂを取り囲む閉磁路を形成する。

【0101】

最後に、図２６及び図２７に示すように、回路基板１４を切断することにより、ＭＲＡＭチップ１２Ｂを備えるＢＧＡパッケージを形成する。

【0102】

ここで、磁気シールド層は、パッケージレベルで十分なシールド性を示し、且つ、チップサイズに影響を与えない程度に薄いのが望ましい。例えば、磁気シールド層の第１の部分１１ａがホイル（例えば、磁性ホイル）のとき、その厚さは、０．１ｍｍ以下であるのが望ましい。また、磁気シールド層の第１の部分１１ａが薄膜（例えば、磁性薄膜）のとき、その厚さは、１０μｍ以下であるのが望ましい。

【0103】

磁気シールド層の第２の部分１１ｂは、主に、薄膜（例えば、磁性薄膜）から構成される。この場合、第２の部分１１ｂの厚さは、１０μｍ以下であるのが望ましい。

【0104】

磁気シールド層が薄膜のとき、磁気シールド層は、メッキ法、スパッタ法、ＣＶＤ法などにより形成可能である。このように、磁気シールド層として、ホイルや薄膜を使用するときは、板状の磁気シールド層を使用するときに比べて、加工精度（品質）、製造コスト（量産性）、小型化などの面において優れている。

【0105】

磁気シールド層は、透磁率及び飽和磁化が高いことが望ましい。例えば、磁気シールド層は、Ｎｉ、Ｆｅ、Ｃｏ、Ｎｉ−Ｆｅ合金、Ｆｅ−Ｃｏ合金、ＭｎまたはＺｎを含むＦｅ_２Ｏ_４、ＮｉまたはＺｎを含むＦｅ_２Ｏ_４のうちの、少なくとも１つを含んでいるのが望ましい。

【0106】

磁気シールド層は、電磁波シールド特性を有する磁性体、例えば、Ｎｉ−Ｆｅや、Ｎｉ−Ｃｏなどを使用することもできる。この場合、磁気シールド効果に加えて、電磁波を遮蔽することもできる。

【0107】

［磁気抵抗効果素子が配置される領域の例］
以下、ＭＲＡＭチップの磁気抵抗効果素子が配置される領域の例を説明する。

【0108】

磁気抵抗効果素子が配置される領域は、垂直磁化型のメモリセルアレイが配置される領域のことである。本例では、垂直磁化型のメモリセルアレイ内の１つのメモリセルは、１つの磁気抵抗効果素子と１つの選択トランジスタとを備える（１Ｔ１Ｒ型メモリセルアレイ）。

【0109】

図２８は、１Ｔ１Ｒ型メモリセルアレイの等価回路の一例を示している。

【0110】

メモリセルアレイ１９は、アレイ状に配置される複数のメモリセルＭＣを備える。１つのメモリセルＭＣは、１つの磁気抵抗効果素子１０Ｂと１つの選択トランジスタ（ＦＥＴ）ＳＷとを備える。

【0111】

磁気抵抗効果素子１０Ｂと選択トランジスタＳＷは、直列接続され、その一端は、第１のビット線ＢＬ１に接続され、他端は、第２のビット線ＢＬ２に接続される。選択トランジスタＳＷの制御端子（ゲート端子）は、ワード線ＷＬに接続される。

【0112】

第１のビット線ＢＬ１は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー２０に接続される。第２のビット線ＢＬ２は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー＆読み出し回路２１に接続される。

【0113】

但し、第１のビット線ＢＬ１がビット線ドライバ／シンカー＆読み出し回路２１に接続され、第２のビット線ＢＬ２がビット線ドライバ／シンカー２０に接続されるように、変形することも可能である。

【0114】

また、ビット線ドライバ／シンカー２０及びビット線ドライバ／シンカー＆読み出し回路２１の位置は、逆でもよいし、両者が同じ位置に配置されていてもよい。

【0115】

ワード線ＷＬは、第２の方向に延び、その一端は、ワード線ドライバ２２に接続される。

【0116】

図２９は、メモリセルの例を示している。

【0117】

選択トランジスタＳＷは、半導体基板２３内のアクティブエリアＡＡ内に配置される。アクティブエリアＡＡは、半導体基板２３内の素子分離絶縁層２４により取り囲まれる。本例では、素子分離絶縁層２４は、ＳＴＩ(Shallow Trench Isolation)構造を有する。

【0118】

選択トランジスタＳＷは、半導体基板２１内のソース／ドレイン拡散層２５ａ，２５ｂと、これらの間のチャネル上のゲート絶縁層２６と、ゲート絶縁層２６上のゲート電極２７とを備える。ゲート電極２７は、ワード線ＷＬとして機能する。

【0119】

層間絶縁層２８は、選択トランジスタＳＷを覆う。層間絶縁層２８の上面は、平坦であり、下部電極２９は、層間絶縁層２８上に配置される。下部電極２９は、コンタクトプラグ３０を介して、選択トランジスタＳＷのソース／ドレイン拡散層２５ｂに接続される。

【0120】

磁気抵抗効果素子１０Ｂは、下部電極２９上に配置される。また、上部電極３１は、磁気抵抗効果素子１０Ｂ上に配置される。上部電極３１は、例えば、磁気抵抗効果素子１０Ｂを加工するときのハードマスクとして機能する。

【0121】

層間絶縁層３２は、層間絶縁層２８上に配置され、磁気抵抗効果素子１０Ｂを覆う。層間絶縁層３２の上面は、平坦であり、第１及び第２のビット線ＢＬ１，ＢＬ２は、層間絶縁層３２上に配置される。第１のビット線ＢＬ１は、上部電極２９に接続される。第２のビット線ＢＬ２は、コンタクトプラグ３３を介して、選択トランジスタＳＷのソース／ドレイン拡散層２５ａに接続される。

【0122】

［適用例］
上述の実施例は、１つのパッケージ内に複数のチップを含む半導体装置に適用可能である。例えば、近年、１つのパッケージ内に、ＭＲＡＭチップ、ＮＡＮＤチップ、及び、これらを制御するコントローラチップを搭載した半導体装置が提案されている。このような半導体装置は、携帯機器などに使用され、特に、外部磁場及び電磁波の影響を受けやすいことが問題となっている。

【0123】

そこで、このような半導体装置に本実施例を適用することにより、外部磁場や電磁波などの影響を受け難い半導体装置を実現することができる。

【0124】

尚、上述の実施例は、ＭＲＡＭチップを備える半導体装置について説明したが、外部磁場の影響が問題となるような他の半導体チップ（例えば、ＣＭＯＳセンサー、ＭＥＭＳセンサー、磁気センサー等）に本実施例を適用することも可能である。

【0125】

［むすび］
実施形態によれば、ＭＲＡＭチップ内の垂直磁化に影響を与える外部磁場を遮蔽することができる。

【0126】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0127】

１０Ａ，１０Ｂ： 磁気抵抗効果素子、 １１，１１ａ，１１ｂ, １１c： 磁気シールド層、 １２Ａ,１２Ｂ： ＭＲＡＭチップ、 １３：パッケージ、 １３Ａ： モールド樹脂、 １３Ｂ：箱型パッケージ １４： 回路基板、 １５： 外部端子、 １６： 導電層、１７： ボンディングワイヤ、 １８： 外部電極（パッド）。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23A】

【図23B】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】