6010308 半導体集積回路および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6010308

(24)【登録日】2016年9月23日

(45)【発行日】2016年10月19日

(54)【発明の名称】半導体集積回路および電子機器

(51)【国際特許分類】

   H01L 21/82 20060101AFI20161006BHJP

【ＦＩ】

   H01L21/82 B

【請求項の数】4

【全頁数】19

(21)【出願番号】特願2012-39825(P2012-39825)

(22)【出願日】2012年2月27日

(65)【公開番号】特開2013-175633(P2013-175633A)

(43)【公開日】2013年9月5日

【審査請求日】2015年2月20日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】鬼頭 義晴

(72)【発明者】

【氏名】市田 善信

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開平０７−２４９７４７（ＪＰ，Ａ）

【文献】 特開２０１０−０７４１２５（ＪＰ，Ａ）

【文献】 特開２０１２−２３８７４４（ＪＰ，Ａ）

【文献】 特開２０１１−０４９４７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２

(57)【特許請求の範囲】

【請求項1】

各々が論理素子を含み、半導体基板に論理回路を形成するための複数のセルによって構成されたフリップフロップを備え、
前記半導体基板を平面視した場合に、前記フリップフロップが信号を伝送する方向を第１の方向と定義し、前記第１の方向と直交する方向を第２の方向と定義すると、前記複数のセルは、少なくとも前記第２の方向に沿って配置され、
前記論理素子は、少なくとも１つのＰＭＯＳトランジスタと少なくとも１つのＮＭＯＳトランジスタとを含み、
前記第２の方向は、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの配置の方向であり、
前記第１の方向に延在する電源ラインと、
前記第１の方向に延在し、かつ、前記電源ラインを挟むように延在する第１および第２の接地ラインとをさらに備え、
前記複数のセルは、
前記電源ラインと前記第１の接地ラインとの間に配置された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタを含む第１のセルと、
前記電源ラインと前記第２の接地ラインとの間に配置された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含む第２のセルとを含み、
前記第１のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタとは、前記電源ラインを介して対向するように配置され、
前記第１のＰＭＯＳトランジスタの拡散領域と、前記第２のＰＭＯＳトランジスタの拡散領域とは、前記電源ラインと立体的に交差する拡散配線によって電気的に接続され、 前記第１のＰＭＯＳトランジスタのゲート電極と前記第２のＰＭＯＳトランジスタのゲート電極とは前記第１の方向にずれており、
前記第１のＮＭＯＳトランジスタのゲート電極と前記第２のＮＭＯＳトランジスタのゲート電極とは前記第１の方向にずれている、半導体集積回路。

【請求項2】

各々が論理素子を含み、半導体基板に論理回路を形成するための複数のセルによって構成されたフリップフロップを備え、
前記半導体基板を平面視した場合に、前記フリップフロップが信号を伝送する方向を第１の方向と定義し、前記第１の方向と直交する方向を第２の方向と定義すると、前記複数のセルは、少なくとも前記第２の方向に沿って配置され、
前記論理素子は、少なくとも１つのＰＭＯＳトランジスタと少なくとも１つのＮＭＯＳトランジスタとを含み、
前記第２の方向は、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの配置の方向であり、
前記第１の方向に延在する接地ラインと、
前記第１の方向に延在し、かつ、前記接地ラインを挟むように延在する第１および第２の電源ラインとをさらに備え、
前記複数のセルは、
前記接地ラインと前記第１の電源ラインとの間に配置された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタを含む第１のセルと、
前記接地ラインと前記第２の電源ラインとの間に配置された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含む第２のセルとを含み、
前記第１のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタとは、前記接地ラインを介して対向するように配置され、
前記第１のＮＭＯＳトランジスタの拡散領域と、前記第２のＮＭＯＳトランジスタの拡散領域とは、前記接地ラインと立体的に交差する拡散配線によって電気的に接続され、
前記第１のＰＭＯＳトランジスタのゲート電極と前記第２のＰＭＯＳトランジスタのゲート電極とは前記第１の方向にずれており、
前記第１のＮＭＯＳトランジスタのゲート電極と前記第２のＮＭＯＳトランジスタのゲート電極とは前記第１の方向にずれている、半導体集積回路。

【請求項3】

前記第１のＰＭＯＳトランジスタのゲート電極と前記第２のＰＭＯＳトランジスタのゲート電極とは互いに分離しており、
前記第１のＮＭＯＳトランジスタのゲート電極と前記第２のＮＭＯＳトランジスタのゲート電極とは互いに分離している、請求項１または２に記載の半導体集積回路。

【請求項4】

請求項１〜３のいずれか１項に記載の半導体集積回路と、
前記半導体集積回路が実装された回路基板とを備える、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体集積回路および電子機器に関する。

【背景技術】

【0002】

大規模の半導体集積回路を設計するに際して、自動配置配線ツールが一般的に用いられる。自動配置配線ツールは、予め定められた規則に従ってマクロセルを自動的に配置するとともに、回路構成の情報に基づいて、それらマクロセルの間を接続する配線を自動的に決定する。

【0003】

たとえば特開２００７−１０３５７９号公報（特許文献１）は、マクロセル配置に制約を持たない半導体集積回路装置および、その半導体集積回路装置の電源およびグランド配線レイアウト方法を開示する。上記文献によれば、マクロセルに、自動配置配線において１つの接点として形成される導通面積を有する電源端子およびグランド端子が配置される。上記の電源端子およびグランド端子に対して半導体集積回路装置の電源配線およびグランド配線が配置される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７−１０３５７９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

図２２は、自動配置配線ツールによるセルの配置を説明するための模式図である。図２２を参照して、多数のセルをツール上で配置する場合、ロウ（Ｒｏｗ）と呼ばれる、予め定められた高さおよび幅を有するユニット５１の集まりによって構成された領域にセルが配置される。配線が形成される層に依存して、配線の延在方向および配置方向が設定されることが多い。たとえば第１配線層では、Ｘ方向に延在する配線が、Ｙ方向に沿って優先的に配置される。第２配線層では、Ｙ方向に延在する配線が、Ｘ方向に沿って優先的に配置される。ユニット５１のＹ方向のサイズは、第１配線層の配線の最小幅と配線同士の最小間隔（ラインアンドスペース）とから決まる長さの整数倍である。ユニット５１のＸ方向のサイズは、第２配線層の配線同士の最小の間隔である。

【0006】

半導体集積回路の集積度を高めるため、セルの縮小化が要求される。図２３は、セルの縮小化を説明するための模式図である。図２３を参照して、セル５２Ａは、ＣＭＯＳ回路を含む。セル５２Ａは、ＰＭＯＳトランジスタが配置されるＰＭＯＳ領域５２Ｐと、ＮＭＯＳトランジスタが配置されるＮＭＯＳ領域５２Ｎとを含む。一般にセルを縮小する場合には、ロウの高さ、すなわちセルのＹ方向の長さを短くする。たとえばＰＭＯＳ領域５２Ｐおよび／またはＮＭＯＳ領域５２ＮをＹ方向に沿って縮める。これにより、セル５２Ｂの面積は、セル５２Ａの面積より小さくなる。しかし、一般にトランジスタのサイズを小さくすることにより、トランジスタの能力が低下する。

【0007】

さらに、たとえばフリップフロップのような複合ゲートの場合、セルを縮小するためにトランジスタのサイズを小さくすることにより、配線層ごとに決められた配線のルール（優先的な延在方向および優先的な配置方向）を守ろうとすると、セル内に配線を配置することが難しくなる可能性がある。このルールを無視した配線を設計した場合、配線が複雑となるために、却って集積度が上がらなくなるおそれがある。一方、配線層ごとに決められたルールに従って配線を設計した場合、たとえば、セルを一方向に縮小することが可能であったとしても、その方向と直交する方向にセルを広げる必要が生じる可能性がある。

【0008】

本発明の目的は、半導体集積回路の配線の複雑化を回避しつつ、面積の縮小化を図ることである。

【課題を解決するための手段】

【0009】

本発明のある局面に係る半導体集積回路は、各々が論理素子を含み、半導体基板に論理回路を形成するための複数のセルによって構成されたフリップフロップを備える。半導体基板を平面視した場合に、フリップフロップが信号を伝送する方向を第１の方向と定義し、第１の方向と直交する方向を第２の方向と定義すると、複数のセルは、少なくとも第２の方向に沿って配置される。論理素子は、少なくとも１つのＰＭＯＳトランジスタと少なくとも１つのＮＭＯＳトランジスタとを含む。第２の方向は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの配置の方向である。

【0010】

好ましくは、半導体集積回路は、第１の方向に延在する電源ラインと、第１の方向に延在し、かつ、電源ラインを挟むように延在する第１および第２の接地ラインとをさらに備える。複数のセルは、電源ラインと第１の接地ラインとの間に配置された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタを含む第１のセルと、電源ラインと第２の接地ラインとの間に配置された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含む第２のセルとを含む。第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタとは、電源ラインを介して対向するように配置される。

【0011】

好ましくは、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタとは、電源ラインと立体的に交差する配線によって電気的に接続される。

【0012】

好ましくは、半導体集積回路は、第１の方向に延在する接地ラインと、第１の方向に延在し、かつ、接地ラインを挟むように延在する第１および第２の電源ラインとをさらに備える。複数のセルは、接地ラインと第１の電源ラインとの間に配置された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタを含む第１のセルと、接地ラインと第２の電源ラインとの間に配置された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含む第２のセルとを含む。第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタとは、接地ラインを介して対向するように配置される。

【0013】

好ましくは、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタとは、接地ラインと立体的に交差する配線によって電気的に接続される。

【0014】

本発明の他の局面に係る電子機器は、半導体集積回路と、半導体集積回路が実装された回路基板とを備える。半導体集積回路は、各々が論理素子を含み、半導体基板に論理回路を形成するための複数のセルによって構成されたフリップフロップを含む。半導体基板を平面視した場合に、フリップフロップが信号を伝送する方向を第１の方向と定義し、第１の方向と直交する方向を第２の方向と定義すると、複数のセルは、第２の方向に沿って配置される。論理素子は、少なくとも１つのＰＭＯＳトランジスタと少なくとも１つのＮＭＯＳトランジスタとを含む。第２の方向は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの配置の方向である。

【発明の効果】

【0015】

本発明によれば、半導体集積回路内の配線の複雑化を回避しつつ、当該半導体集積回路の面積の縮小化を図ることができる。

【図面の簡単な説明】

【0016】

【図1】本発明の一実施形態による半導体集積回路を備えた電子機器の概略的ブロック図である。

【図2】図１に示した半導体集積回路１のレイアウトを概略的に説明した、半導体チップの平面視図である。

【図3】図２に示されたレイアウトの対比例を説明する図である。

【図4】図２に示されたセル１２の配置の例を示した図である。

【図5】本発明の実施の形態に係るセルによって構成されたフリップフロップの一例を示した図である。

【図6】図５に示されたレイアウトの比較例を示した図である。

【図7】図５に記載されたフリップフロップの変形例を示した図である。

【図8】図７に示されたレイアウトの比較例を示した図である。

【図9】本発明の実施の形態に係るセルによって構成されたフリップフロップの他の例を示した図である。

【図10】本発明の実施の形態に係るセルによって構成されたフリップフロップのさらに他の例を示した図である。

【図11】本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトの一例を示した図である。

【図12】本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトの他の例を示した図である。

【図13】本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。

【図14】本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。

【図15】本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。

【図16】本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。

【図17】拡散配線、ポリシリコン配線および金属配線の配置を説明するための半導体装置の断面図である。

【図18】外側の２つのトランジスタのゲート同士を接続する配線が、メタル配線および内側の２つのトランジスタのゲートとショートすることを説明するための図である。

【図19】本発明の実施の形態による効果を説明するための第１の図である。

【図20】一方の論理素子に含まれるＰＭＯＳトランジスタのゲートと他方の論理素子に含まれるＮＭＯＳトランジスタの拡散領域とを接続する配線が直交メタル配線および他のＮＭＯＳトランジスタのゲートとショートすることを説明するための図である。

【図21】本発明の実施の形態による効果を説明するための第２の図である。

【図22】自動配置配線ツールによるセルの配置を説明するための模式図である。

【図23】セルの縮小化を説明するための模式図である。

【発明を実施するための形態】

【0017】

以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

【0018】

図１は、本発明の一実施形態による半導体集積回路を備えた電子機器の概略的ブロック図である。図１を参照して、電子機器１０１は、半導体集積回路１と、回路基板２とを備える。半導体集積回路１は回路基板２に実装される。電子機器１０１の種類は特に限定されない。

【0019】

図２は、図１に示した半導体集積回路１のレイアウトを概略的に説明した、半導体チップの平面視図である。図２に示されたレイアウトは、たとえば半導体集積回路を設計するための自動配置配線ツールの表示画面に表わされる。このレイアウトに従って、図１に示された半導体集積回路１が形成される。図２に示されたレイアウトに関するデータは、たとえば不揮発的に情報を記録する記録媒体に記憶される。

【0020】

図２を参照して、半導体集積回路１は、半導体基板（半導体チップ）１０に形成された論理回路１１を含む。論理回路１１は信号Ｓ１を受けて、信号Ｓ２を出力する。論理回路１１による信号処理は特に限定されるものではない。

【0021】

論理回路１１は、複数のセル１２によって構成される。複数のセル１２は、論理素子を含む。論理素子は、たとえば論理ゲート、ＣＭＯＳ回路等からなる。

【0022】

Ｘ方向は、信号Ｓ１，Ｓ２が伝送される方向に対応する。Ｙ方向はＸ方向に直交する方向である。以下の説明では、Ｘ方向を水平方向と呼び、Ｙ方向を上下方向と呼ぶ場合もある。複数のセル１２は、Ｘ方向およびＹ方向に沿って配置される。すなわち図２に示した構成によれば、複数のセル１２は行列状に配置されている。

【0023】

複数のセル１２は、直列に接続される。信号経路がその途中で折り返されるように複数のセル１２が配置されている。なお、論理回路１１を構成するセル１２の個数は、複数であれば特に限定されるものではない。

【0024】

図３は、図２に示されたレイアウトの対比例を説明する図である。図３を参照して、一般には、信号の伝送の向きに沿って複数のセル１２が並べられる。したがって図３に示されるように、複数のセル１２がＸ方向に沿って一列に配置される。

【0025】

一般に、セルは、信号の伝達方向（図３ではＸ方向）の長さが、その方向と直交する方向（図３ではＹ方向）よりも長くなるように形成される。論理素子の多くは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの組み合わせにより構成される。信号の伝達方向をＸ方向とすると、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタはＹ方向に沿って配置される。論理回路は、一般に、複数の論理素子の組み合わせからなるため、信号の伝達経路が長くなる。このため、セルのＸ方向の長さがセルのＹ方向の長さよりも長い。

【0026】

さらに、セル面積の縮小のためにセルを構成するトランジスタのサイズを小さくした場合、Ｙ方向の長さよりもＸ方向の長さがより一層長くなる。したがって図３に示されるようにＸ方向に沿って複数のセル１２を並べた場合、論理回路１１のＸ方向の長さが論理回路１１のＹ方向の長さに比べて著しく大きくなる。

【0027】

コスト等の観点から、半導体チップのＸ方向およびＹ方向の長さは予め決まっていることが多い。さらに、論理回路１１以外の回路も半導体チップに形成しなければならない。したがって、図３に示されたようにセル１２を並べた場合、論理回路１１を形成するための領域を半導体チップにおいて確保することが難しくなる。

【0028】

この実施の形態によれば複数のセル１２をＸ方向およびＹ方向に沿って配置することにより、論理回路１１のＸ方向の長さおよびＹ方向の長さの設計の自由度を高めることができる。図２に示されるように、複数のセル１２をＸ方向およびＹ方向に配置することにより、Ｘ方向に伸びる信号経路を、その途中でＹ方向へと折り曲げることができる。あるいは、Ｘ方向に伸びる信号経路を、その途中で折り返すことができる。これにより、論理回路１１の機能が失われることがない。

【0029】

さらに、配線層ごとに決められたルールもできるだけ守ることができる。たとえば優先的な延在方向がＸ方向であるとする。図２に示されるように信号配線の一部が折り返されるため、その部分の配線はＹ方向に延びる。しかし、残りの部分すなわち信号配線の大部分はＸ方向に延在する。

【0030】

さらに、複数のセル１２をＸ方向およびＹ方向に沿って配置することにより論理回路１１のレイアウトの自由度が高められる。これにより、半導体チップの面積の縮小化を図ることができる。なお、複数のセル１２は、少なくともＹ方向に沿って配置されればよい。

【0031】

図４は、図２に示されたセル１２の配置の例を示した図である。図４を参照して、段数は、Ｙ方向に並べられたセル１２の数を示す。セル１２の段数は特に限定されるものではなく、たとえば１０段あるいはそれ以上であってもよい。

【0032】

１つの実施形態では、論理回路１１は、フリップフロップである。図５は、本発明の実施の形態に係るセルによって構成されたフリップフロップの一例を示した図である。図６は、図５に示されたレイアウトの比較例を示した図である。

【0033】

図５および図６を参照して、フリップフロップ１１Ａは、Ｄフリップフロップである。フリップフロップ１１Ａは、信号Ｓ１を受けて、信号Ｓ２を出力する。信号Ｓ２の出力は、クロックＣＬＫ，／ＣＬＫ（「／」は反転を表わす）によって制御される。

【0034】

フリップフロップ１１Ａは、セル１２Ａ−１，１２Ａ−２を有する。セル１２Ａ−１，１２Ａ−２の各々は、Ｄラッチである。したがってセル１２Ａ−１，１２Ａ−２は互いに同じ構成を有する。具体的には、セル１２Ａ−１は、スイッチ２１Ａと、反転ゲート２２Ａ，２３Ａとを有する。セル１２Ａ−２は、スイッチ２１Ｂと、反転ゲート２２Ｂ，２３Ｂとを有する。スイッチ２１Ａ，２１Ｂは、トランスミッションゲートによって構成される。反転ゲート２２Ａ，２３Ａ，２２Ｂ，２３Ｂは、たとえばインバータ（ＮＯＴゲート）によって構成される。

【0035】

なお、反転ゲート２２Ａ，２３ＡをＮＡＮＤゲートにより構成して、それにより、リセット機能を有するＤフリップフロップを構成してもよい。この構成によれば、ＮＡＮＤゲートの一方の入力は、スイッチ２１Ａの出力および対応する反転ゲート（２３Ａ，２３Ｂ）の出力に接続される。ＮＡＮＤゲートの一方の入力は、リセット信号を受ける。

【0036】

また、図５に示したフリップフロップの構成を、図７に示されるように変えてもよい。図７は、図５に記載されたフリップフロップの変形例を示した図である。図８は、図７に示されたレイアウトの比較例を示した図である。図７および図８を参照して、フリップフロップ１１Ａ１は、セル１２Ｅ−１，１２Ｅ−２を有する。セル１２Ｅ−１は、反転ゲート２３Ａの後段に接続されたスイッチ２９Ａをさらに備える点でセル１２Ａ−１と異なる。同じく、セル１２Ｅ−２は、反転ゲート２３Ｂの後段に接続されたスイッチ２９Ｂをさらに備える点でセル１２Ａ−２と異なる。セル１２Ｅ−１，１２Ｅ−２の他の部分の構成は、セル１２Ａ−１，１２Ａ−２の対応する部分の構成と同じである。

【0037】

図５および図６の対比から理解されるように、セル１２Ａ−１，１２Ａ−２をＹ方向に並べて配置することによって、フリップフロップ１１ＡのＸ方向の長さを短くすることができる。同じく、図７および図８の対比から理解されるように、セル１２Ｅ−１，１２Ｅ−２をＹ方向に並べて配置することによって、フリップフロップ１１Ａ１のＸ方向の長さを短くすることができる。

【0038】

図９は、本発明の実施の形態に係るセルによって構成されたフリップフロップの他の例を示した図である。図９を参照して、フリップフロップ１１Ｂは、リセット機能を有するスキャンＤフリップフロップである。フリップフロップ１１Ｂは、セル１２Ｂ−１，１２Ｂ−２，１２Ｂ−３，１２Ｃ−１，１２Ｃ−２と、インバータ３１，３４，３５と、スイッチ３２とを備える。セル１２Ｂ−１，１２Ｂ−２がＹ方向に並べられる。さらにセル１２Ｃ−１，１２Ｃ−２がＹ方向に並べられる。

【0039】

セル１２Ｂ−１，１２Ｂ−２，１２Ｂ−３は、互いに同一の構成を有する。具体的には、セル１２Ｂ−１，１２Ｂ−２，１２Ｂ−３の各々は、直列に接続された２つのＰＭＯＳトランジスタおよび２つのＮＭＯＳトランジスタにより構成される。なお２つのＰＭＯＳトランジスタはＸ方向に沿って配置される。同じく２つのＮＭＯＳトランジスタはＸ方向に沿って配置される。１対のＰＭＯＳトランジスタと１対のＮＭＯＳトランジスタとは、Ｙ方向に沿って配置される。

【0040】

セル１２Ｂ−１は、ＰＭＯＳトランジスタＴｒ１１，Ｔｒ１２と、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１４とを含む。ＰＭＯＳトランジスタＴｒ１１のゲートはデータ信号Ｄを受ける。ＰＭＯＳトランジスタＴｒ１２のゲートおよびＮＭＯＳトランジスタＴｒ１３のゲートは選択信号ＳＣを受ける。ＮＭＯＳトランジスタＴｒ１４のゲートはスキャン信号ＳＤを受ける。

【0041】

セル１２Ｂ−２は、ＰＭＯＳトランジスタＴｒ２１，Ｔｒ２２と、ＮＭＯＳトランジスタＴｒ２３，Ｔｒ２４とを含む。ＰＭＯＳトランジスタＴｒ２１のゲートはスキャン信号ＳＤを受ける。インバータ３１は選択信号ＳＣを反転させる。ＰＭＯＳトランジスタＴｒ２２のゲートおよびＮＭＯＳトランジスタＴｒ２３のゲートは、選択信号ＳＣの反転信号を受ける。ＮＭＯＳトランジスタＴｒ２４のゲートはデータ信号Ｄを受ける。

【0042】

セル１２Ｃ−１，１２Ｃ−２の各々は、ＮＡＮＤ回路と、そのＮＡＮＤ回路の出力に接続されたスイッチとを備える。具体的には、セル１２Ｃ−１は、ＮＡＮＤ回路２５Ａと、スイッチ２６Ａとを備える。セル１２Ｃ−２は、ＮＡＮＤ回路２５Ｂと、スイッチ２６Ｂとを備える。

【0043】

ＮＡＮＤ回路２５Ａは、スイッチ３２の出力およびセット信号（Ｓ）を受ける。インバータ３４は、スイッチ２６Ａの出力およびスイッチ２６Ｂの出力を受ける。インバータ３５は、インバータ３４の出力を受ける。ＮＡＮＤ回路２５Ｂは、インバータ３４の出力およびセット信号（Ｓ）を受ける。

【0044】

セル１２Ｂ−３は、ＰＭＯＳトランジスタＴｒ３１，Ｔｒ３２と、ＮＭＯＳトランジスタＴｒ３３，Ｔｒ３４とを含む。ＰＭＯＳトランジスタＴｒ３１のゲートおよびＮＭＯＳトランジスタＴｒ３４のゲートは、ＮＡＮＤ回路２５Ａの出力信号を受ける。ＰＭＯＳトランジスタＴｒ３２のゲートは、クロック／ＣＬＫを受ける。ＮＭＯＳトランジスタＴｒ３３のゲートは、クロックＣＬＫを受ける。

【0045】

図１０は、本発明の実施の形態に係るセルによって構成されたフリップフロップのさらに他の例を示した図である。図１０を参照して、フリップフロップ１１Ｃは、セットおよびリセット機能を有するスキャンＤフリップフロップである。フリップフロップ１１Ｃは、セル１２Ｂ−１，１２Ｂ−２，１２Ｃ−１，１２Ｃ−２，１２Ｄ−１，１２Ｄ−２と、インバータ３１，３６とを備える。セル１２Ｂ−１，１２Ｂ−２がＹ方向に並べられる。さらにセル１２Ｄ−１，１２Ｃ−１がＹ方向に並べられる。さらにセル１２Ｄ−２，１２Ｃ−２がＹ方向に並べられる。

【0046】

セル１２Ｂ−１，１２Ｂ−２，１２Ｃ−１，１２Ｃ−２の構成は図７に示した構成と同様であるので以後の説明は繰り返さない。セル１２Ｄ−１，１２Ｄ−２は、スイッチと、そのスイッチの出力に接続されたＮＡＮＤ回路とを備える。具体的には、セル１２Ｄ−１は、スイッチ２７Ａと、ＮＡＮＤ回路２８Ａとを備える。セル１２Ｄ−２は、スイッチ２７Ｂと、ＮＡＮＤ回路２８Ｂとを備える。ＮＡＮＤ回路２８Ａの一方の入力は、セット（Ｓ）信号である。ＮＡＮＤ回路２８Ｂの一方の入力は、リセット（Ｒ）信号である。

【0047】

図１１は、本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトの一例を示した図である。図１１に示されたレイアウトは、たとえば図９および図１０に示されたクロック／ＣＬＫを伝達するための配線に適用することができる。図１１を参照して、セル１２１は、電源ラインＰＬと接地ラインＳＬ１との間に配置される。セル１２１は、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１とを備える。ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１とはＹ方向に沿って配置される。

【0048】

セル１２２は、電源ラインＰＬと接地ラインＳＬ２との間に配置される。セル１２２は、ＰＭＯＳトランジスタＭＰ２と、ＮＭＯＳトランジスタＭＮ２とを備える。ＰＭＯＳトランジスタＭＰ２と、ＮＭＯＳトランジスタＭＮ２とはＹ方向に沿って配置される。

【0049】

さらにＰＭＯＳトランジスタＭＰ１，ＭＰ２は、電源ラインＰＬを挟んで対向する。したがってセル１２１，１２２が電源ラインＰＬに対して対称に配置される。

【0050】

電源ラインＰＬと、接地ラインＳＬ１，ＳＬ２とは、Ｘ方向、すなわちセルが信号を伝送する方向に延在する。電源ラインＰＬにはセルに含まれる論理素子を動作させるための電源電圧ＶＤＤが与えられる。接地ラインＳＬ１，ＳＬ２には、ソース電圧ＶＳＳが与えられる。

【0051】

ＰＭＯＳトランジスタは、ゲート電極と、ソース領域およびドレイン領域に対応する拡散領域（Ｐ型領域）とを有する。具体的には、ＰＭＯＳトランジスタＭＰ１は、ゲート電極ＧＰ１と、拡散領域Ｐ１１，Ｐ１２とを有する。ＰＭＯＳトランジスタＭＰ２は、ゲート電極ＧＰ２と、拡散領域Ｐ２１，Ｐ２２とを有する。

【0052】

ＮＭＯＳトランジスタは、ゲート電極と、ソース領域およびドレイン領域に対応する拡散領域（Ｎ型領域）とを有する。具体的には、ＮＭＯＳトランジスタＭＮ１は、ゲート電極ＧＮ１と、拡散領域Ｎ１１，Ｎ１２とを有する。ＮＭＯＳトランジスタＭＮ２は、ゲート電極ＧＮ２と、拡散領域Ｎ２１，Ｎ２２とを有する。

【0053】

たとえば半導体基板がＰ型基板である場合、ＰＭＯＳトランジスタを形成するためにＰ型基板の表面にＮ型ウェルが形成され、次に、Ｎ型ウェルにＰ型領域が形成される。ただし図示が煩雑になるのを避けるために、図１１および以後説明する図においてＮ型ウェルは示されていない。

【0054】

配線Ｌ１，Ｌ２，Ｌ３が任意選択的に形成される。たとえばＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とによってＣＭＯＳ回路が構成される場合、ゲート電極ＧＰ１，ＧＮ１が、配線Ｌ１によって接続される。この場合、上記ＣＭＯＳ回路によって信号がＸ方向に伝送される。

【0055】

同様に、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とによってＣＭＯＳ回路が構成される場合、ゲート電極ＧＰ２，ＧＮ２が配線Ｌ２によって接続される。この場合にも、ＣＭＯＳ回路は信号をＸ方向に伝送する。

【0056】

さらに、ＰＭＯＳトランジスタＭＰ１のゲート電極ＧＰ１とＰＭＯＳトランジスタＭＰ２のゲート電極ＧＰ２とが接続される場合には、配線Ｌ３が用いられる。ゲート電極ＧＰ１，ＧＰ２が接続されることにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が電気的に接続される。

【0057】

配線Ｌ３は、電源ラインＰＬと立体的に交差する。配線Ｌ３は、電源ラインＰＬが形成された配線層に対して上側の層および下側の層のいずれに形成されてもよい。

【0058】

電源ラインＰＬは、第１金属配線層に形成される。一方、ゲート電極ＧＰ１，ＧＰ２，ＧＮ１，ＧＮ２には、一般にポリシリコン配線が用いられる。ポリシリコン配線は、第１金属配線層よりも下の層に形成される。したがって配線Ｌ３をポリシリコン配線によって形成してもよい。この場合、ゲート電極ＧＰ１，ＧＰ２および配線Ｌ３は一体化される。また配線Ｌ３を第１金属配線層よりも上側の層の金属配線、たとえば第２配線層の金属配線によって実現してもよい。

【0059】

図１２は、本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトの他の例を示した図である。図１２を参照して、ＰＭＯＳトランジスタＭＰ１のゲート電極ＧＰ１と、ＰＭＯＳトランジスタＭＰ２の拡散領域Ｐ２１（たとえばドレイン領域）とが配線Ｌ３およびＬ４を介して接続される。これにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が電気的に接続される。なお、セル１２１，１２２の他の部分の構成については、図１１に示した構成と同様である。

【0060】

配線Ｌ３は、電源ラインＰＬと立体的に交差する配線であり、具体的にはポリシリコン配線である。配線Ｌ４がＰＭＯＳトランジスタＭＰ２の拡散領域Ｐ２１に接続されるため、配線Ｌ４は、第１金属配線層に形成された金属配線である。第１金属配線層に形成された金属配線（Ｌ４）とゲート電極ＧＰ１（ポリシリコン配線）とを接続し、かつ、電源ラインＰＬと接続されないために配線Ｌ３にポリシリコン配線が用いられる。

【0061】

図１３は、本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。図１３を参照して、ＰＭＯＳトランジスタＭＰ１の拡散領域Ｐ１２と、ＰＭＯＳトランジスタＭＰ２の拡散領域Ｐ２１（たとえばともにドレイン領域）とが配線Ｌ５を介して接続される。これにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が電気的に接続される。なお、セル１２１，１２２の他の部分の構成については、図１１に示した構成と同様である。

【0062】

配線Ｌ５は、拡散配線によって実現される。具体的には、拡散領域Ｐ１２と拡散領域Ｐ２１とをつなぐＰ型の拡散領域が形成される。なお、半導体基板には、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のそれぞれのＮ型ウェルにつながるＮ型ウェルが予め形成され、当該Ｎ型ウェルに配線Ｌ５（Ｐ型の拡散配線）が形成される。

【0063】

セルの配置は、図１１〜図１３に示された例に限定されるものではない。図１４は、本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。

【0064】

図１４を参照して、セル１２１は、電源ラインＰＬ１と接地ラインＳＬとの間に配置される。セル１２２は、電源ラインＰＬ２と接地ラインＳＬとの間に配置される。さらにＮＭＯＳトランジスタＭＮ１，ＭＮ２は、接地ラインＳＬを挟んで対向する。したがってセル１２１，１２２が接地ラインＳＬに対して対称に配置される。この点において、図１４に示されたレイアウトは図１１に示されたレイアウトと異なる。セル１２１，１２２の構成および配線Ｌ１〜Ｌ３については、上述の通りであるので以後の説明は繰り返さない。配線Ｌ３によって、ＮＭＯＳトランジスタＭＮ１，ＭＮ２が電気的に接続される。

【0065】

図１５は、本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。図１５を参照して、ＮＭＯＳトランジスタＭＮ１のゲート電極ＧＮ１と、ＮＭＯＳトランジスタＭＮ２の拡散領域Ｎ２１（たとえばドレイン領域）とが配線Ｌ３およびＬ４を介して接続される。これにより、ＰＭＯＳトランジスタＭＮ１，ＭＮ２が電気的に接続される。この点で図１５に示されたレイアウトは図１４に示されたレイアウトと異なる。

【0066】

図１６は、本発明の実施の形態に係るセルを構成する素子の概略的なレイアウトのさらに別の例を示した図である。図１６を参照して、ＮＭＯＳトランジスタＭＮ１の拡散領域Ｎ１２と、ＮＭＯＳトランジスタＭＮ２の拡散領域Ｎ２１（たとえばともにドレイン領域）とが配線Ｌ５を介して接続される。これにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が電気的に接続される。この点で図１６に示されたレイアウトは図１６に示されたレイアウトと異なる。なお、図１６に示されたレイアウトの場合、配線Ｌ５（拡散配線）の導電型はＮ型である。

【0067】

セル１２１とセル１２２との間で信号が伝送される。セル１２１とセル１２２とをＸ方向に沿って配置した場合には、Ｘ方向に沿った信号経路が形成される。したがって、レイアウトの設計者にとっては信号の流れが分かりやすくなる一方で、半導体集積回路の面積を縮小するのが難しくなる可能性がある。図１１〜図１６に示されたレイアウトでは、セル１２１とセル１２２とがＹ方向に沿って配置される。したがって信号経路が、その途中で折り返される。このようなセルレイアウトによって半導体集積回路の面積の縮小を図ることができる。

【0068】

図１７は、拡散配線、ポリシリコン配線および金属配線の配置を説明するための半導体装置の断面図である。図１７を参照して、拡散配線４０は、半導体基板１０の表面付近に形成される。半導体基板１０の表面に絶縁膜４４が形成され、絶縁膜４４の上にポリシリコン配線４１が形成される。ポリシリコン配線４１は絶縁膜４５により覆われる。絶縁膜４５の上に第１配線層の金属配線４２が形成される。金属配線４２は絶縁膜４６により覆われる。絶縁膜４６の上に第２配線層の金属配線４３が形成される。金属配線４３は絶縁膜４７により覆われる。なお、金属配線層の数は２つに限定されず、３つ以上であってもよい。

【0069】

図１１および図１４に示されるように配線Ｌ３（ポリシリコン配線）を利用して２つのトランジスタを接続することによる効果について、図１８および図１９を参照しながら説明する。図１８に示されるように、少なくとも１つのＰＭＯＳトランジスタと少なくとも１つのＮＭＯＳトランジスタとを各々含む２つのセル１２１ａ，１２２ａが、信号経路と直交する方向に折りたたまれるように配置される。２つのセル１２１ａ，１２２ａの間には、信号経路の方向、すなわち２つのセル１２１ａ，１２２ａの配置方向に直交する方向に延びるメタル配線７０（以下「直交メタル配線７０」と呼ぶ）配置される。なお、これまでに説明した図と同様に信号経路の方向をＸ方向とし、２つのセルの配置方向をＹ方向とする。

【0070】

外側に位置するＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極（ポリシリコン電極）同士をポリシリコン配線によって接続すると、そのポリシリコン配線が、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲート電極（ポリシリコン電極）とショートする。あるいはＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極同士をメタル配線によって接続すると、そのメタル配線が、直交メタル配線７０とショートする。

【0071】

この発明の実施の形態では、４つのトランジスタがＹ方向に沿って配置されていることに着目する。図１９を参照して、セル１２１，１２２は、それぞれ２つの論理素子に対応する。この構成は、たとえば図１４に示された構成に対応する。各論理素子は、ゲート同士が接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの少なくとも１つの組を含む。各論理素子の内部においてＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとはポリシリコン配線によって接続される。このポリシリコン配線は、図１４の配線Ｌ１，Ｌ２に対応する。したがって図１９においても、ポリシリコン配線を配線Ｌ１，Ｌ２と表す。さらに、内側に位置する２つのＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）のゲート同士もポリシリコン配線によって接続される。このポリシリコン配線は図１４の配線Ｌ３に対応する。

【0072】

配線Ｌ１〜Ｌ３はトランジスタのゲート電極を構成するポリシリコン電極と同一の層の配線であり、直交メタル配線が形成される層とは異なる層に形成される。したがって、２つのＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）のゲート同士を接続する配線が直交メタル配線とショートすることを防ぐことができる。さらに、配線領域を新たに設ける必要が無いので、面積を削減することができる。

【0073】

図１１、図１４、図１９に示されたポリシリコン配線は、フリップフロップ回路のさまざまな箇所に適用可能である。たとえば図９に示した構成において信号ＳＥを伝達する配線、スイッチ３２においてクロックＣＬＫ，／ＣＬＫを伝達する配線、ＮＡＮＤ２４Ａ，２５Ｂの各々において、信号Ｓを伝達する配線、スイッチ２６Ａ，２６Ｂの各々において、クロックＣＬＫ，／ＣＬＫを伝達する配線、セル１２Ｂ−３においてクロックＣＬＫ，／ＣＬＫを伝達する配線、インバータ３４の出力信号をＮＡＮＤ回路２５Ｂへと伝達するための配線に、上記のポリシリコン配線を適用することができる。同様に、図１０に示した構成において、信号ＳＥを伝達する配線、スイッチ２６Ａ，２６Ｂ，２７Ａ，２７Ｂの各々においてクロックＣＬＫ，／ＣＬＫを伝達する配線、ＮＡＮＤ回路２５Ｂ，２８Ａの各々において、セット（Ｓ）信号を伝達する配線、ＮＡＮＤ回路２５Ａ，２８Ｂの各々において、リセット（Ｒ）信号を伝達する配線に上記のポリシリコン配線を適用することができる。

【0074】

次に、図１２、図１３、図１５および図１６に示されるように、配線Ｌ３（ポリシリコン配線）、配線Ｌ４（メタル配線）および配線Ｌ５（拡散配線）のうち少なくとも１つを利用して２つのトランジスタを接続することによる効果について、図２０および図２１を参照しながら説明する。図２０に示されるように、少なくともＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む２つのセル１２１ａ，１２２ａが、信号経路と直交する方向に折りたたまれるように配置される。ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯトランジスタＭＮ２の拡散領域とを配線するために、ポリシリコン配線およびメタル配線が使用される。この場合、ポリシリコン配線はＮＭＯトランジスタＭＮ１のゲート電極とショートする。またメタル配線は直交メタル配線７０にショートする。

【0075】

上記のとおり、この発明の実施の形態では、４つのトランジスタがＹ方向に配置されていることに着目する。図２３を参照して、セル１２１，１２２は、それぞれ２つの論理素子に対応する。２つの論理素子は、Ｙ方向に配置される。各論理素子は、ゲートが接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの少なくとも１つの組を含む。セル１２１の内部においてＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートとはポリシリコン配線によって接続される。このポリシリコン配線は、図１５および図１６に示された配線Ｌ１，Ｌ２に対応する。セル１２２の内部において、ＰＭＯＳトランジスタＭＰ２の拡散領域とＮＭＯＳトランジスタＭＮ２の拡散領域とが接続される。

【0076】

ＮＭＯＳトランジスタＭＮ１のゲートとＮＭＯＳトランジスタＭＮ２の拡散領域とは、たとえばポリシリコン配線およびメタル配線の組合わせ（図１５に示された配線Ｌ３および配線Ｌ４に対応）によって接続される。ポリシリコン配線が直交メタル配線７０の下側を通るので、ポリシリコン配線は直交メタル配線７０と衝突しない。さらに、配線領域を新たに設ける必要が無いので、面積を削減することができる。

【0077】

図１２、図１３、図１５、図１６および図２１に示された配線は、フリップフロップ回路のさまざまな箇所に適用可能である。たとえば図９に示した構成において、スイッチ３２の出力信号をＮＡＮＤ回路２５ＡおよびＰＭＯＳトランジスタＴｒ３２およびＮＭＯＳトランジスタＴｒ３３に伝達する配線、ＮＡＮＤ２５Ａの出力信号をＰＭＯＳトランジスタＴｒ３１およびＮＭＯＳトランジスタＴｒ３４の各々のゲートへと伝達する配線、スイッチ２６Ａとインバータ３４およびスイッチ２６Ｂとを結ぶ配線、インバータ３４の出力信号をＮＡＮＤ回路２５Ｂへと導く配線に、図１２、図１３、図１５、図１６および図２１等に示された配線を適用することができる。同様に、図１０に示した構成において、スイッチ２７ＡとＮＡＮＤ回路２８Ａおよびスイッチ２６Ａとを結ぶ配線、ＮＡＮＤ回路２８Ａの出力信号をスイッチ２７ＢおよびＮＡＮＤ回路２５Ａと導く配線、スイッチ２７ＢとＮＡＮＤ回路２８Ｂおよびスイッチ２６Ｂとを結ぶ配線、ＮＡＮＤ回路２８Ｂの出力信号をインバータ３６およびＮＡＮＤ回路２５Ａへと導く配線に、図１２、図１３、図１５、図１６および図２１等に示された配線を適用することができる。

【0078】

以上のように本発明の実施の形態によれば、論理回路を構成するためのセルをＹ方向すなわち信号の伝送される方向と直交する方向に配置することによって、半導体集積回路の面積の縮小化を図ることができる。

【0079】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0080】

１ 半導体集積回路、２ 回路基板、１０ 半導体基板、１１ 論理回路、１１Ａ〜１１Ｃ，１１Ａ１ フリップフロップ、１２，１２Ａ−１，１２Ａ−２，１２Ｂ−１〜１２Ｂ−３，１２Ｃ−１，１２Ｃ−２，１２Ｄ−１，１２Ｄ−２，１２Ｅ−１，１２Ｅ−２，５２Ａ，５２Ｂ，１２１，１２２，１２１ａ，１２２ａ セル、２１Ａ，２１Ｂ，２６Ａ，２６Ｂ，２７Ａ，２７Ｂ，３２ スイッチ、２２Ａ，２２Ｂ，２３Ａ，２３Ｂ 反転ゲート、２５Ａ，２５Ｂ，２８Ａ，２８Ｂ ＮＡＮＤ回路、３１，３４〜３６ インバータ、４０ 拡散配線、４１ ポリシリコン配線、４２，４３ 金属配線、４４〜４７ 絶縁膜、５１ ユニット、５２Ｎ ＮＭＯＳ領域、５２Ｐ ＰＭＯＳ領域、７０ 直交メタル配線、１０１ 電子機器、ＧＮ１，ＧＮ２，ＧＰ１，ＧＰ２ ゲート電極、Ｌ１〜Ｌ５ 配線、ＭＮ１，ＭＮ２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２３，Ｔｒ２４，Ｔｒ３３，Ｔｒ３４ ＮＭＯＳトランジスタ、ＭＰ１，ＭＰ２，Ｔｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２，Ｔｒ３１，Ｔｒ３２ ＰＭＯＳトランジスタ、Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２ 拡散領域、ＰＬ，ＰＬ１，ＰＬ２ 電源ライン、ＳＬ，ＳＬ１，ＳＬ２ 接地ライン。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】