特許 6011066 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6011066

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月19日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/02 20060101AFI20161006BHJP

   H01L 21/336 20060101ALI20161006BHJP

   H01L 29/78 20060101ALI20161006BHJP

   H01L 29/12 20060101ALI20161006BHJP

   H01L 21/28 20060101ALI20161006BHJP

【ＦＩ】

   H01L21/02 C

   H01L29/78 658F

   H01L29/78 652L

   H01L29/78 652T

   H01L29/78 658G

   H01L21/28 A

   H01L21/28 301B

【請求項の数】11

【全頁数】16

(21)【出願番号】特願2012-145080(P2012-145080)

(22)【出願日】2012年6月28日

(65)【公開番号】特開2014-11224(P2014-11224A)

(43)【公開日】2014年1月20日

【審査請求日】2015年2月24日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】北林 弘之

【審査官】 堀江 義隆

(56)【参考文献】

【文献】 国際公開第２０１２／０３５８８０（ＷＯ，Ａ１）

【文献】 特開２００３−３４７２６０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３０４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／６８３

(57)【特許請求の範囲】

【請求項1】

互いに対向する第１の主面および第２の主面を有する半導体基板を準備する工程と、
前記半導体基板を前記第１の主面において粘着テープに固定する工程と、
前記粘着テープに固定された前記半導体基板を収容室内に配置する工程と、
前記粘着テープの温度を１００℃以上に保持しながら前記収容室を排気する工程と、
前記収容室を排気する工程の後に前記半導体基板の温度を低減する工程と、
前記半導体基板の温度を低減する工程の後に前記半導体基板の前記第２の主面上に電極を形成する工程とを含む、半導体装置の製造方法。

【請求項2】

前記収容室を排気する工程において、水蒸気が除去される、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記収容室を排気する工程において、前記収容室のＨ₂Ｏ分圧は５×１０^-4Ｐａ以下まで低減される、請求項１または２に記載の半導体装置の製造方法。

【請求項4】

前記収容室を排気する工程において、前記粘着テープの温度は１２０℃以上２００℃以下に保持される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。

【請求項5】

前記半導体装置は炭化珪素半導体装置である、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。

【請求項6】

前記電極を形成する工程は、前記半導体基板上に金属層を形成する工程と、前記金属層をアニールする工程とを含む、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。

【請求項7】

前記金属層を形成する工程において、前記収容室のＨ₂Ｏ分圧は１×１０^-4Ｐａ以下まで低減される、請求項６に記載の半導体装置の製造方法。

【請求項8】

前記金属層を形成する工程は、スパッタリング法により行われる、請求項６または７に記載の半導体装置の製造方法。

【請求項9】

前記金属層を形成する工程では、前記半導体基板を冷却しながら前記電極が形成される、請求項６〜８のいずれか１項に記載の半導体装置の製造方法。

【請求項10】

前記金属層を形成する工程は、前記半導体基板が前記収容室と連結して設けられている成膜室へ搬送される工程と、前記成膜室において前記半導体基板上に前記金属層が形成される工程とを含む、請求項６〜９のいずれか１項に記載の半導体装置の製造方法。

【請求項11】

前記金属層を形成する工程では、面内膜厚分布が６％未満である前記金属層が形成される、請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関するものであり、より特定的には、接触抵抗を低減可能な半導体装置の製造方法に関するものである。

【背景技術】

【0002】

近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。

【0003】

炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断を行う半導体装置がある。

【0004】

半導体装置を製造する工程において、半導体基板を粘着テープに固定した状態で半導体基板が処理される場合がある。たとえば、特開２００９−２９９９５号公報（特許文献１）には、半導体基板を粘着テープによって固定した状態で半導体基板をダイシングすることにより半導体装置を製造する方法が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００９−２９９９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、粘着テープに半導体基板を固定して当該半導体基板に電極を形成すると、半導体基板と電極との接触抵抗が大きくなる場合があった。

【0007】

本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体基板と電極との接触抵抗を低減可能な半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0008】

発明者は、粘着テープに半導体基板を固定しながら当該半導体基板に電極を形成する場合に、半導体基板と電極との接触抵抗が大きくなる原因について鋭意研究した結果、以下の知見を得るに至った。

【0009】

すなわち、粘着テープに半導体基板を固定しながら、たとえばスパッタリングなどによって半導体基板上に金属膜を形成する場合に、半導体基板を固定している粘着テープの温度が上昇する。粘着テープの温度が上昇すると、粘着テープから不純物ガスが発生し、当該不純物ガスにより半導体基板上に形成された金属膜が酸化する。その後、金属膜をアニールして電極を形成すると、半導体基板と電極との接触抵抗が増大することが判明した。

【0010】

また、当該電極上に保護電極を形成する場合においても、当該不純物ガスにより電極と保護電極との界面が酸化することにより、電極と保護電極との密着性が悪化する場合があることが判明した。当該不純物ガスの成分を分析したところ、不純物ガスの主成分はＨ₂Ｏ（水蒸気）であることが分かった。当該Ｈ₂Ｏ（水蒸気）が金属膜と反応することにより金属膜が酸化すると考えられる。

【0011】

本発明に係る半導体装置の製造方法は以下の工程を有している。互いに対向する第１の主面および第２の主面を有する半導体基板が準備される。半導体基板が第１の主面において粘着テープに固定される。粘着テープに固定された半導体基板が収容室内に配置される。粘着テープの温度を１００℃以上に保持しながら収容室が排気される。収容室を排気する工程の後に半導体基板の温度が低減される。半導体基板の温度を低減する工程の後に半導体基板の第２の主面上に電極が形成される。ここで、半導体基板が第１の主面において粘着テープに固定されるとは、半導体基板が第１の主面と粘着テープとの間に他の層を介して粘着テープに固定される場合も含む。

【0012】

本発明に係る半導体装置の製造方法において、粘着テープに固定された半導体基板が収容室内に配置され、粘着テープの温度を１００℃以上に保持しながら収容室が排気される。これにより、粘着テープに含有または付着している水分が蒸発して水蒸気になり、当該水蒸気が収容室から排気されることにより、半導体基板周辺の水蒸気は除去される。そのため、当該水蒸気により半導体基板上に形成される電極が酸化されることを抑制することができる。結果として、半導体基板と電極との接触抵抗を低減することができる。また、電極と保護電極との密着性を向上させることができる。

【0013】

上記の半導体装置の製造方法において好ましくは、収容室を排気する工程において、収容室のＨ₂Ｏ分圧は５×１０^-4Ｐａ以下まで低減される。これにより、効率的に収容室内のＨ₂Ｏを除去することができる。

【0014】

上記の半導体装置の製造方法において好ましくは、収容室を排気する工程において、粘着テープの温度は１２０℃以上２００℃以下に保持される。粘着テープの温度を１２０℃以上にすることにより効率的に粘着テープに含まれているＨ₂Ｏを除去することができる。また、粘着テープを２００℃以下にすることにより、粘着テープの変質を防止することができる。

【0015】

上記の半導体装置の製造方法において好ましくは、電極を形成する工程において、収容室のＨ₂Ｏ分圧は１×１０^-4Ｐａ以下まで低減される。これにより、効率的に収容室内のＨ₂Ｏを除去することができる。

【0016】

上記の半導体装置の製造方法において好ましくは、半導体装置は炭化珪素半導体装置である。これにより、接触抵抗の小さい炭化珪素半導体装置を製造することができる。

【0017】

上記の半導体装置の製造方法において好ましくは、電極を形成する工程は、半導体基板上に金属層を形成する工程と、金属層をアニールする工程とを含む。これにより、金属層が合金化して半導体基板と電極との接触抵抗を低減することができる。

【0018】

上記の半導体装置の製造方法において好ましくは、金属層を形成する工程は、スパッタリング法により行われる。これにより、金属層を精度よく作製することができる。

【0019】

上記の半導体装置の製造方法において好ましくは、金属層を形成する工程では、半導体基板を冷却しながら金属層が形成される。これにより、半導体基板が固定されている粘着テープが冷却されるために、粘着テープから水蒸気が発生することを抑制することができる。

【0020】

上記の半導体装置の製造方法において好ましくは、金属層を形成する工程は、半導体基板が収容室と連結して設けられている成膜室へ搬送される工程と、成膜室において半導体基板上に金属層が形成される工程とを含む。成膜室と収容室とを分離することで、より確実に、粘着テープから発生したＨ₂Ｏによって金属層が酸化することを抑制することができる。

【0021】

上記の半導体装置の製造方法において好ましくは、金属層を形成する工程では面内膜厚分布が６％未満である金属層が形成される。これにより、面内膜厚分布の小さい金属層を形成することにより、特性のバラツキを低減しデバイスの歩留まりを向上させることが出来る。

【発明の効果】

【0022】

以上の説明から明らかなように、半導体基板と電極との接触抵抗を低減可能な半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【0023】

【図1】本発明の一実施の形態に係る半導体装置の構成を概略的に示す断面模式図である。

【図2】本発明の一実施の形態に係る半導体装置の製造方法を概略的に示すフロー図である。

【図3】本発明の一実施の形態に係る半導体装置の製造方法を概略的に示すフロー図である。

【図4】本発明の一実施の形態に係る半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。

【図5】本発明の一実施の形態に係る半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。

【図6】本発明の一実施の形態に係る半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。

【図7】本発明の一実施の形態に係る半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。

【図8】本発明の一実施の形態に係る半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。

【図9】本発明の一実施の形態に係る半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。

【図10】本発明の一実施の形態に係る半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。

【図11】本発明の一実施の形態に係る半導体装置の製造方法の第８の工程を概略的に説明するための断面模式図である。

【図12】本発明の一実施の形態に係る半導体装置の製造方法の第８の工程を概略的に説明するための斜視図である。

【図13】本発明の一実施の形態に係る半導体装置の製造方法の第９の工程を概略的に説明するための断面模式図である。

【図14】本発明の一実施の形態に係る半導体装置の製造方法の第１０の工程を概略的に説明するための断面模式図である。

【図15】本発明の一実施の形態に係る半導体装置の製造方法の第１１の工程を概略的に説明するための断面模式図である。

【図16】本発明の一実施の形態に係る半導体装置の製造方法の第１２の工程を概略的に説明するための断面模式図である。

【図17】本発明の一実施の形態に係る半導体装置の製造方法の第１３の工程を概略的に説明するための断面模式図である。

【図18】本発明の一実施の形態に係る半導体装置の製造方法を概略的に説明するための模式図である。

【発明を実施するための形態】

【0024】

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。

【0025】

まず、本発明の一実施の形態に係る製造方法によって製造される半導体装置の一例について説明する。まず半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。

【0026】

図１を参照して、ＭＯＳＦＥＴ１００は基板１０と電極部８０とを主に有している。基板１０は、たとえばベース基板１１と、エピタキシャル層２０とを有している。エピタキシャル層２０は、ドリフト領域２１と、ボディ領域２２と、ソース領域２３と、ｐ+領域２４とを有している。

【0027】

ベース基板１１は、たとえば炭化珪素（ＳｉＣ）からなり、導電型がｎ型の基板である。ベース基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。

【0028】

ボディ領域２２はｐ型の導電型を有する。一対のボディ領域２２は、ドリフト領域２１において、基板１０の主面１０Ａを含むように互いに分離して形成されている。ボディ領域２２に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などであり、ベース基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０¹⁷ｃｍ^-3の濃度で含まれている。

【0029】

ソース領域２３はｎ型の導電型を有するｎ型領域である。ソース領域２３は、基板１０の主面１０Ａを含み、かつボディ領域２２に取り囲まれるように、一対のボディ領域２２のそれぞれの内部に形成されている。ソース領域２３は、ｎ型不純物、たとえばＰ（リン）などをドリフト領域２１に含まれるｎ型不純物よりも高い濃度、たとえば１×１０²⁰ｃｍ^-3の濃度で含んでいる。

【0030】

ｐ+領域２４はｐ型の導電型を有するｐ型領域である。ｐ+領域２４は、一対のボディ領域２２のうち一方のボディ領域２２の内部に形成されたソース領域２３から見て、他方のボディ領域２２の内部に形成されたソース領域２３とは反対側に、基板１０の主面１０Ａを含むように形成されている。ｐ+領域２４は、ｐ型不純物、たとえばＡｌ、Ｂなどをボディ領域２２に含まれるｐ型不純物よりも高い濃度、たとえば１×１０²⁰ｃｍ^-3の濃度で含んでいる。

【0031】

電極部８０は、ゲート絶縁膜としてのゲート酸化膜３０（絶縁膜）と、ゲート電極４０と、一対のソース電極５０（ソースコンタクト電極）と、層間絶縁膜６０と、表面保護電極７０と、パシベーション膜９０とを有している。

【0032】

ゲート酸化膜３０は、基板１０の主面１０Ａに接触し、一方のソース領域２３の上部表面から他方のソース領域２３の上部表面にまで延在するように基板１０の主面１０Ａ上に形成されている。ゲート酸化膜３０は、好ましくは酸化珪素膜および窒化珪素膜の少なくともいずれかを含み、たとえば二酸化珪素（ＳｉＯ₂）からなっている。

【0033】

ゲート電極４０は、一方のソース領域２３上から他方のソース領域２３上にまで延在するように、ゲート酸化膜３０に接触して配置されている。また、ゲート電極４０は、ポリシリコン、Ａｌなどの導電体からなっている。

【0034】

ソース電極５０は、一対のソース領域２３上のそれぞれから、ゲート酸化膜３０から離れる向きにｐ+領域２４上にまで延在するとともに、基板１０の主面１０Ａに接触して配置されている。

【0035】

層間絶縁膜６０は、ゲート電極４０およびゲート酸化膜３０と接して設けられている。層間絶縁膜６０は、ゲート電極４０とソース電極５０とを電気的に絶縁している。

【0036】

表面保護電極７０は、ソース電極５０に接触して形成されており、Ａｌなどの導電体からなっている。そして、表面保護電極７０は、ソース電極５０を介してソース領域２３と電気的に接続されている。

【0037】

パシベーション膜９０は、一方の表面保護電極７０上からゲート電極４０上を通り、他方の表面保護電極７０上にまで延在するように形成されている。このパシベーション膜９０は、たとえばＳｉＯ₂からなっており、表面保護電極７０およびゲート電極４０を外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１００を保護する機能を有している。

【0038】

また、ＭＯＳＦＥＴ１００は、ドレイン電極１５と、裏面保護電極１７とをさらに有している。

【0039】

ドレイン電極１５は、ベース基板１１においてドリフト領域２１が形成される側の主面である一方の主面とは反対側の主面である他方の主面に接触して形成されている。このドレイン電極１５は、ＮｉＳｉ（ニッケルシリコン）など、ベース基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極１５はベース基板１１と電気的に接続されている。

【0040】

裏面保護電極１７は、ドレイン電極１５のベース基板１１とは反対側の主面に接して形成されている。裏面保護電極１７は、たとえばＴｉ層と、Ｐｔ層と、Ａｕ層とからなる積層構造を有している。

【0041】

次に、本発明の一実施の形態に係る半導体装置の製造方法について図２および図３を用いて説明する。

【0042】

図４を参照して、まず、工程（Ｓ１０：図２）として、基板準備工程が実施される。まず、ベース基板準備工程が実施される。この工程では、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）をスライスすることにより、炭化珪素からなり導電型がｎ型（第１導電型）のベース基板１１が準備される。

【0043】

次に、エピタキシャル層形成工程が実施される。この工程では、ベース基板１１の主面１１Ａ上に、たとえば炭化珪素からなり導電型がｎ型のエピタキシャル層２０がエピタキシャル成長により形成される。

【0044】

次に、工程（Ｓ２０：図２）として、上面素子構造形成工程が実施される。この工程（Ｓ２０：図２）では、以下に説明する工程（Ｓ２１：図３）から工程（Ｓ２８：図３）が実施されることにより、ベース基板１１に上面素子構造１２が形成された中間半導体基板１６（図１０参照）が準備される。

【0045】

まず、工程（Ｓ２１：図３）として、イオン注入工程が実施される。この工程（Ｓ２１：図３）では、図５を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、基板１０の主面１０Ａを含む領域に注入されることにより、エピタキシャル層２０内に導電型がｐ型（第２導電型）のボディ領域２２が形成される。次に、たとえばＰ（リン）イオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域２２内に注入されることにより、導電型がｎ型のソース領域２３が形成される。そして、たとえばＡｌイオンが、ボディ領域２２内にさらに注入されることにより、ソース領域２３と隣接しつつソース領域２３と同等の深さを有し、導電型がｐ型のｐ+領域２４が形成される。また、エピタキシャル層２０において、ボディ領域２２、ソース領域２３およびｐ+領域２４のいずれも形成されない領域は、ドリフト領域２１となる。

【0046】

次に、工程（Ｓ２２：図３）として、活性化アニール工程が実施される。この工程（Ｓ２２：図３）では、基板１０を加熱することにより、上記工程（Ｓ２１：図３）にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。

【0047】

次に、工程（Ｓ２３：図３）として、ゲート酸化膜形成工程が実施される。この工程（Ｓ２３：図３）では、図６を参照して、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、主面１０Ａを覆うようにＳｉＯ₂（二酸化珪素）からなるゲート酸化膜３０が形成される。

【0048】

次に、工程（Ｓ２４：図３）として、ゲート電極形成工程が実施される。この工程（Ｓ２４：図３）では、図７を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜３０上に接触し、不純物を含むポリシリコンからなるゲート電極４０が形成される。

【0049】

次に、工程（Ｓ２５：図３）として、層間絶縁膜形成工程が実施される。この工程（Ｓ２５：図３）では、図８を参照して、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、ＳｉＯ₂からなる層間絶縁膜６０が、ゲート酸化膜３０およびゲート電極４０を覆うように形成される。

【0050】

次に、工程（Ｓ２６：図３）として、ソース電極形成工程が実施される。この工程（Ｓ２６：図３）では、図９を参照して、まず、ソース電極５０を形成すべき領域において層間絶縁膜６０およびゲート酸化膜３０が除去され、ソース領域２３およびｐ+領域２４が露出した領域が形成される。次に、たとえばスパッタリングにより、上記領域において、たとえばＮｉ、ＮｉＳｉ、またはＴｉＳｉあるいはＴｉＡｌＳｉからなる金属層（図示しない）が形成される。そして、上記金属層が加熱されることにより、上記金属層の少なくとも一部がシリサイド化し、ソース電極５０が形成される。

【0051】

次に、工程（Ｓ２７：図３）として、表面保護電極形成工程が実施される。この工程（Ｓ２７：図３）では、図１０を参照して、ソース電極５０上に接触する表面保護電極７０が形成される。具体的には、まず、たとえばスパッタリングにより、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮまたはＴｉＷからなる第１電極層（図示しない）がソース電極５０上に接触するように形成される。そして、Ａｌ、ＡｌＳｉまたはＡｌＳｉＣｕからなる第２電極層（図示しない）が第１電極層上に形成される。このようにして、上記電極層が積層された構造を有する表面保護電極７０が形成される。また、第１電極層としては、ＴａおよびＴａＮからなる電極層が積層された構造を有するものが形成されてもよい。

【0052】

次に、工程（Ｓ２８：図３）として、パッシベーション膜形成工程が実施される。この工程（Ｓ２８：図３）では、たとえばＣＶＤ法により、ＳｉＯ₂からなるパッシベーション膜９０が表面保護電極７０を覆うように形成される。

【0053】

以上により、互いに対向する第１の主面１６Ａおよび第２の主面１６Ｂを有する中間半導体基板１６が準備される。

【0054】

次に、工程（Ｓ３０：図２）として、フレーム貼付け工程が実施される。この工程（Ｓ３０：図２）では、図１１および図１２を参照して、中間半導体基板１６の上面素子構造１２側の第１の主面１６Ａが粘着テープ１に貼り付けられることにより、中間半導体基板１６が粘着テープ１にて支持される。具体的には、まず、図１２に示すように、環状の金属からなるリングフレーム２が準備される。次に、リングフレーム２を貫通する孔を閉じるように、粘着テープ１がリングフレーム２に取り付けられて保持される。このように粘着テープ１がリングフレーム２に保持されることにより、粘着テープ１の平坦性が確保される。そして、粘着テープ１の粘着面に上面素子構造１２側の第１の主面１６Ａが接触するように中間半導体基板１６が粘着テープ１に貼り付けられる。その結果、中間半導体基板１６は、粘着テープ１に貼り付けられた状態で、リングフレーム２の内周面に取り囲まれる位置に保持される。以上のようにして、中間半導体基板１６が第１の主面１６Ａにおいて粘着テープ１に固定される。

【0055】

なお、粘着テープ１としては、種々の構成を有するものを採用することができるが、たとえば基材にポリエステル、粘着剤にアクリル粘着剤、セパレータにポリエステルを用いたものを採用することができる。また、粘着テープにはＨ₂Ｏ分子が包含または吸着されていても構わない。好ましくは、粘着テープ１として、紫外線などのエネルギー線を照射することにより粘着力が低下するテープが用いられる。紫外線などのエネルギー線を照射することにより粘着力が低下する材料としては、たとえば紫外線硬化型樹脂が挙げられる。また、粘着テープ１として、加熱されることにより粘着力が低下するテープが用いられても構わない。加熱されることにより粘着力が低下する材料としては、たとえば熱硬化型樹脂が挙げられる。

【0056】

次に、工程（Ｓ４０：図２）として、裏面研削工程が実施される。この工程（Ｓ４０：図２）では、中間半導体基板１６が粘着テープ１にて支持されつつ、中間半導体基板１６のベース基板１１側の第２の主面１６Ｂが研削される。具体的には、図１３を参照して、まず、粘着テープ１において中間半導体基板１６を保持する側とは反対側の主表面が、押圧部材１３によりリングフレーム２の軸方向に押される。これにより、粘着テープ１は弾性変形し、粘着テープ１により保持される中間半導体基板１６のうち少なくとも第２の主面１６Ｂがリングフレーム２の内周面に取り囲まれる位置から離脱する。そして、研削盤（図示しない）などの研削装置の研削面に中間半導体基板１６の第２の主面１６Ｂが押し付けられることによりベース基板１１が研削され、図１４に示すように中間半導体基板１６が所望の厚みにまで薄板化される。

【0057】

次に、テープ貼り替え工程が実施されてもよい。この工程は、上記工程（Ｓ４０）が完了し、押圧部材１３による粘着テープ１の押圧を終了させた後、粘着テープ１を貼り替える。上記工程（Ｓ４０：図２）において弾性変形するなどして損傷する可能性のある粘着テープ１を交換しておくことにより、粘着テープ１の損傷に起因する不具合を未然に回避することができる。

【0058】

次に、工程（Ｓ５０：図２）として半導体基板配置工程が実施される。具体的には、粘着テープ１に固定された中間半導体基板１６が収容室３１内に配置される。収容室３１にはたとえば真空ポンプが接続されており、収容室３１内の気体を排気可能に設けられている。

【0059】

次に、工程（Ｓ６０：図２）として脱ガス加熱処理工程が実施される。具体的には、粘着テープ１および中間半導体基板１６をたとえばヒータによって１００℃以上に加熱しながら収容室３１を排気することにより、収容室３１内に存在する気体が排気される。好ましくは、この工程（Ｓ６０：図２）において収容室のＨ₂Ｏ分圧は５×１０^-4Ｐａ以下まで低減され、より好ましくは１．５×１０^-4Ｐａ以下まで低減される。また好ましくは、この工程（Ｓ６０：図２）において粘着テープ１および中間半導体基板１６の温度は１２０℃以上２００℃以下に保持される。またこの工程（Ｓ６０：図２）において、粘着テープ１および中間半導体基板１６の温度は１４０℃以上１８０℃以下に保持されることが好ましく、１５０℃以上１７０℃以下に保持されることがさらに好ましい。

【0060】

次に、工程（Ｓ７０：図２）として半導体基板冷却工程が実施される。具体的には、中間半導体基板１６および粘着テープ１を１００℃以上に保持しながら収容室３１を排気する工程の後に、中間半導体基板１６および粘着テープ１の加熱を停止し、中間半導体基板１６および粘着テープ１の温度が１００℃以上の温度から室温にまで低減される。中間半導体基板１６および粘着テープ１は、冷却機構（図示せず）により強制的に冷却されてもよいし、自然冷却によって冷却されてもよい。

【0061】

次に、裏面電極形成工程が実施される。裏面電極形成工程は、中間半導体基板１６に金属層１４を形成する工程と、金属層１４をアニールする工程とを含んでいる。具体的には、まず、工程（Ｓ８０：図２）として、金属層形成工程が実施される。この工程（Ｓ８０：図２）では、図１８を参照して、上記工程（Ｓ７０：図２）において冷却された中間半導体基板１６が成膜装置３４の収容室３１から、収容室３１と連結部３３により連結して設けられている成膜室３２に移動する。なお、収容室３１、連結部３３および成膜室３２が排気された状態で中間半導体基板１６が収容室３１から連結部３３を通って成膜室３２へ移動することが好ましい。図１５を参照して、成膜室３２において、中間半導体基板１６が粘着テープ１にて支持された状態で、中間半導体基板１６の第２の主面１６Ｂ上に、たとえばＮｉＳｉからなる金属層１４が形成される。なお、金属層１４の形成は、中間半導体基板１６の温度を低減する工程の後に行われる。

【0062】

当該金属層１４は、たとえばＴｉＡｌＳｉなどであっても構わない。金属層１４の形成は、好ましくはスパッタリング法により実施される。金属層１４の形成は蒸着により実施されても構わない。金属層１４の面内膜厚分布は、好ましくは６％未満であり、より好ましくは５％以下であり、さらに好ましくは３．５％以下である。なお、金属層の面内膜厚分布とは、金属層の最大膜厚と最小膜厚との差を平均膜厚で除して計算した百分率値である。

【0063】

金属層を形成する工程において、好ましくは中間半導体基板１６を冷却しながら金属層１４が中間半導体基板１６上に形成される。中間半導体基板１６の冷却は、たとえば中間半導体基板１６と接している冷却機構（図示しない）によって実施されてもよい。

【0064】

次に、工程（Ｓ９０：図２）として、アニール工程が実施される。上記工程（Ｓ８０：図２）にて形成された金属層１４を加熱することにより、金属層１４が合金化してドレイン電極１５となる。具体的には、図１６を参照して、たとえばレーザー照射を用いた上記金属層１４の局所的な加熱により、上記金属層１４の少なくとも一部がシリサイド化することにより、ドレイン電極１５が形成される。ドレイン電極１５の面内膜厚分布は、好ましくは６％未満であり、より好ましくは５％以下であり、さらに好ましくは３．５％以下である。金属層１４を加熱する方法としてレーザー照射を用いることにより、上記金属層１４に隣接する領域の温度上昇を抑制しつつ、上記金属層１４を局所的に加熱することがより容易になる。以上のように、中間半導体基板１６の第２の主面１６Ｂ上にドレイン電極１５が形成される。

【0065】

次に、工程（Ｓ１００：図２）として、裏面保護電極形成工程が実施される。この工程（Ｓ１００：図２）では、図１７を参照して、中間半導体基板１６が粘着テープ１にて支持された状態にて、ドレイン電極１５上に接触する裏面保護電極１７が形成される。裏面保護電極１７は、たとえばＴｉ／Ｐｔ／Ａｕからなる。具体的には、まず、たとえばスパッタリングにより、Ｔｉ、ＴｉＮ、ＴｉＷまたはＮｉＣｒからなる第１電極層（図示しない）がドレイン電極１５上に接触するように形成される。次に、同様にスパッタリングにより、ＰｔまたはＮｉからなる第２電極層（図示しない）が第１電極層上に形成される。そして、同様にスパッタリングにより、ＡｕまたはＡｇからなる第３電極層（図示しない）が第２電極層上に形成される。このようにして、上記電極層の積層構造を有する裏面保護電極１７がドレイン電極１５上に形成される。

【0066】

次に、ダイシング工程が実施される。この工程では、裏面保護電極１７が形成された側の主表面に粘着テープ１が貼り付けられることにより中間半導体基板１６が粘着テープ１にて支持された状態で、中間半導体基板１６が厚み方向に切断され、複数個のＭＯＳＦＥＴ１００が得られる。この切断は、たとえばレーザーダイシングやスクライブにより実施されてもよい。以上の工程が実施されることにより、ＭＯＳＦＥＴ１００が製造され、本実施の形態に係る半導体装置の製造方法が完了する。

【0067】

なお上記各実施の形態におけるｎ型とｐ型とが入れ替えられた構成のＭＯＳＦＥＴが用いられてもよい。また上記においては、本発明の半導体装置の一例として、プレーナ型のＭＯＳＦＥＴについて説明したがこれに限られない。たとえば、半導体装置は、たとえばトレンチ型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポ-ラトランジスタ）などであっても構わない。

【0068】

さらに上記において、基板１０を構成する材料として炭化珪素基板を例に挙げて説明したがこれに限られない。基板１０を構成する材料は、たとえばＳｉ（シリコン）、ＧａＡｓ（ガリウムヒ素）、ＧａＮ（窒化ガリウム）などであっても構わない。

【0069】

次に、本実施の形態の製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１００の製造方法において、粘着テープ１に固定された中間半導体基板１６が収容室３１内に配置され、粘着テープ１の温度を１００℃以上に保持しながら収容室３１が排気される。言い換えれば、収容室３１内の圧力が１気圧よりも小さくなる。これにより、粘着テープ１に含有または付着している水分が蒸発して水蒸気になり、当該水蒸気が収容室３１から排気されることにより、中間半導体基板１６周辺の水蒸気は除去される。そのため、当該水蒸気により中間半導体基板１６上に形成されるドレイン電極１５が酸化されることを抑制することができる。結果として、中間半導体基板１６とドレイン電極１５との接触抵抗を低減することができる。また、ドレイン電極１５と裏面保護電極１７との密着性を向上させることができる。

【0070】

また本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、収容室３１を排気する工程において、収容室３１のＨ₂Ｏ分圧は５×１０^-4Ｐａ以下まで低減される。これにより、効率的に収容室３１内のＨ₂Ｏを除去することができる。

【0071】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、収容室３１を排気する工程において、粘着テープ１の温度は１２０℃以上２００℃以下に保持される。粘着テープ１の温度を１２０℃以上にすることにより効率的に粘着テープ１に含まれているＨ₂Ｏを除去することができる。また、粘着テープ１を２００℃以下にすることにより、粘着テープ１の変質を防止することができる。

【0072】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、ドレイン電極１５を形成する工程において、収容室３１のＨ₂Ｏ分圧は１×１０^-4Ｐａ以下まで低減される。これにより、効率的に収容室３１内のＨ₂Ｏを除去することができる。

【0073】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、ＭＯＳＦＥＴは炭化珪素ＭＯＳＦＥＴである。これにより、接触抵抗の小さい炭化珪素ＭＯＳＦＥＴを製造することができる。

【0074】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、ドレイン電極１５を形成する工程は、中間半導体基板１６上に金属層１４を形成する工程と、金属層１４をアニールする工程とを含む。これにより、金属層１４が合金化して中間半導体基板１６とドレイン電極１５との接触抵抗を低減することができる。

【0075】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程は、スパッタリング法により行われる。これにより、金属層１４を精度よく作製することができる。

【0076】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程では、中間半導体基板１６を冷却しながら金属層１４が形成される。これにより、中間半導体基板１６が固定されている粘着テープ１が冷却されるために、粘着テープ１から水蒸気が発生することを抑制することができる。

【0077】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程は、中間半導体基板１６が収容室３１と連結して設けられている成膜室３２へ搬送される工程と、成膜室３２において中間半導体基板１６上に金属層１４が形成される工程とを含む。成膜室３２と収容室３１とを分離することで、より確実に、粘着テープから発生したＨ₂Ｏによって金属層１４が酸化することを抑制することができる。

【0078】

さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、金属層１４を形成する工程では面内膜厚分布が６％未満である金属層１４が形成される。これにより、面内膜厚分布の小さい金属層１４を形成することにより、特性のバラツキを低減しデバイスの歩留まりを向上させることが出来る。

【実施例】

【0079】

本実施例では、本発明例および比較例に係る製造方法により製造された半導体装置の金属層１４（電極膜）の膜厚分布、裏面電極１５（ＮｉＳｉ電極）と炭化珪素基板１０との接触抵抗、および裏面電極１５と裏面保護電極１７とのダイシェア強度について調査した。

【0080】

まず、本発明例および比較例に係るサンプルの製造方法について説明する。最初に、実施の形態で説明したような半導体素子が形成された炭化珪素基板１０を準備した。炭化珪素基板１０の厚みを４００μｍとし、直径を４インチとした。炭化珪素基板１０の半導体素子が形成された側の表面を粘着テープ１に貼り付けて固定した。炭化珪素基板１０の粘着テープ１に貼り付けた側と反対側の表面を研削することにより、炭化珪素基板１０の厚みを１００μｍとした。

【0081】

本発明例に係るサンプルでは、粘着テープ１に固定された炭化珪素基板１０を加熱室に配置し、Ｈ₂Ｏ分圧が５×１０^-4Ｐａの条件下において炭化珪素基板１０を１２０℃に加熱した。比較例に係るサンプルでは、上記加熱処理を行わなかった。

【0082】

その後、炭化珪素基板１０を粘着テープ１に貼り付けたまま、スパッタ設備を用いて金属層１４を形成した。その後、炭化珪素基板１０を粘着テープ１に貼り付けたまま、レーザーアニールを実施して金属層１４を合金化して裏面電極１５とした。当該裏面電極１５の上に裏面保護電極１７を形成した。裏面保護電極１７をＴｉ／Ｐｔ／Ａｕの３層構造とした。炭化珪素基板１０を粘着テープ１に貼り付けたまま、炭化珪素基板１０をダイシングしてチップ化した。チップ化したデバイスの裏面電極１５および炭化珪素基板１０の接触抵抗と、裏面電極１５および裏面保護電極１７のダイシェア強度を測定した。また、上記金属層１４の膜厚分布を測定した。

【0083】

次に、ダイシェア強度の測定方法について説明する。まず、１．５ｍｍ×１．５ｍｍにダイシングしたチップを準備する。当該チップの裏面保護電極１７側を下側にしてＡｕＳｎはんだを用いて基板にダイボンドにより固定される。基板にチップが固定された状態で、基板と水平な方向にシェアツールが裏面保護電極１７を押し出す。この押し出す力を測定することにより裏面保護電極１７と裏面電極１５とのダイシェア強度を測定した。

【0084】

【表1】

【0085】

表１を参照して、金属層１４（電極膜）の膜厚分布、裏面電極１５（ＮｉＳｉ電極）と炭化珪素基板１０との接触抵抗、および裏面電極１５と裏面保護電極１７とのダイシェア強度について説明する。表１に示すように、本発明例に係るサンプルの金属層１４の膜厚分布は３．５％であり、比較例に係るサンプルの金属層１４の膜厚分布は６％であった。つまり、本発明例に係る金属層の膜厚分布は６％未満であることが確認された。また、本発明例に係るサンプルの裏面電極１５と炭化珪素基板１０との接触抵抗は、比較例に係るサンプルの裏面電極１５と炭化珪素基板１０との接触抵抗よりも小さいことが確認された。さらに、本発明例に係るサンプルの裏面電極１５と裏面保護電極１７とのダイシェア強度は、比較例に係るサンプルの裏面電極１５と裏面保護電極１７とのダイシェア強度よりも大きいことが確認された。ダイシェア強度が大きいということは、密着性が良好であることを意味する。つまり、本発明例に係るサンプルの裏面電極１５と裏面保護電極１７と密着性は、比較例に係るサンプルの裏面電極１５と裏面保護電極１７と密着性よりも良好であることが確認された。

【0086】

今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0087】

１ 粘着テープ、２ リングフレーム、１０ 基板、１０Ａ，１１Ａ，１１Ｂ 主面、１１ ベース基板、１２ 上面素子構造、１３ 押圧部材、１４ 金属層、１５ ドレイン電極、１６ 中間半導体基板、１６Ａ 第１の主面、１６Ｂ 第２の主面、１７ 裏面保護電極、２０ エピタキシャル層、２１ ドリフト領域、２２ ボディ領域、２３ ソース領域、２４ Ｐ+領域、３０ ゲート酸化膜、３１ 収容室、３２ 成膜室、３３ 連結部、３４ 成膜装置、４０ ゲート電極、６０ 層間絶縁膜、７０ 表面保護電極、８０ 電極部、９０ パッシベーション膜、１００ ＭＯＳＦＥＴ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】