特許 6012072 デジタル復調回路、デジタル復調方法及びデジタル復調用プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6012072

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月25日

(54)【発明の名称】デジタル復調回路、デジタル復調方法及びデジタル復調用プログラム

(51)【国際特許分類】

   H03K 9/08 20060101AFI20161011BHJP

【ＦＩ】

   H03K9/08 A

【請求項の数】7

【全頁数】18

(21)【出願番号】特願2012-265446(P2012-265446)

(22)【出願日】2012年12月4日

(65)【公開番号】特開2014-110610(P2014-110610A)

(43)【公開日】2014年6月12日

【審査請求日】2015年11月11日

(73)【特許権者】

【識別番号】303013763

【氏名又は名称】ＮＥＣエンジニアリング株式会社

(74)【代理人】

【識別番号】100130029

【弁理士】

【氏名又は名称】永井 道雄

(74)【代理人】

【識別番号】100166338

【弁理士】

【氏名又は名称】関口 正夫

(74)【代理人】

【識別番号】100152054

【弁理士】

【氏名又は名称】仲野 孝雅

(72)【発明者】

【氏名】藤田 仁

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開平０７−２０２７０６（ＪＰ，Ａ）

【文献】 特開２０１０−１０３６８０（ＪＰ，Ａ）

【文献】 特開平１１−１５０４７９（ＪＰ，Ａ）

【文献】 特開昭６３−０２６１１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ９／０８

(57)【特許請求の範囲】

【請求項1】

パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路であって、
前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトして格納するＮビットシフトレジスト手段と、
前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るＮ入力論理和手段と、
を備えることを特徴とする復調回路。

【請求項2】

請求項１に記載の復調回路であって、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジから所定時間経過後にエッジを持つ受信再生クロックを生成する受信再生クロック生成手段と、
前記キャリアを除去した受信信号を、前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行うＤタイプフリップリタイミング手段と、
を更に備えることを特徴とする復調回路。

【請求項3】

請求項２に記載の復調回路であって、
前記受信再生クロック生成手段は、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジを検出するエッジ検出手段と、
前記エッジ検出手段が前記エッジを検出してからの時間を計測するカウンタと、
前記カウンタが計測する時間が所定時間となった時に前記受信再生クロックの前記エッジを生成するデコード手段と、
を備えることを特徴とする復調回路。

【請求項4】

請求項１乃至３の何れか１項に記載の復調回路であって、
前記Ｎの値は、前記キャリアの半周期と比較して、Ｎビットシフト前のデータとＮビットシフト後のデータとの時間差が大きくなるように定められることを特徴とする復調回路。

【請求項5】

請求項１乃至４の何れか１項に記載の復調回路であって、
前記Ｎ入力論理和手段は、前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データそれぞれを論理反転したデータの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号として得ると共に、
前記Ｄタイプフリップリタイミング手段は、前記キャリアを除去した受信信号を論理反転した信号を前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行う、
ことを特徴とする復調回路。

【請求項6】

パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路が行う復調方法であって、
前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトしてＮビットシフトレジスト手段に格納するステップと、
前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るステップと、
を有することを特徴とする復調方法。

【請求項7】

パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路としてコンピュータを機能させる為の復調プログラムであって、前記コンピュータを、
前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトして格納するＮビットシフトレジスト手段と、
前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るＮ入力論理和手段と、
を備える復調回路として機能させることを特徴とする復調プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、変調された受信信号を復調する為の、デジタル復調回路、デジタル復調方法及びデジタル復調用プログラムに関する。

【背景技術】

【0002】

低速度かつ低容量の伝送路では現在でも簡略な技術を用いて通信が実現されていることがある。

【0003】

例えば、一対一通信あるいは一対多（ブロードキャスト）通信であれば送信信号のルーティングは不要であり、従って、ルーティングに関する技術は利用されない。また、受信側での受信信号の誤り検出においても、パリティチェック等のような簡略な誤り検出技術を用いるだけであり、巡回冗長検査（ＣＲＣ：Cyclic Redundancy Check）のような高度な誤り検出や誤り訂正は行われないこともある。

【0004】

もっとも、例えこのような簡略な方式の通信であっても伝送路による波形劣化を抑制し、受信エラー低減を図る必要はある。そのため、通常はベースバンド信号を変調信号などにより変調することにより生成した送信データを送信する。この場合、当然のことながら受信側での復調が必要となる。

【0005】

このような復調に関する技術として例えば、特許文献１及び特許文献２に記載の技術がある。特許文献１に記載の技術では電圧制御発振器（ＶＣＯ：ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を含んだ位相同期回路を設け、この位相同期回路を用いて、受信データからクロックとデータを再生する。

【0006】

一方で、特許文献２に記載の技術ではキャリア信号とクロックを共にカウントし、それらの比率をＤＡＣ（Digital to analog converter）により得ることにより復調をしている。

【0007】

もっとも、これらの技術を利用する為には、復調用にＶＣＯ若しくはＤＡＣを設ける必要が生じ、構成が複雑となると共に高コストとなることも考えられる。

【0008】

そこで、これらＶＣＯやＤＡＣを使用することなく、受信装置内で復調を実行する場合の、一般的な復調回路について図１及び図２を参照して説明する。図１には一般的な技術のアーキテクチャが表されている。また、図２には一般的な技術のタイムチャートが表されている。

【0009】

図１を参照すると、一般的な復調回路である復調回路５００は、受信信号入力端子５１、受信キャリア検出フラグ生成部５２、受信キャリアカウンタ５３、第１のタイマ５４、クロック入力端子５５、ＡＮＤ回路５６、第２のタイマ５７、第１の立ち上がり検出回路５８、第２の立ち上がり検出回路５９、ＲＳタイプフリップフロップ６０、第３の立ち上がり検出回路６１、クロック生成カウンタ６２、Ｄタイプフリップフロップ６３、及び受信再生データ出力端子６５を含む。

【0010】

また、図１に表される各回路を接続する信号線には別途符号が付されているが、これは各信号線を介して出入力される信号を識別する為のものである。また、この符号は図２に表されるタイムチャート上で用いられている符号と共通するものである。

【0011】

復調回路５００が組み込まれている受信装置において受信された信号は、受信信号５５１として受信信号入力端子５１に入力される。

【0012】

受信信号５５１を入力する受信信号入力端子５１は、受信キャリア検出フラグ生成部５２のセット端子と、受信キャリアカウンタ５３の受信信号入力端子にそれぞれ接続される。

【0013】

受信キャリア検出フラグ生成部５２の出力端子は、受信キャリアカウンタ５３のカウントイネーブル信号入力端子と第１のタイマ５４のリセット入力端子にそれぞれ接続される。

【0014】

第１のタイマ５４の出力端子は、受信キャリア検出フラグ生成部５２のリセット入力端子とＡＮＤ回路５６の第２の入力端子にそれぞれ接続される。

【0015】

受信キャリアカウンタ５３の出力端子は、ＡＮＤ回路５６の第１の入力端子に接続される。

【0016】

ＡＮＤ回路５６の出力端子は、第２のタイマ５７のリセット入力端子と第１の立ち上がり検出回路５８のＤ入力端子にそれぞれ接続される。

【0017】

第２のタイマ５７の出力端子は、第２の立ち上がり検出回路５９のＤ入力端子に接続される。

【0018】

第１の立ち上がり検出回路５８の出力端子は、ＲＳタイプフリップフロップ６０のセット入力端子に接続される。第２の立ち上がり検出回路５９の出力端子は、ＲＳタイプフリップフロップ６０のリセット入力端子に接続される。

【0019】

ＲＳタイプフリップフロップ６０の出力端子は、Ｄタイプフリップフロップ６３のＤ入力端子と第３の立ち上がり検出回路６１のＤ入力端子にそれぞれ接続される。

【0020】

第３の立ち上がり検出回路６１の出力端子は、クロック生成カウンタ６２のカウントイネーブル入力端子に接続される。

【0021】

受信再生クロック５６４を出力するクロック生成カウンタ６２の出力端子は、Ｄタイプフリップフロップ６３のクロック入力端子に接続される。Ｄタイプフリップフロップ６３の出力端子は、受信再生データ出力端子６５に接続される。

【0022】

クロック入力端子５５には受信装置のクロックであるクロック５５５が入力される。そして、クロック入力端子５５は、受信キャリアカウンタ５３と第２のタイマ５７と３つの立ち上がり検出回路５８、５９及び６１とクロック生成カウンタ６２のクロック入力端子にそれぞれ接続される。

【0023】

次に、復調回路５００の基本的動作について図２のタイムチャートを参照して説明する。

【0024】

復調回路５００が入力する受信信号は、所定の周期で値が０と１を繰り返すＰＷＭ（Pulse Width Modulation；パルス幅変調）信号などの信号を、その所定の周期に対応する周波数よりも高い周波数（好ましくは、その所定の周波数に対応する周波数よりもオーダーが高い周波数）のキャリア信号を重畳させたものである。或いは、所定の変調方式により、少なくとも近似的に前述のような形態となっている受信信号である。従って、前述のＰＷＭ信号などの信号のレベルが０である時には、受信信号は０であり、前述のＰＷＭ信号などの信号のレベルが１である時には、受信信号は０と１とを交互に繰り返す。受信信号から、それに重畳されているキャリア信号を除去するとは、受信信号から、前述のＰＷＭ信号などの信号に対応する原信号を復元させることである。

【0025】

前提としてクロック５５５の周波数は受信信号５５１に重畳するキャリアの周波数より高いものとする。また、クロック５５５と受信信号５５１に重畳するキャリアとは、位相同期している必要はない。また、タイマカウント値については、第２のタイマ５７のタイマカウント値が第１のタイマ５４のタイマカウント値よりも大きいものとする。つまり、「第２のタイマ５７のタイマカウント値＞第１のタイマ５４のタイマカウント値」とする。

【0026】

また、第２のタイマ５７のタイマカウント値を表す符号として「ｊ」及び「ｉ」を用いるが、これらの関係は「ｊ＞ｉ＞０」であるとする。

【0027】

復調回路５００において受信信号５５１を受信すると、受信キャリア検出フラグ生成部５２において受信キャリア検出となり、受信キャリア検出フラグ５５２が０から１となる。

【0028】

受信キャリアカウンタ５３は、受信キャリア検出フラグ５５２の値が０である時には、リセット状態となり、このリセット状態では、受信キャリアカウンタ５３の出力カウント値はゼロである。従って、受信キャリア検出フラグ５５２の値が０である期間では、受信キャリアカウンタ５３が出力する出力カウント値はゼロが続く。他方、受信キャリアカウンタ５３は、受信キャリア検出フラグ５５２の値が１である時には、クロック５５５に基づいて受信信号５５１に重畳しているキャリア数を計数する（図２の受信キャリアカウンタ５５３参照）。

【0029】

第１のタイマ５４は、受信キャリア検出フラグ５５２が０でリセットをする（図２の受信キャリア検出フラグリセット５６５参照）。他方、受信キャリア検出フラグ５５２が１ならばクロック５５５に基づいて一定時間を計数する（図２の第１のタイマ５５４参照）。

【0030】

第１のタイマ５４は、受信キャリア検出フラグ５５２の値が０である時には、リセット状態となり、このリセット状態では、第１のタイマ５４の出力値はゼロである。従って、受信キャリア検出フラグ５５２の値が０である期間では、第１のタイマ５４が出力する出力カウント値はゼロが続く。他方、受信キャリア検出フラグ５５２の値が１である間は、第１のタイマ５４は、所定数のクロックをカウントし、そのカウントが終了した時に、１の値の受信キャリア検出フラグリセット信号を出力する。その受信キャリア検出フラグリセット信号は、受信キャリア検出フラグ生成部５２のリセット端子とＡＮＤ回路５６の第２の入力端子に供給される。

【0031】

受信キャリア検出フラグ生成部５２は、受信信号がある時にセットされ、リセット端子に受信キャリア検出フラグリセット信号を入力した時にリセットされる。

【0032】

受信キャリアカウンタ５３は、キャリアを所定数までカウントしたならば、出力信号を１にして停止する。従って、第１のタイマ５４が１の値の受信キャリア検出フラグ信号を出力した時に、既に、受信キャリアカウンタ５３が、キャリア数を所定数までカウントしていれば、ＡＮＤ回路５６は、その時に、１の値のパルスを出力する。逆に、第１のタイマ５４が１の値の受信キャリア検出フラグ信号を出力した時に、受信キャリアカウンタ５３が、キャリア数を所定数までカウントしていなけれれば、ＡＮＤ回路５６は、その時に、パルスを出力しない。

【0033】

従って、ＡＮＤ回路５６の出力を見ることにより、第１のタイマ５４のタイマカウント値に対応する一定時間内にキャリアを必要個数以上受信しているか否かと、継続的にキャリアを受信しているか否かを判断することができる。

【0034】

ＡＮＤ回路５６は第１の立ち上がり検出回路５８を通して、ＲＳタイプフリップフロップ６０をセットする（図２のＡＮＤ出力５５６及びＲＳＦＦ５６０参照）。この動作により受信信号の再生「０→１」が行われる（図２のＲＳＦＦ５６０参照）。

【0035】

また、ＡＮＤ回路５６は一定時間内において受信キャリア数が必要数以上あれば１となり、信号受信パルスを出力する。そのＡＮＤ回路５６の出力は第２のタイマ５７のリセット信号となっている（図２のＡＮＤ出力５５６及び第２のタイマ５５７参照）。

【0036】

ここで、復調回路５００におけるタイマカウント値は上述したように「第２のタイマ＞第１のタイマ」であるため、キャリアを受信中は第２のタイマ５７は０〜ｉまでしか計数できずフルカウントする前に初期化されてしまう（図２の第２のタイマ５５７参照）。

【0037】

キャリア受信が終了すると第２のタイマ５７のリセット信号がなくなるため、第２のタイマ５７は０〜ｊまでカウント可能となる。第２のタイマ５７の出力は第２の立ち上がり検出回路５９を通してＲＳタイプフリップフロップ６０をリセットする（図２の第２のタイマ５５７、リセット５５９及びＲＳＦＦ５６０参照）。この動作により受信信号の再生「１→０」が行われる。

【0038】

従って、第１のタイマ５４のタイマカウント値に対応する一定時間内にキャリアを所定個数以上受信している状態が続けば、ＲＳタイプフリップフロップ６０の出力信号が１である状態が続く。これに対し、第１のタイマ５４のタイマカウント値に対応する一定時間内にキャリアを所定個数以上受信していない状態が、第２のタイマ５７のタイマカウント値に対応する時間以上続くと、ＲＳタイプフリップフロップの出力信号は０となる。

【0039】

ＲＳタイプフリップフロップ６０の出力が０から１に変化すると、第３の立ち上がり検出回路６１を通し、クロック生成カウンタ６２が起動する。起動したクロック生成カウンタ６２は、受信再生クロック６４を生成するために必要な計数値ｋまでカウントして、カウントが終了したならば、出力を０から１に変化させる（図２のクロック生成カウンタ５６２及び受信再生クロック５６４参照）。

【0040】

Ｄタイプフリップフロップ６３が、ＲＳタイプフリップフロップ６０の出力をＤタイプフリップクロック生成カウンタ６２が出力するクロックでリタイミングすることにより、受信信号再生が終了する（図２のＲＳＦＦ５６０及び受信再生クロック５６４参照）。

【先行技術文献】

【特許文献】

【0041】

【特許文献1】特開２００８−１０９４４０号公報

【特許文献2】特開平０４−３０７８１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0042】

上述した復調回路５００のような回路を用いることによりＶＣＯ等を用いることなく受信信号の再生が可能となる。

【0043】

しかしながら、上述した復調回路５００のような一般的な技術のアルゴリズムは分かりにくいものであった。

【0044】

ここで、分かりにくいアルゴリズムと考える理由であるが、一般的な技術のアルゴリズムでは、複数のカウンタを制御するための条件分岐の実行、カウンタに対するリセットの連続投入と最終リセットからの計数の測定、条件非成立時はカウンタリセットで条件成立時にカウンタを計数の測定、ＲＳタイプフリップフロップによる状態保持等を実現しなければならないからである。

【0045】

このような複雑なアルゴリズムは回路設計で間違いが混入する恐れがあるという問題があった。また、検証においても全動作条件の確認が困難になりやすく、設計ミスを排除できないまま製品化してしまうリスクが有るという問題があった。

【0046】

そこで、本発明は、キャリアが重畳したパルス幅変調された受信信号のデジタル復調回路を、明解な復調アルゴリズム且つ簡素化したアーキテクチャで実現することが可能な、デジタル復調回路、デジタル復調方法及びデジタル復調プログラムを提供することを目的とする。

【課題を解決するための手段】

【0047】

本発明の第１の観点によれば、パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路であって、前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトして格納するＮビットシフトレジスト手段と、前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るＮ入力論理和手段と、を備えることを特徴とする復調回路が提供される。

【0048】

本発明の第２の観点によれば、パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路が行う復調方法であって、前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトしてＮビットシフトレジスト手段に格納するステップと、前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るステップと、を有することを特徴とする復調方法が提供される。

【0049】

本発明の第３の観点によれば、パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路としてコンピュータを機能させる為の復調プログラムであって、前記コンピュータを、前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトして格納するＮビットシフトレジスト手段と、前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るＮ入力論理和手段と、を備える復調回路として機能させることを特徴とする復調プログラムが提供される。

【発明の効果】

【0050】

本発明によれば、キャリアが重畳したパルス幅変調された受信信号のデジタル復調回路を、明解な復調アルゴリズム且つ簡素化したアーキテクチャで実現することが可能となる。

【図面の簡単な説明】

【0051】

【図1】一般的なデジタル復調回路の基本的構成を表す回路図である。

【図2】一般的なデジタル復調回路の基本的動作を説明する為のタイムチャートである。

【図3】本発明の実施形態であるデジタル復調回路の基本的構成を表す回路図である。

【図4】本発明の実施形態であるデジタル復調回路に含まれるＮビットシフトレジスタの内部構成の一例を表す図である。

【図5】本発明の実施形態であるデジタル復調回路の基本的動作を説明する為のタイムチャートである。

【発明を実施するための形態】

【0052】

まず、本発明の実施形態の概略を説明する。本発明の実施形態では、キャリアが重畳したパルス幅変調受信信号をＮビットシフトレジスタに入力し、そのＮビットシフトレジスタの出力波形を重ね合わせることでキャリア除去をする。また、本実施形態では、キャリア除去後のパルス幅変調信号を取り出し、取り出されたパルス幅変調信号から受信クロックを再生する。更に、本実施形態では、再生した受信クロックでパルス幅変調信号をリタイミングすることにより受信信号の再生、すなわち復調をする。これにより本実施形態では一般的な技術と比較して、復調アルゴリズムと回路構成を簡易なものとすることが可能となる。

【0053】

以上が本実施形態の概略である。

【0054】

次に、本発明の実施形態について図面を参照して詳細に説明する。

【0055】

図３は、本発明の実施形態である復調回路１００の基本的構成を表す回路図である。また図５は、本発明の実施形態である復調回路１００の基本的動作を説明する為のタイムチャートである。

【0056】

まず、図３を参照すると復調回路１００は、受信信号入力端子１、Ｎビットシフトレジスタ２、クロック入力端子３、Ｎ入力ＯＲ回路４、立ち上がり検出回路５、クロック生成カウンタ６、デコーダ７、第１のＤタイプフリップフロップ８、第２のＤタイプフリップフロップ９、及び受信再生データ出力端子１１を含む。

【0057】

また、図３に表される各回路を接続する信号線には別途符号が付されているが、これは図１と同様に各信号線を介して出入力される信号を識別する為のものである。また、この符号は図５に表されるタイムチャート上で用いられている符号と共通するものである。

【0058】

復調回路１００が組み込まれている受信装置において受信された、キャリアが重畳したパルス幅変調受信信号は、受信信号入力１０１として受信信号入力端子１に入力される。そして、受信信号入力端子１に入力された受信信号入力１０１は、受信信号入力端子１の出力として、Ｎビットシフトレジスタ２のＤ入力端子に供給される。

【0059】

ここで、Ｎビットシフトレジスタ２の内部構成を図４に示す。図４に示すように、Ｎビットシフトレジスタ２は、内部に直列に接続されたＮ個のＤタイプフリップフロップ２−１〜２−Ｎ（図中では、ＤタイプＦＦと記載する。）を含んでいる。左端のＤタイプフリップフロップ２−１にはＤ入力端子２−１０が接続されており、Ｄ入力端子２−１０を介して受信信号入力１０１が入力される。他方、Ｄタイプフリップフロップ２−２〜２−ＮのＤ入力には、１つ左側のＤタイプフリップフロップの出力が接続される。更に、Ｎ個のＤタイプフリップフロップ２−１〜２−Ｎのそれぞれにはクロック入力端子２−２０が接続されており、クロック入力端子２−２０を介してクロック１０３が入力される。

【0060】

そして、左端のＤタイプフリップフロップ２−１が入力した受信信号入力１０１を、クロック端子から入力したクロック１０３に同期して、右側のＤタイプフリップフロップ（Ｄタイプフリップフロップ２−２〜２−Ｎ）にシフトさせていく。そして、Ｎビットシフトレジスタ２は、全てのＤタイプフリップフロップ（Ｄタイプフリップフロップ２−１〜２−Ｎ）の出力を並列に出力するためのＮ個の出力端子（出力端子２−３０−１〜２−３０−Ｎ）も含んでいる。

【0061】

そして、本実施形態ではＮ入力ＯＲ回路４においてＮビットシフトレジスタ２のＮ個の出力全体（Ｎビットシフトレジスタ出力２（１）〜２（Ｎ））に対して論理和をとることによりキャリア除去をする。Ｎ入力ＯＲ回路４の出力信号である論理和出力１０４は、立ち上がり検出回路５の第１の入力に供給される。

【0062】

立ち上がり検出回路５は、クロック入力に同期して前記Ｎビット論理和出力１０４の立ち上がりを検出する微分回路である。そして、本実施形態では、Ｎ入力ＯＲ回路４の出力に対して立ち上がり検出回路５にて立ち上がり検出を行うことにより立ち上がり検出信号１０５を取り出す。また、立ち上がり検出回路５の出力である立ち上がり検出信号１０５はクロック生成カウンタ６のリセット信号入力端子に供給される。

【0063】

クロック生成カウンタ６は、立ち上がり検出回路５の立ち上がり検出信号１０５をリセット信号として、クロック入力に同期して計数するカウンタである。クロック生成カウンタ６の出力であるクロック生成カウンタ出力１０６は、デコーダ７の入力端子に供給される。

【0064】

デコーダ７は、クロック生成カウンタ６の出力であるクロック生成カウンタ出力１０６をデコードするデコーダである。デコーダ７の出力であるデコーダ出力１０７は第１のＤタイプフリップフロップ８のＤ入力端子に供給する。具体的には、デコーダ７は、クロック生成カウンタ６が出力するカウント値が所定の値となった時に、レベルが１のパルスを出力する。カウント値と比較する上記の所定の値については、動作の説明の箇所で後述する。

【0065】

第１のＤタイプフリップフロップ８は、デコーダ７の出力であるデコーダ出力１０７をクロックと同期させ、その同期後のデコーダ７の出力を受信再生クロック１１０とする。第１のＤタイプフリップフロップ８の出力である受信再生クロック１１０は、第２のＤタイプフリップフロップ９のＤ入力端子に供給する。

【0066】

そして、本実施形態では、第２のＤタイプフリップフロップ９が、この受信再生クロック１１０でＮビット論理和出力１０４をリタイミングする。ここで、リタイミングの対象となるＮビット論理和出力１０４は所定の周期で値が０と１を繰り返すＰＷＭ信号等の信号から、重畳されていたキャリアを除去した信号である。そして、このリタイミング後の信号が、第２のＤタイプフリップフロップ９の出力である。そして、第２のＤタイプフリップフロップ９の出力は受信再生データ１１０として受信再生データ出力端子１１に供給される。

【0067】

第２のＤタイプフリップフロップ９の出力した受信再生データ１１１は受信再生データ出力端子１１より外部に出力される。

【0068】

クロック入力端子３には受信装置のクロックであるクロック１０３が入力される。そして、クロック入力端子５５から入力されたクロック１０３は、Ｎビットシフトレジスタ２のクロック入力端子と、立ち上がり検出回路５のクロック入力端子と、クロック生成カウンタ６のクロック入力端子と、２つのＤタイプフリップフロップ８と９それぞれのクロック入力端子に供給される。なお、クロック１０３は復調回路１００が組み込まれた受信装置にて生成されても良いが、他の方法により生成されても良い。例えば、受信装置及び送信装置以外の第３の装置がクロックを生成して復調回路１００に供給するようにしても良い。

【0069】

次に、復調回路１００の基本的動作について図５のタイムチャ−トを参照して説明する。

【0070】

図５において受信信号入力１０１はパルス幅変調された受信信号で、送信データの値が”０”と”１”のどちらであっても、受信信号は、１つの周期において、ＨｉｇｈからＬｏｗに変化している。より詳細には、ＬｏｗからＨｉｇｈに変化するタイミングは周期中で変動せず、ＨｉｇｈかＬｏｗに変化するタイミングは送信データの値が”０”と”１”のうちのどちらであるのかにより周期中で変動する。送信データが”０”と”１”のうちのどちらであるのかについての識別は、デューティ比をみることにより行う。ここで、デューティ比とは、ＰＷＭ信号の１周期に占めるハイレベル期間の割合のことであり、［ハイレベル期間／ＰＷＭ信号の周期］×１００％で計算される。

【0071】

図５には、受信信号１０１を拡大して表したものが受信信号入力１０１（拡大１）として記載されている。受信信号入力１０１（拡大１）の波形に表されるようにＰＷＭ信号のレベルがＨｉｇｈである区間にはキャリアが重畳している。この重畳しているキャリアを更に拡大した波形が、受信信号入力１（拡大２）として受信信号入力１０１（拡大１）の下段に表されている。

【0072】

なお、図５の受信信号入力の波形を用いて、ジッタの説明をする。ここには５つのデータについての受信信号入力の波形が示されている。各矢印の左端部のタイミングにおいて、信号がＬＯＷからハッチング部（実際には、変調信号によりＬＯＷとＨＩＧＨを繰り返す部分）に切り替わるが、この切り替わりのタイミングは、データの値が０であるか１であるかに左右されずに変動しないため、ジッタを有さない。これに対し、信号がハッチング部からＬＯＷに切り替わる部分は、データの値が０であるか１であるかに左右されて変動する（具体的には、データの値が０であればタイミングが速まり、データの値が１であればタイミングが遅くなる）ため、ジッタを有する。

【0073】

ここで、今回の説明における前提として、図５の上から３行目の拡大２で示すようにキャリアの値が”０”であることが続く期間の長さは、クロック入力端子３から供給される受信装置のクロック１０３のｍ個分とする。また、ｍは設計により定められた任意の自然数である。この場合シフトレジスタの段数であるＮを、「Ｎ≧ｍ」の関係を満たすように定める。この関係が満たすようにＮの値を設定することにより、受信信号のレベルが０でなく、０と１を繰り返している期間に、Ｎ入力ＯＲ回路の出力のレベルを１に固定することができるようになる。この関係は、換言すれば、Ｎの値が、キャリアの半周期と比較して、Ｎビットシフト前のデータとＮビットシフト後のデータとの時間差が大きくなるように定められる関係であるということもできる。

【0074】

また、本実施形態では、伝送信号のキャリアと受信装置のクロックとの間の同期性は問わないものとする。すなわち、キャリアとクロックは同期していてもよいし、同期していなくてもよい。図５においては受信装置のクロックをクロック１０３として図示する。

【0075】

本実施形態では、受信信号入力１０１（拡大２）をクロック１０３に同期させてＮビットシフトレジスタ２に取り込む。取り込まれた入力信号からは、Ｎビットシフトレジスタ出力１０２（図５中ではＮビットシフトレジスタ出力１０２（１）、（２）・・・（Ｎ）を図示する。）として表されているように、Ｎ種類の信号が生成される。Ｎ種類の信号はそれぞれ１クロック分ずつ位相が遅れている。

【0076】

そのＮビットシフトレジスタ１０２に含まれるＮ個のレジスタそれぞれの１ビット出力データを合わせたＮビットのデータであるＮビットシフトレジスタ出力１０２を論理和回路であるＮ入力ＯＲ回路４に入力し、それにより得た論理和データを立ち上がり検出回路５に供給する。ここで、Ｎ入力ＯＲ回路４の論理和データは、論理和出力１０４として図５に表されている。

【0077】

上述したようにキャリアのレベルが”０”である区間の長さは、クロック１０３数で換算してｍクロック分である。また、上述したように、ｍを、Ｎビットシフトレジスタ２の段数であるＮと比較すると、Ｎ≧ｍの関係が成り立つようにＮの値が選択されている。よって、ＰＷＭ信号がＨｉｇｈである期間においては、論理和データ１０４のレベルも、継続的にＨｉｇｈとなる。他方、ＰＷＭ信号がＬｏｗである期間においては、論理和データ１０４のレベルも、継続的にＬｏｗとなる。従って、キャリアが重畳したＰＷＭ信号から、キャリアのみを除去でき、これによりＰＷＭ信号を復元できている。

【0078】

なお、本実施形態を変形することにより、受信信号全体の極性又は受信信号のうちＰＷＭの部分の極性が上述の説明とは逆の場合であっても対応することが可能となる。具体的には、例えばＮビットシフトレジスタ２とＮ入力ＯＲ回路４の間のＮ本の接続線それぞれに対して論理反転回路（ＮＯＴ回路）を挿入する。すなわち、図４に表されるＮ個の出力端子（出力端子２−３０−１〜２−３０−Ｎ）のそれぞれとＮ入力ＯＲ回路４のＮ個の入力端子とを接続する接続線のそれぞれに論理反転回路を挿入する。こうすることによりＰＷＭ信号の極性が上述の説明とは逆の場合であっても、キャリアが重畳したＰＷＭ信号から、キャリアのみを除去することが可能となる。

【0079】

また、この場合には後述するように受信再生クロックに基づいて受信データを再生するにあたり、第２のＤタイプフリップフロップ９への出力も論理反転する必要がある。そのため、Ｎ入力ＯＲ回路４と第２のＤタイプフリップフロップ間にも論理反転回路を挿入する。

【0080】

なお、本実施形態のもう一つの変形例として、キャリアが除去されたＰＷＭ信号を直接的に何らかの機器の制御に用いるように変形することも可能である。すなわち、立ち上がり検出回路５よりも後段の構成を省略し、論理和データ１０４を電源回路の制御や、モータの駆動制御といった用途に直接利用するようにしても良い。もっとも今回の説明においては、論理和データ１０４は立ち上がり検出回路５に供給され、以下に説明するように利用される。

【0081】

次に、立ち上がり検出回路５が論理和データ１０４の立ち上がりのタイミングにおいて立ち上がり検出信号１０５を生成する。生成された立ち上がり検出信号１０５は、クロック生成カウンタ６に対して出力される。

【0082】

クロック生成カウンタ６は、入力された立ち上がり検出信号１０５によりリセットされ、リセット後に、受信装置のクロックによりカウントをすることを開始する。

【0083】

クロック生成カウンタ６のカウント値が所定の値となった時に、デコーダ７は、レベルが１のパルスを出力する。このパルスを受信再生クロック１１０とする。これにより、キャリアを除去した受信信号１０１のパルス幅変調によるジッタを持たない側のエッジから所定時間経過後にエッジを持つ受信再生クロックを生成することが可能となる。ここで、カウント値と比較する上記の所定の値は、ＰＷＭ信号の周期の半分の時間に対応するカウント値とする。ただし、変調指数又は変調度との兼ね合いもあるが、復調エラーが発生しない範囲で、それから多少ずれていてもよい。

【0084】

その受信再生クロック１１０でキャリア除去した論理和データ１０４をリタイミングすると受信再生データ１１１が得られる。

【0085】

なお、本実施形態にて得られた受信再生データ１１１の用途には特に限定はなく、従って、本実施形態である復調回路１００は任意の機器により実現される任意の受信装置に組み込むことが可能である。

【0086】

以上の動作により本実施形態は、復調アルゴリズムと回路構成が簡易にした上で、キャリアが重畳したパルス幅変調された受信信号に対してデジタル復調を行うことができる。

【0087】

以上説明した本実施形態では、下述のような多くの効果を奏する。

【0088】

以上説明した本実施形態では、受信信号に重畳されているキャリアより高周波のクロックで、受信信号をＮビットシフトレジスタに格納する。シフトレジスタのクロックは受信信号との同期性は問わない。そして、Ｎビットシフトレジスタの出力をＮビット論理和の入力とし受信波形を合成する。このように合成することでキャリアが除去でき、パルス幅変調のみがされた出力が得られるという第１の効果を奏する。

【0089】

また、以上説明した本実施形態では、前記Ｎビット論理和出力の立ち上がりを検出し、その立ち上がり信号から一定時刻経過後に前記Ｎビット論理和出力をリタイミングする。これにより復調した受信信号が得られるという第２の効果を奏する。

【0090】

また、本実施形態では一般的な技術と比較して、より明解な復調アルゴリズムで、かつ簡素化したアーキテクチャを提供する。そして、明快なアルゴリズムと簡素化したアーキテクチャにより設計者以外が該当回路を見ても容易に動作が把握でき、検証においても全動作条件での確認が容易になり設計ミスが低減できる、という第３の効果を奏する。

【0091】

また、上述した実施形態は、本発明の好適な実施形態ではあるが、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。

【0092】

例えば、復調回路１００に含まれる各論理回路の一部又は全部をＦＰＧＡ（Field-programmable gate array）等のプログラマブルなＬＳＩ（Large Scale Integration）、又はＤＳＰ（Digital Signal Processor）等により実現することが可能である。また、同様に復調回路１００に含まれる各論理回路の一部又は全部をＣＰＵ（Central Processing Unit）等の演算処理装置がソフトウェアに基づいた演算処理を行うことにより実現することも可能である。

【0093】

すなわち、上記の復調回路は、ハードウェア、ソフトウェア又はこれらの組合わせにより実現することができる。また、上記の復調回路により行なわれるデジタル復調方法も、ハードウェア、ソフトウェア又はこれらの組合わせにより実現することができる。ここで、ソフトウェアによって実現されるとは、コンピュータがプログラムを読み込んで実行することにより実現されることを意味する。

【0094】

プログラムは、様々なタイプの非一時的なコンピュータ可読媒体(non-transitory computer readable medium)を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体(tangible storage medium)を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えば、フレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば、光磁気ディスク）、ＣＤ−ＲＯＭ(Read Only Memory)、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM)、フラッシュＲＯＭ、ＲＡＭ(random access memory)）を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体(transitory computer readable medium)によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

【0095】

なお、本実施形態の一活用例としては、電源回路（カメラ、携帯電話機、ゲーム機器、ネットワーク機器）等が挙げられる。

【0096】

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

【0097】

（付記１） パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路であって、
前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトして格納するＮビットシフトレジスト手段と、
前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るＮ入力論理和手段と、
を備えることを特徴とする復調回路。

【0098】

（付記２） 付記１に記載の復調回路であって、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジから所定時間経過後にエッジを持つ受信再生クロックを生成する受信再生クロック生成手段と、
前記キャリアを除去した受信信号を、前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行うＤタイプフリップリタイミング手段と、
を更に備えることを特徴とする復調回路。

【0099】

（付記３） 付記２に記載の復調回路であって、
前記受信再生クロック生成手段は、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジを検出するエッジ検出手段と、
前記エッジ検出手段が前記エッジを検出してからの時間を計測するカウンタと、
前記カウンタが計測する時間が所定時間となった時に前記受信再生クロックの前記エッジを生成するデコード手段と、
を備えることを特徴とする復調回路。

【0100】

（付記４） 付記１乃至３の何れか１に記載の復調回路であって、
前記Ｎの値は、前記キャリアの半周期と比較して、Ｎビットシフト前のデータとＮビットシフト後のデータとの時間差が大きくなるように定められることを特徴とする復調回路。

【0101】

（付記５） 付記１乃至４の何れか１に記載の復調回路であって、
前記Ｎ入力論理和手段は、前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データそれぞれを論理反転したデータの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号として得ると共に、
前記Ｄタイプフリップリタイミング手段は、前記キャリアを除去した受信信号を論理反転した信号を前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行う、
ことを特徴とする復調回路。

【0102】

（付記６） パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路が行う復調方法であって、
前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトしてＮビットシフトレジスト手段に格納するステップと、
前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るステップと、
を有することを特徴とする復調方法。

【0103】

（付記７） 付記６に記載の復調方法であって、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジから所定時間経過後にエッジを持つ受信再生クロックを生成する受信再生クロック生成ステップと、
前記キャリアを除去した受信信号を、前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行うＤタイプフリップリタイミングステップと、
を更に備えることを特徴とする復調方法。

【0104】

（付記８） 付記７に記載の復調方法であって、
前記受信再生クロック生成ステップは、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジを検出するエッジ検出ステップと、
前記エッジ検出手段が前記エッジを検出してからの時間を計測するカウンタと、
前記カウンタが計測する時間が所定時間となった時に前記受信再生クロックの前記エッジを生成するデコードステップと、
を有することを特徴とする復調方法。

【0105】

（付記９） 付記６乃至８の何れか１に記載の復調方法であって、
前記Ｎの値は、前記キャリアの半周期と比較して、Ｎビットシフト前のデータとＮビットシフト後のデータとの時間差が大きくなるように定められることを特徴とする復調方法。

【0106】

（付記１０） 付記６乃至９の何れか１に記載の復調方法であって、
前記Ｎ入力論理和ステップでは、前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データそれぞれを論理反転したデータの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号として得ると共に、
前記Ｄタイプフリップリタイミングステップでは、前記キャリアを除去した受信信号を論理反転した信号を前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行う、
ことを特徴とする復調方法。

【0107】

（付記１１） パルス幅変調され、更に、キャリアが重畳されている受信信号を復調する復調回路としてコンピュータを機能させる為の復調プログラムであって、前記コンピュータを、
前記受信信号を入力データとし、前記キャリアよりも周波数が高いクロックに同期してＮビット分の前記入力データをシフトして格納するＮビットシフトレジスト手段と、
前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号を得るＮ入力論理和手段と、
を備える復調回路として機能させることを特徴とする復調プログラム。

【0108】

（付記１２） 付記１１に記載の復調プログラムであって、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジから所定時間経過後にエッジを持つ受信再生クロックを生成する受信再生クロック生成手段と、
前記キャリアを除去した受信信号を、前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行うＤタイプフリップリタイミング手段と、
を更に備えることを特徴とする復調プログラム。

【0109】

（付記１３） 付記１２に記載の復調プログラムであって、
前記受信再生クロック生成手段は、
前記キャリアを除去した受信信号の前記パルス幅変調によるジッタを持たない側のエッジを検出するエッジ検出手段と、
前記エッジ検出手段が前記エッジを検出してからの時間を計測するカウンタと、
前記カウンタが計測する時間が所定時間となった時に前記受信再生クロックの前記エッジを生成するデコード手段と、
を備えることを特徴とする復調プログラム。

【0110】

（付記１４） 付記１１乃至１３の何れか１に記載の復調プログラムであって、
前記Ｎの値は、前記キャリアの半周期と比較して、Ｎビットシフト前のデータとＮビットシフト後のデータとの時間差が大きくなるように定められることを特徴とする復調プログラム。

【0111】

（付記１５） 付記１１乃至１４の何れか１に記載の復調プログラムであって、
前記Ｎ入力論理和手段は、前記Ｎビットシフトレジスト手段に格納されている前記Ｎビット分の前記入力データそれぞれを論理反転したデータの論理和をビット間で取ることにより前記受信信号に重畳されているキャリアを除去した受信信号として得ると共に、
前記Ｄタイプフリップリタイミング手段は、前記キャリアを除去した受信信号を論理反転した信号を前記受信再生クロックの前記エッジでリタイミングすることにより、前記パルス幅変調に対応する復調を行う、
ことを特徴とする復調プログラム。

【産業上の利用可能性】

【0112】

本発明は、パルス幅変調された上に、キャリアにより変調された信号またはそれに近似する信号を復調するために利用することができる。

【符号の説明】

【0113】

１ 受信信号入力端子
２ Ｎビットシフトレジスタ
２−１〜２−Ｎ Ｄタイプフリップフロップ
２−１０ Ｄ入力端子
２−２０ クロック入力端子
２−３０−１〜２−３０−Ｎ 出力端子
３ クロック入力端子
４ Ｎ入力ＯＲ回路
５ 立ち上がり検出回路
６ クロック生成カウンタ
７ デコーダ
８ 第１のＤタイプフリップフロップ
９ 第２のＤタイプフリップフロップ
１１ 受信再生データ出力端子
５１ 受信信号入力端子
５２ 受信キャリア検出フラグ生成部
５３ 受信キャリアカウンタ
５４ 第１のタイマ
５５ クロック入力端子
５６ ＡＮＤ回路
５７ 第２のタイマ
５８ 第１の立ち上がり検出回路
５９ 第２の立ち上がり検出回路
６０ ＲＳタイプフリップフロップ
６１ 第３の立ち上がり検出回路
６２ クロック生成カウンタ
６３ Ｄタイプフリップフロップ
６５ 受信再生データ出力端子

【図1】

【図2】

【図3】

【図4】

【図5】