特許 6012491 不揮発性半導体記憶装置及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6012491

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月25日

(54)【発明の名称】不揮発性半導体記憶装置及び半導体装置

(51)【国際特許分類】

   G11C 29/14 20060101AFI20161011BHJP

   G11C 17/14 20060101ALI20161011BHJP

【ＦＩ】

   G11C29/00 673T

   G11C17/06 B

【請求項の数】3

【全頁数】11

(21)【出願番号】特願2013-18757(P2013-18757)

(22)【出願日】2013年2月1日

(65)【公開番号】特開2014-149896(P2014-149896A)

(43)【公開日】2014年8月21日

【審査請求日】2015年12月4日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エスアイアイ・セミコンダクタ株式会社

(72)【発明者】

【氏名】見谷 真

(72)【発明者】

【氏名】渡邊 考太郎

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２０１０−１９２０３９（ＪＰ，Ａ）

【文献】 特開２００３−１１００２９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／１４

Ｇ１１Ｃ １７／１４

(57)【特許請求の範囲】

【請求項1】

不揮発性記憶素子と、
前記不揮発性記憶素子のデータを出力するデータ出力端子と、
前記データ出力端子に接続された前記データを保持するラッチ回路と、
前記不揮発性記憶素子へ書込みデータを出力する書込みデータ送信回路と、
前記不揮発性記憶素子と前記データ出力端子の間に接続された第一スイッチと、
前記データ出力端子と低電圧側電源供給端子の間に接続された第二スイッチと、
前記書込みデータ送信回路の出力端子に接続された第三スイッチと、
前記不揮発性記憶素子と高電圧側電源供給端子の間に接続された第四スイッチと、
前記各スイッチを制御する制御回路と、
を備える不揮発性半導体記憶装置であって、
前記制御回路はテスト端子を備え、
前記制御回路は、前記テスト端子にテストモード信号が入力された時に、第一制御信号で前記第一スイッチをオンして、第二制御信号で前記第二スイッチをオフして、第三制御信号で前記第三スイッチをオンして、第四制御信号で前記第四スイッチをオフして、前記書込みデータ送信回路の書込みデータを前記データ出力端子に出力するように制御する、
ことを特徴とする不揮発性半導体記憶装置。

【請求項2】

前記第一スイッチは、前記第一制御信号と前記書込みデータに基づく信号で制御され、
前記第二スイッチは、前記第二制御信号と前記書込みデータに基づく信号で制御され、
前記第三スイッチは、前記第三制御信号と前記書込みデータに基づく信号で制御される、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。

【請求項3】

トリミングデータ記憶回路を備え、
前記トリミングデータ記憶回路を請求項１また２に記載の不揮発性半導体記憶装置で構成した
ことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性半導体記憶装置に関し、より詳しくは不揮発性半導体記憶素子のデータを読出すテスト回路に関する。

【背景技術】

【0002】

図５に従来の不揮発性記憶素子書込及び読出回路を示す。従来の不揮発性記憶素子書込及び読出回路は、不揮発性記憶素子の一例としてＰＭＯＳ型ＯＴＰ素子５００を備え、ソース端子はＰＭＯＳトランジスタ５３０のドレイン端子に接続される。ＰＭＯＳスイッチ５３０のソース端子は高電圧側電源供給端子ＶＤＤに接続される。読出し回路５１０はＰＭＯＳトランジスタ５１１、ＮＭＯＳトランジスタ５１２、ラッチ５１３で構成される。データ出力端子ＤＯＵＴにはラッチ５１３の入出力端子、ＰＭＯＳトランジスタ５１１のドレイン端子、ＮＭＯＳトランジスタ５１２のドレイン端子が接続される。ＮＭＯＳトランジスタ５１２のソース端子は低電圧側電源供給端子ＶＳＳに接続される。ＰＭＯＳトランジスタ５１１のソース端子はＰＭＯＳ型ＯＴＰ素子５００のドレイン端子に接続される。書込み回路５２０はＰＭＯＳトランジスタ５２１、書込みデータ送信回路５２２で構成される。

【0003】

書込みデータ送信回路５２２の出力端子ＷＤＡＴＡＸはＰＭＯＳトランジスタ５２１のドレイン端子に接続され、ＰＭＯＳトランジスタ５２１のソース端子はＰＭＯＳ型ＯＴＰ素子５００のドレイン端子に接続される。制御回路５４０は設定される読出モード信号φ１、書込モード信号φ２に応じて、ＰＭＯＳトランジスタ５１１のゲート端子へ信号ＲＥＮＸを、ＰＭＯＳトランジスタ５２１のゲート端子へ信号ＷＥＮＸを、ＰＭＯＳトランジスタ５３０のゲート端子へ信号ＭＥＭＸを、ＮＭＯＳトランジスタ５１２のゲート端子へ信号ＣＬＲをそれぞれ出力する。

【0004】

次に回路動作について説明をする。
〔ＯＴＰ素子へのデータ１書込み〕
図６（ａ）にＰＭＯＳ型ＯＴＰ素子５００にデータ１を書く場合の各信号のタイミングチャートを示す。書込モードが設定されると書込モード信号φ２がＨｉｇｈになる。ｔ＜ｔ１の期間はＰＭＯＳトランジスタ５１１のゲート端子ＲＥＮＸはＨｉｇｈレベルでＯＦＦ状態、ＮＭＯＳトランジスタ５１２のゲート端子ＣＬＲはＬｏｗレベルでＯＦＦ状態、ＰＭＯＳトランジスタ５２１のゲート端子ＷＥＮＸはＨｉｇｈレベルでＯＦＦ状態、ＰＭＯＳトランジスタ５３０のゲート端子ＭＥＭＸはＬｏｗレベルでＯＮ状態である。書込みデータ送信回路５２２の出力は不定である。ｔ１＜ｔ＜ｔ２の期間で、書込みデータ送信回路５２２からＬｏｗレベルを出力し、ＷＤＡＴＡＸはＬｏｗレベルになる。ｔ２＜ｔ＜ｔ３の期間で、ＷＥＮＸをＬｏｗレベルにすることでＰＭＯＳトランジスタ５２１をＯＮさせる。これにより、ＰＭＯＳ型ＯＴＰ素子５００のドレイン端子にＬｏｗレベルが伝達される。ｔ３＜ｔ＜ｔ４の期間で、ＶＤＤ端子に書込み電圧ＶＰＰレベルを印加することで、ＰＭＯＳ型ＯＴＰ素子５００のドレイン、ソース間にＶＰＰが印加され、データ１の書込みが行なわれる。データ１の書込みが行なわれると、ＰＭＯＳ型ＯＴＰ素子５００は導通状態となる。

【0005】

〔ＯＴＰ素子へのデータ０書込み〕
図６（ｂ）にＰＭＯＳ型ＯＴＰ素子５００にデータ０を書く場合の各信号のタイミングチャートを示す。書込モードが設定されると書込モード信号φ２がＨｉｇｈになる。ｔ＜ｔ１の期間はデータ１書きの場合と同じである。ｔ１＜ｔ＜ｔ２の期間で、書込みデータ送信回路５２２からＨｉｇｈレベルを出力し、ＷＤＡＴＡＸはＨｉｇｈレベルになる。ｔ２＜ｔ＜ｔ３の期間で、ＷＥＮＸをＬｏｗレベルにすることでＰＭＯＳトランジスタ５２１をＯＮさせる。これにより、ＰＭＯＳ型ＯＴＰ素子５００のドレイン端子にＨｉｇｈレベルが伝達される。ｔ３＜ｔ＜ｔ４の期間で、ＶＤＤ端子に書込み電圧ＶＰＰレベルを印加するが、ＰＭＯＳ型ＯＴＰ素子５００のドレイン、ソース間の電位差は０Ｖであるため、データ１の書込みは行なわれない。すなわち、ＰＭＯＳ型ＯＴＰ素子５００の状態は非導通状態のままでありデータ０のままである。

【0006】

〔ＯＴＰ素子からのデータ１読出し〕
図７（ａ）にＰＭＯＳ型ＯＴＰ素子５００からデータ１を読み出す場合の各信号のタイミングチャートを示す。読出モードが設定されると読出モード信号φ１がＨｉｇｈになる。ｔ＜ｔ１の期間はＰＭＯＳトランジスタ５１１のゲート端子ＲＥＮＸはＨｉｇｈレベル、ＮＭＯＳトランジスタ５１２のゲート端子ＣＬＲはＬｏｗレベル、ＰＭＯＳトランジスタ５２１のゲート端子ＷＥＮＸはＨｉｇｈレベル、ＰＭＯＳトランジスタ５３０のゲート端子ＭＥＭＸはＨｉｇｈレベルであり、各スイッチは全てＯＦＦしている。データ出力端子ＤＯＵＴの電位はラッチ５１３が保持している前の読出しデータのレベルである。ｔ１＜ｔ＜ｔ２の期間で、ＣＬＲをＨｉｇｈレベルにすることでＮＭＯＳトランジスタ５１２をＯＮさせ、データ出力端子ＤＯＵＴをＬｏｗレベルにする。ｔ２＜ｔ＜ｔ３の期間で、ＣＬＲをＬｏｗレベルにすることでＮＭＯＳトランジスタ５１２をＯＦＦさせるが、ラッチ５１３の動作によりデータ出力端子ＤＯＵＴはＬｏｗレベルを維持したままである。ｔ３＜ｔ＜ｔ４の期間で、ＲＥＮＸをＬｏｗレベル、ＭＥＭＸをＬｏｗレベルにすることでＰＭＯＳトランジスタ５１１とＰＭＯＳトランジスタ５３０をＯＮさせる。ここで、ＰＭＯＳ型ＯＴＰ素子５００は導通状態（データ１を記憶）のため、データ出力端子ＤＯＵＴをＨｉｇｈレベルへ引き上げる。ｔ＞ｔ４の期間では、ＲＥＮＸをＨｉｇｈレベル、ＭＥＭＸをＨｉｇｈレベルにすることでＰＭＯＳトランジスタ５１１とＰＭＯＳトランジスタ５３０をＯＦＦさせるが、ラッチ５１３の動作によりデータ出力端子ＤＯＵＴはＨｉｇｈレベルを維持したままである。以上により、データ１が読み出される。

【0007】

〔ＯＴＰ素子からのデータ０読出し〕
図７（ｂ）にＰＭＯＳ型ＯＴＰ素子５００からデータ０を読み出す場合の各信号のタイミングチャートを示す。読出モードが設定されると読出モード信号φ１がＨｉｇｈになる。ｔ＜ｔ３の期間はデータ１読出しの場合と同じである。ｔ３＜ｔ＜ｔ４の期間で、ＲＥＮＸをＬｏｗレベル、ＭＥＭＸをＬｏｗレベルにすることでＰＭＯＳトランジスタ５１１とＰＭＯＳトランジスタ５３０をＯＮさせる。ここで、ＰＭＯＳ型ＯＴＰ素子５００は非導通状態（データ０を記憶）のため、データ出力端子ＤＯＵＴをＨｉｇｈレベルへ引き上げることができずＬｏｗレベルのままである。ｔ＞ｔ４の期間では、ＲＥＮＸをＨｉｇｈレベル、ＭＥＭＸをＨｉｇｈレベルにすることでＰＭＯＳトランジスタ５１１とＰＭＯＳトランジスタ５３０をＯＦＦさせるが、ラッチ５１３の動作によりデータ出力端子ＤＯＵＴはＬｏｗレベルを維持したままである。以上の動作により、データ０が読出される（例えば、特許文献１参照）。

【0008】

図５の回路の使用例として、図８に示すような定電圧回路の電圧値のトリミング用途がある。定電圧回路は、基準電圧回路８０１、アンプ８０２、出力トランジスタ８０３、トリミング回路を有した抵抗回路８０４、を備えている。複数の図５に示す不揮発性記憶素子データ書込及び読出回路のデータ出力端子ＤＯＵＴ１〜データ出力端子ＤＯＵＴｎが図８の抵抗回路８０４の入力端子に接続されている。トリミング前に初期測定を行ない、その結果に基づいてトリミング量を計算式により決定し、不揮発性記憶素子へデータを書き込む。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１０−１９２０３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら従来の不揮発性記憶素子書込及び読出回路では、不揮発性記憶素子のデータを用いて定電圧回路などのトリミングを行う場合、抵抗回路比のズレや周辺回路のバラつきにより、トリミングの精度が悪いという課題があった。

【0011】

本発明は、以上のような課題を解決するために考案されたものであり、必要最小限の素子追加にて、不揮発性記憶素子へデータ書込みを行なう前に、書込み後の状態を作り、トリミングの精度を向上できる不揮発性記憶素子データ書込及び読出回路を実現するものである。

【課題を解決するための手段】

【0012】

従来の課題を解決するために、本発明の不揮発性記憶素子書込及び読出回路は以下のような構成とした。

【0013】

データ出力端子に接続されたラッチ回路と、不揮発性記憶素子へ書込みデータを出力する書込みデータ送信回路と、不揮発性記憶素子とデータ出力端子の間に接続された第一スイッチと、データ出力端子と低電圧側電源供給端子の間に接続された第二スイッチと、書込みデータ送信回路の出力端子に接続された第三スイッチと、不揮発性記憶素子と高電圧側電源供給端子の間に接続された第四スイッチと、各スイッチを制御する制御回路を備え、制御回路はテスト端子にテストモード信号が入力された時に、第一スイッチと第三スイッチをオンして、第二スイッチと第四スイッチをオフして、書込みデータ送信回路の書込みデータをデータ出力端子に出力する。

【発明の効果】

【0014】

本発明では、必要最小限の素子追加にて、不揮発性記憶素子へ書込みを行なう前に、書込み後の状態を作り出すことができる。また、トリミング回路のトリミングデータ記憶回路に適用することによって、高精度なトリミングを実現することができる。

【図面の簡単な説明】

【0015】

【図1】第一の実施形態の不揮発性記憶素子データ書込及び読出回路を示す図である。

【図2】第一の実施形態のデータ伝達動作を示すタイミングチャートである。

【図3】第二の実施形態の不揮発性記憶素子データ書込及び読出回路を示す図である。

【図4】第二の実施形態のデータ伝達動作を示すタイミングチャートである。

【図5】従来の不揮発性記憶素子データ書込及び読出回路を示す図である。

【図6】従来の不揮発性記憶素子へのデータ書込みを示すタイミングチャートである。である。

【図7】従来の不揮発性記憶素子からのデータ読出しを示すタイミングチャートである。

【図8】トリミング回路を有する定電圧回路を示す回路図である。

【発明を実施するための形態】

【0016】

以下、本実施形態について図面を参照して説明する。

【実施例】

【0017】

＜第一の実施形態＞
図１に第一の実施形態の不揮発性記憶素子データ書込及び読出回路の回路図を示す。まず初めに回路の構成素子と接続について説明をする。不揮発性記憶素子の一例としてＰＭＯＳ型ＯＴＰ素子１００を備え、ソース端子はＰＭＯＳスイッチ１３０のドレイン端子に接続される。ＰＭＯＳスイッチ１３０のソース端子は高電圧側電源供給端子ＶＤＤに接続される。読出し回路１１０はＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１２、ラッチ１１３で構成される。データ出力端子ＤＯＵＴにはラッチ１１３の入出力端子、ＰＭＯＳトランジスタ１１１のドレイン端子、ＮＭＯＳトランジスタ１１２のドレイン端子が接続される。ＮＭＯＳトランジスタ１１２のソース端子は低電圧側電源供給端子ＶＳＳに接続される。ＰＭＯＳトランジスタ１１１のソース端子はＰＭＯＳ型ＯＴＰ素子１００のドレイン端子に接続される。書込み回路１２０はＰＭＯＳトランジスタ１２１、書込みデータ送信回路１２２で構成される。書込みデータ送信回路１２２の出力端子ＷＤＡＴＡＸはＰＭＯＳトランジスタ１２１のドレイン端子に接続され、ＰＭＯＳトランジスタ１２１のソース端子はＰＭＯＳ型ＯＴＰ素子１００のドレイン端子に接続される。制御回路１４０は設定される読出モード信号φ１、書込モード信号φ２、テストモード信号φ３に応じて、ＰＭＯＳトランジスタ１１１のゲート端子へ信号ＲＥＮＸを、ＰＭＯＳトランジスタ１２１のゲート端子へ信号ＷＥＮＸを、ＰＭＯＳトランジスタ１３０のゲート端子へ信号ＭＥＭＸを、ＮＭＯＳトランジスタ１１２のゲート端子へ信号ＣＬＲをそれぞれ出力する。

【0018】

次に、第１の実施の形態の不揮発性記憶素子データ書込及び読出回路の動作について説明をする。
〔データ出力端子へのデータ１伝達〕
図２（ａ）にデータ出力端子ＤＯＵＴへデータ１を伝達する動作のタイミングチャートを示す。テストモードが設定されるとテストモード信号φ３がＨｉｇｈになる。ｔ＜ｔ１の期間はＰＭＯＳトランジスタ１１１のゲート端子ＲＥＮＸはＨｉｇｈレベル、ＮＭＯＳトランジスタ１１２のゲート端子ＣＬＲはＬｏｗレベル、ＰＭＯＳトランジスタ１２１のゲート端子ＷＥＮＸはＨｉｇｈレベル、ＰＭＯＳトランジスタ１３０のゲート端子ＭＥＭＸはＨｉｇｈレベルであり、各スイッチは全てＯＦＦしている。書込みデータ送信回路１２２の出力は不定である。データ出力端子ＤＯＵＴは不定であるがラッチが保持しているＨｉｇｈ及びＬｏｗのどちらかのレベルに固定されている。

【0019】

ｔ１＜ｔ＜ｔ２の期間で、ＣＬＲをＨｉｇｈレベルにすることでＮＭＯＳトランジスタ１１２をＯＮさせ、データ出力端子ＤＯＵＴをＬｏｗレベルにする。ｔ２＜ｔ＜ｔ３の期間で、ＣＬＲをＬｏｗレベルにすることでＮＭＯＳトランジスタ１１２をＯＦＦさせるが、ラッチ１１３の動作によりデータ出力端子ＤＯＵＴはＬｏｗレベルを維持したままである。ｔ３＜ｔ＜ｔ４の期間で、書込みデータ送信回路１２２からＨｉｇｈレベルを出力し、ＷＤＡＴＡＸはＨｉｇｈレベルになる。

【0020】

ｔ４＜ｔ＜ｔ５の期間で、ＲＥＮＸとＷＥＮＸをＬｏｗレベルにすることでＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１２１をＯＮさせ、ＷＤＡＴＡＸのＨｉｇｈレベルがデータ出力端子ＤＯＵＴへ伝達される。ｔ＞ｔ５の期間では、ＲＥＮＸとＷＥＮＸをＨｉｇｈレベルにすることでＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１２１をＯＦＦさせるが、ラッチ１１３の動作によりデータ出力端子ＤＯＵＴはＨｉｇｈレベルを維持したままである。以上の動作により、不揮発性記憶素子へ書込みを行なわずにデータ出力端子ＤＯＵＴへデータ１を伝達することができる。

【0021】

〔データ出力端子へのデータ０伝達〕
図２（ｂ）にデータ出力端子ＤＯＵＴへデータ０を伝達する動作のタイミングチャートを示す。テストモードが設定されるとテストモード信号φ３がＨｉｇｈになる。ｔ＜ｔ３の期間はデータ１事前伝達の場合と同じである。ｔ３＜ｔ＜ｔ４の期間で、書込みデータ送信回路１２２からＬｏｗレベルを出力し、ＷＤＡＴＡＸはＬｏｗレベルになる。

【0022】

ｔ４＜ｔ＜ｔ５の期間で、ＲＥＮＸとＷＥＮＸをＬｏｗレベルにする。しかし、ＷＤＡＴＡＸがＬｏｗレベルであるため、ＰＭＯＳトランジスタ１１１と１２１はＯＮ状態にならない。よってデータ出力端子ＤＯＵＴはＬｏｗレベルのままである。ｔ＞ｔ５の期間では、ＲＥＮＸとＷＥＮＸをＨｉｇｈレベルにすることでＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１２１をＯＦＦさせるが、ラッチ１１３の動作によりデータ出力端子ＤＯＵＴはＬｏｗレベルを維持したままである。

【0023】

こうして、不揮発性記憶素子へ書込みを行なわずにデータ出力端子ＤＯＵＴへデータ０を伝達することができる。そして、このデータを用いてトリミング回路にて不揮発性記憶素子へ書込みを行なう前に書込み後の状態を作り出し、トリミング後の電気特性を測定してトリミング量が適切であるかを判断することができる。適切でない場合は補正を行なったデータを実際に書込むことで高精度なトリミングを実現することができる。

【0024】

本発明はこれらの実施の形態の例に限定されるものではなく、その要旨を逸脱しない範囲内において種々の態様での実施が可能である。

【0025】

以上により、第一の実施形態の不揮発性記憶素子データ書込及び読出回路は、不揮発性記憶素子へ書込みを行なわずにデータ出力端子ＤＯＵＴへデータ０を伝達することができる。そして、トリミング回路にて不揮発性記憶素子へ書込み後の状態を作り出し、電気特性を測定してトリミング量が適切であるかを判断し、適切でない場合は補正を行なったデータを実際に書込むことで高精度なトリミングを実現することができる。

【0026】

＜第二の実施形態＞
図３に第二の実施形態の不揮発性記憶素子データ書込及び読出回路の回路図を示す。まず初めに回路の構成素子と接続を図１からの変更点について説明をする。書込み回路３２０は、書込みデータ送信回路１２２の出力信号ＷＤＡＴＡＸをインバータ３４１に入力し、ＷＤＡＴＡとして出力する。ＰＭＯＳトランジスタ３１１のゲート端子はＲＥＮＸとＷＤＡＴＡを入力とするＯＲゲート３４３の出力信号ＲＥＮＸ２に接続する。ＰＭＯＳトランジスタ３２１のゲート端子はＷＥＮＸとＷＤＡＴＡを入力とするＯＲゲート３４２の出力信号ＷＥＮＸ２に接続する。ＮＭＯＳトランジスタ３１２のゲート端子はＣＬＲとＷＤＡＴＡを入力とするＡＮＤゲート３４４の出力信号ＣＬＲ２に接続する。

【0027】

次に、第２の実施の形態の不揮発性記憶素子データ書込及び読出回路の動作について説明をする。
〔データ出力端子へのデータ１伝達〕
図４（ａ）にデータ出力端子ＤＯＵＴへデータ１を伝達する動作のタイミングチャートを示す。テストモードが設定されるとテストモード信号φ３がＨｉｇｈになる。ｔ＜ｔ１の期間はＰＭＯＳトランジスタ３１１のゲート端子ＲＥＮＸ２はＨｉｇｈレベル、ＮＭＯＳトランジスタ３１２のゲート端子ＣＬＲ２はＬｏｗレベル、ＰＭＯＳトランジスタ３２１のゲート端子ＷＥＮＸ２はＨｉｇｈレベル、ＰＭＯＳトランジスタ３３０のゲート端子ＭＥＭＸはＨｉｇｈレベルであり、各スイッチは全てＯＦＦしている。書込みデータ送信回路１２２の出力は不定である。データ出力端子ＤＯＵＴは不定であるがラッチが保持しているＨｉｇｈ及びＬｏｗのどちらかのレベルに固定されている。

【0028】

ｔ１＜ｔ＜ｔ２の期間で、ＷＤＡＴＡＸをＨｉｇｈレベルに設定する。インバータ３４１の動作により、ＷＤＡＴＡはＬｏｗレベルに設定される。ｔ２＜ｔ＜ｔ３の期間で、ＣＬＲをＨｉｇｈレベル、ＲＥＮＸとＷＥＮＸをＬｏｗに設定する。ここで、ＯＲゲート３４２、３４３の動作によりＲＥＮＸとＷＥＮＸは同じ論理の信号をＲＥＮＸ２、ＷＥＮＸ２にそれぞれ出力するが、ＡＮＤゲート３４４の動作によりＣＬＲ２はＬｏｗレベルのままである。

【0029】

このため、ＰＭＯＳトランジスタ３１１、３２１のみがそれぞれＯＮするため、ＷＤＡＴＡＸのＨｉｇｈレベルがデータ出力端子ＤＯＵＴへ伝達される。ｔ＞ｔ３の期間で、ＣＬＲをＬｏｗレベル、ＲＥＮＸとＷＥＮＸをＨｉｇｈレベルに設定し、ＲＥＮＸ２とＷＥＮＸ２がＨｉｇｈレベルに設定されるが、データ出力端子ＤＯＵＴのＨｉｇｈレベルはラッチ１１３の動作により保持される。ＷＤＡＴＡＸのデータは不定にしても良い。以上の動作により、不揮発性記憶素子へ書込みを行なわずにデータ出力端子ＤＯＵＴへデータ１を伝達することができる。

【0030】

〔データ出力端子へのデータ０伝達〕
図４（ｂ）にデータ出力端子へデータ０を伝達する動作のタイミングチャートを示す。ｔ＜ｔ１の期間はデータ１伝達の場合と同じである。ｔ１＜ｔ＜ｔ２の期間で、ＷＤＡＴＡＸをＬｏｗレベルに設定する。インバータ３４１の動作により、ＷＤＡＴＡはＨｉｇｈレベルに設定される。

【0031】

ｔ２＜ｔ＜ｔ３の期間で、ＣＬＲをＨｉｇｈレベル、ＲＥＮＸとＷＥＮＸをＬｏｗに設定する。ここで、ＡＮＤゲート３４４の動作によりＣＬＲは同じ論理の信号をＣＬＲ２にそれぞれ出力するが、ＯＲゲート３４２、３４３の動作によりＲＥＮＸ２、ＷＥＮＸ２はＨｉｇｈレベルのままである。このため、ＮＭＯＳトランジスタ３１２のみがＯＮするため、ＷＤＡＴＡＸのＬｏｗレベルがＮＭＯＳトランジスタ３１２を介してデータ出力端子ＤＯＵＴへ伝達される。

【0032】

ｔ＞ｔ３の期間で、ＣＬＲをＬｏｗレベル、ＲＥＮＸとＷＥＮＸをＨｉｇｈレベルに設定し、ＣＬＲ２がＬｏｗレベルに設定されるが、データ出力端子ＤＯＵＴのＬｏｗレベルはラッチ１１３の動作により保持される。ＷＤＡＴＡＸのデータは不定にしても良い。以上の動作により、不揮発性記憶素子へ書込みを行なわずにデータ出力端子ＤＯＵＴへデータ０を伝達することができる。

【0033】

こうして、不揮発性記憶素子へ書込みを行なわずにデータ出力端子ＤＯＵＴへデータ０を伝達することができる。そして、このデータを用いてトリミング回路にて不揮発性記憶素子へ書込みを行なう前に書込み後の状態を作り出し、トリミング後の電気特性を測定してトリミング量が適切であるかを判断することができる。適切でない場合は補正を行なったデータを実際に書込むことで高精度なトリミングを実現することができる。また、ラッチ１１３をクリアする必要がないためデータの伝達時間を短縮することができる。

【0034】

本発明はこれらの実施の形態の例に限定されるものではなく、その要旨を逸脱しない範囲内において種々の態様での実施が可能である。

【0035】

以上により、第二の実施形態の不揮発性記憶素子データ書込及び読出回路は、不揮発性記憶素子へ書込みを行なわずにデータ出力端子ＤＯＵＴへデータ０を伝達することができる。そして、トリミング回路にて不揮発性記憶素子へ書込み後の状態を作り出し、電気特性を測定してトリミング量が適切であるかを判断し、適切でない場合は補正を行なったデータを実際に書込むことで高精度なトリミングを実現することができる。また、データの伝達時間を短縮することもできる。

【0036】

なお、本発明の半導体不揮発性記憶装置を、図８のトリミング回路のトリミングデータ記憶回路に適用すると、不揮発性記憶素子へ書込みを行なう前にトリミング後の状態を作り出すことが出来る。従って、トリミングする前に、トリミング後の電気特性を測定してトリミング量が適切であるかを判断することが出来るので、高精度なトリミングを実現することができる。

【符号の説明】

【0037】

１００、５００ ＰＭＯＳ型ＯＴＰ素子
１１０、５１０ 読出し回路
１２０、３２０、５２０ 書込み回路
１４０、５４０ 制御回路
１１３、５１３ ラッチ
１２２、５２２ 書込みデータ送信回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】