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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6013023
(24)【登録日】2016年9月30日
(45)【発行日】2016年10月25日
(54)【発明の名称】電源回路及びマトリクスコンバータ
(51)【国際特許分類】
H02M 1/08 20060101AFI20161011BHJP
H02M 5/27 20060101ALI20161011BHJP
【ＦＩ】
H02M1/08 A
H02M5/27
【請求項の数】14
【全頁数】24
(21)【出願番号】特願2012-112709(P2012-112709)
(22)【出願日】2012年5月16日
(65)【公開番号】特開2013-240227(P2013-240227A)
(43)【公開日】2013年11月28日
【審査請求日】2015年2月4日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100102864
【弁理士】
【氏名又は名称】工藤 実
(72)【発明者】
【氏名】帰山 隼一
【審査官】
▲桑▼原 恭雄
(56)【参考文献】
【文献】
米国特許第０５８９２６７７（ＵＳ，Ａ）
【文献】
特開２０１０−２６３６７１（ＪＰ，Ａ）
【文献】
特開２０１２−０８０１５６（ＪＰ，Ａ）
【文献】
特開２００７−１８５０２４（ＪＰ，Ａ）
【文献】
特開２０１１−１０１４６６（ＪＰ，Ａ）
【文献】
特開２００４−２８２９４０（ＪＰ，Ａ）
【文献】
特開平０７−２１３０５７（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０２Ｍ １／０８
Ｈ０２Ｍ ５／２７
(57)【特許請求の範囲】
【請求項1】
共通ラインに接続されたエミッタ端子又はソース端子を有するｎ個のパワートランジスタと、
ドライバ
とを備え、
前記ドライバは、
前記ｎ個のパワートランジスタのゲート端子をそれぞれに駆動するｎ個のプリドライバと、
受信部
とを含み、
前記受信部は、送信部と交流結合によって結合され、前記送信部から受け取った信号に応答して、前記ｎ個のプリドライバを制御する制御信号を出力し、
前記ｎ個のプリドライバと前記受信部とが第１半導体基板に集積化された
電源回路。
ドライバ
とを備え、
前記ドライバは、
前記ｎ個のパワートランジスタのゲート端子をそれぞれに駆動するｎ個のプリドライバと、
受信部
とを含み、
前記受信部は、送信部と交流結合によって結合され、前記送信部から受け取った信号に応答して、前記ｎ個のプリドライバを制御する制御信号を出力し、
前記ｎ個のプリドライバと前記受信部とが第１半導体基板に集積化された
電源回路。
【請求項2】
請求項１に記載の電源回路であって、
前記ｎ個のプリドライバと前記受信部の回路接地が、前記共通ラインに接続された
電源回路。
前記ｎ個のプリドライバと前記受信部の回路接地が、前記共通ラインに接続された
電源回路。
【請求項3】
請求項２に記載の電源回路であって、
前記送信部の回路接地が、前記第１半導体基板の回路接地から絶縁されている
電源回路。
前記送信部の回路接地が、前記第１半導体基板の回路接地から絶縁されている
電源回路。
【請求項4】
請求項１乃至３のいずれかに記載の電源回路であって、
前記送信部は、パラレルに入力されるパラレル制御信号に対してパラレル−シリアル変換を行ってシリアル制御信号を生成し、
前記受信部は、前記交流結合を介して前記シリアル制御信号を受け取り、前記シリアル制御信号に対してシリアル−パラレル変換を行って前記ｎ個のプリドライバを制御する前記制御信号を生成する
電源回路。
前記送信部は、パラレルに入力されるパラレル制御信号に対してパラレル−シリアル変換を行ってシリアル制御信号を生成し、
前記受信部は、前記交流結合を介して前記シリアル制御信号を受け取り、前記シリアル制御信号に対してシリアル−パラレル変換を行って前記ｎ個のプリドライバを制御する前記制御信号を生成する
電源回路。
【請求項5】
請求項１乃至３のいずれかに記載の電源回路であって、
前記受信部は、前記ｎ個のパワートランジスタの複数が同時にオンにならないように前記ｎ個のプリドライバを制御する前記制御信号を生成する保護回路を含む
電源回路。
前記受信部は、前記ｎ個のパワートランジスタの複数が同時にオンにならないように前記ｎ個のプリドライバを制御する前記制御信号を生成する保護回路を含む
電源回路。
【請求項6】
請求項１乃至３のいずれかに記載の電源回路であって、
前記ドライバは、更に、当該電源回路の異常を検出してアラーム信号を生成するアラーム回路を具備し、
前記受信部は、前記アラーム信号に応答して前記ｎ個のプリドライバの出力を非活性化する保護回路を含む
電源回路。
前記ドライバは、更に、当該電源回路の異常を検出してアラーム信号を生成するアラーム回路を具備し、
前記受信部は、前記アラーム信号に応答して前記ｎ個のプリドライバの出力を非活性化する保護回路を含む
電源回路。
【請求項7】
請求項６に記載の電源回路であって、
前記ドライバは、更に、
前記ｎ個のプリドライバと前記受信部とが集積化された前記第１半導体基板に集積化された第２送信部と、
前記第２送信部と交流結合によって結合され、前記送信部が集積化された第２半導体基板に集積化された第２受信部
とを含み、
前記第２送信部は、前記アラーム信号を、交流結合を介して前記第２受信部に送信し、
前記第２受信部は、前記アラーム信号を外部に出力する
電源回路。
前記ドライバは、更に、
前記ｎ個のプリドライバと前記受信部とが集積化された前記第１半導体基板に集積化された第２送信部と、
前記第２送信部と交流結合によって結合され、前記送信部が集積化された第２半導体基板に集積化された第２受信部
とを含み、
前記第２送信部は、前記アラーム信号を、交流結合を介して前記第２受信部に送信し、
前記第２受信部は、前記アラーム信号を外部に出力する
電源回路。
【請求項8】
請求項１乃至３のいずれかに記載の電源回路であって、
前記送信部が、前記第１半導体基板とは別の第２半導体基板に集積化され、
前記第１半導体基板と前記第２半導体基板とが同一のパッケージに集積化されている
電源回路。
前記送信部が、前記第１半導体基板とは別の第２半導体基板に集積化され、
前記第１半導体基板と前記第２半導体基板とが同一のパッケージに集積化されている
電源回路。
【請求項9】
請求項１乃至３のいずれかに記載の電源回路であって、
前記ｎ個のプリドライバと、前記受信部と、前記送信部とが、前記第１半導体基板に集積化され、
前記送信部は、前記第１半導体基板の第１半導体領域に集積化され、
前記ｎ個のプリドライバと前記受信部とが前記第１半導体基板の第２半導体領域に集積化され、
前記第１半導体領域と前記第２半導体領域とが絶縁体によって絶縁されている
電源回路。
前記ｎ個のプリドライバと、前記受信部と、前記送信部とが、前記第１半導体基板に集積化され、
前記送信部は、前記第１半導体基板の第１半導体領域に集積化され、
前記ｎ個のプリドライバと前記受信部とが前記第１半導体基板の第２半導体領域に集積化され、
前記第１半導体領域と前記第２半導体領域とが絶縁体によって絶縁されている
電源回路。
【請求項10】
請求項９に記載の電源回路であって、
更に、
ｍ個の第２パワートランジスタのゲート端子をそれぞれに駆動するｍ個の第２プリドライバと、
第２送信部と、
前記第２送信部から受け取った信号に応答して、前記ｍ個の第２プリドライバを制御する第２制御信号を出力する第２受信部とを具備し、
前記第２送信部が、前記半導体基板の前記第１半導体領域に集積化され、
前記ｍ個の第２プリドライバと前記第２受信部とが、前記半導体基板の第３半導体領域に集積化され、
前記第３半導体領域が前記第１半導体領域と前記第２半導体領域とから絶縁体によって絶縁されている
電源回路。
更に、
ｍ個の第２パワートランジスタのゲート端子をそれぞれに駆動するｍ個の第２プリドライバと、
第２送信部と、
前記第２送信部から受け取った信号に応答して、前記ｍ個の第２プリドライバを制御する第２制御信号を出力する第２受信部とを具備し、
前記第２送信部が、前記半導体基板の前記第１半導体領域に集積化され、
前記ｍ個の第２プリドライバと前記第２受信部とが、前記半導体基板の第３半導体領域に集積化され、
前記第３半導体領域が前記第１半導体領域と前記第２半導体領域とから絶縁体によって絶縁されている
電源回路。
【請求項11】
交流入力に接続された第１〜第Ｎ入力ラインと、
交流出力に接続された第１〜第Ｍ出力ラインと、
Ｎ×Ｍ個の第１パワートランジスタと、
Ｎ×Ｍ個の第２パワートランジスタと、
Ｍ個の第１ドライバＩＣと、
Ｎ個の第２ドライバＩＣ
とを備え、
前記第１〜第Ｍ出力ラインのそれぞれには、前記第１〜前記第Ｎ入力ラインからの転流を行うＮ個の第１パワートランジスタのエミッタ端子又はソース端子が共通に接続され、
前記第１〜第Ｎ入力ラインのそれぞれには、前記第１〜前記第Ｍ出力ラインからの転流を行うＭ個の第２パワートランジスタのエミッタ端子又はソース端子が共通に接続され、
前記Ｍ個の第１ドライバＩＣは、それぞれ、
前記第１〜第Ｍ出力ラインのうちの対応するラインにエミッタ端子又はソース端子が共通に接続された前記Ｎ個の第１パワートランジスタのゲート端子をそれぞれに駆動するＮ個の第１プリドライバと、
前記Ｎ個のプリドライバと同一の半導体基板に集積化された第１受信部
とを含み、
前記Ｎ個の第２ドライバＩＣは、それぞれ、
前記第１〜第Ｎ入力ラインのうちの対応するラインにエミッタ端子又はソース端子が共通に接続された前記Ｍ個の第２パワートランジスタのゲート端子をそれぞれに駆動するＭ個の第２プリドライバと、
前記Ｍ個のプリドライバと同一の半導体基板に集積化された第２受信部
とを含み、
前記第１受信部は、第１送信部と交流結合によって結合され、前記第１送信部から受け取った信号に応答して、前記Ｎ個の第１プリドライバを制御する第１制御信号を出力し、
前記第２受信部は、第２送信部と交流結合によって結合され、前記第２送信部から受け取った信号に応答して、前記Ｍ個の第２プリドライバを制御する第２制御信号を出力する
マトリクスコンバータ。
交流出力に接続された第１〜第Ｍ出力ラインと、
Ｎ×Ｍ個の第１パワートランジスタと、
Ｎ×Ｍ個の第２パワートランジスタと、
Ｍ個の第１ドライバＩＣと、
Ｎ個の第２ドライバＩＣ
とを備え、
前記第１〜第Ｍ出力ラインのそれぞれには、前記第１〜前記第Ｎ入力ラインからの転流を行うＮ個の第１パワートランジスタのエミッタ端子又はソース端子が共通に接続され、
前記第１〜第Ｎ入力ラインのそれぞれには、前記第１〜前記第Ｍ出力ラインからの転流を行うＭ個の第２パワートランジスタのエミッタ端子又はソース端子が共通に接続され、
前記Ｍ個の第１ドライバＩＣは、それぞれ、
前記第１〜第Ｍ出力ラインのうちの対応するラインにエミッタ端子又はソース端子が共通に接続された前記Ｎ個の第１パワートランジスタのゲート端子をそれぞれに駆動するＮ個の第１プリドライバと、
前記Ｎ個のプリドライバと同一の半導体基板に集積化された第１受信部
とを含み、
前記Ｎ個の第２ドライバＩＣは、それぞれ、
前記第１〜第Ｎ入力ラインのうちの対応するラインにエミッタ端子又はソース端子が共通に接続された前記Ｍ個の第２パワートランジスタのゲート端子をそれぞれに駆動するＭ個の第２プリドライバと、
前記Ｍ個のプリドライバと同一の半導体基板に集積化された第２受信部
とを含み、
前記第１受信部は、第１送信部と交流結合によって結合され、前記第１送信部から受け取った信号に応答して、前記Ｎ個の第１プリドライバを制御する第１制御信号を出力し、
前記第２受信部は、第２送信部と交流結合によって結合され、前記第２送信部から受け取った信号に応答して、前記Ｍ個の第２プリドライバを制御する第２制御信号を出力する
マトリクスコンバータ。
【請求項12】
請求項１１に記載のマトリクスコンバータであって、
前記Ｍ個の第１ドライバＩＣの前記Ｎ個の第１プリドライバと前記第１受信部の回路接地は、前記第１〜第Ｍ出力ラインのうちの前記対応するラインに接続され、
前記Ｎ個の第２ドライバＩＣの前記Ｍ個の前記第２プリドライバと前記第２受信部の回路接地は、それぞれ、前記第１〜第Ｎ入力ラインのうちの前記対応するラインに接続された
マトリクスコンバータ。
前記Ｍ個の第１ドライバＩＣの前記Ｎ個の第１プリドライバと前記第１受信部の回路接地は、前記第１〜第Ｍ出力ラインのうちの前記対応するラインに接続され、
前記Ｎ個の第２ドライバＩＣの前記Ｍ個の前記第２プリドライバと前記第２受信部の回路接地は、それぞれ、前記第１〜第Ｎ入力ラインのうちの前記対応するラインに接続された
マトリクスコンバータ。
【請求項13】
共通ラインに接続されたエミッタ端子又はソース端子を有するｎ個のパワートランジスタのゲート端子をそれぞれに駆動するｎ個のプリドライバと、
受信部
とを備え、
前記受信部は、送信部と交流結合によって結合され、前記送信部から受け取った送信信号に応答して、前記ｎ個のプリドライバを制御する制御信号を生成し、
前記ｎ個のプリドライバと前記受信部とが同一の半導体基板に集積化されている
ドライバＩＣ。
受信部
とを備え、
前記受信部は、送信部と交流結合によって結合され、前記送信部から受け取った送信信号に応答して、前記ｎ個のプリドライバを制御する制御信号を生成し、
前記ｎ個のプリドライバと前記受信部とが同一の半導体基板に集積化されている
ドライバＩＣ。
【請求項14】
請求項１３に記載のドライバＩＣであって、
前記ｎ個のプリドライバと前記受信部の回路接地が前記共通ラインに接続される
ドライバＩＣ。
前記ｎ個のプリドライバと前記受信部の回路接地が前記共通ラインに接続される
ドライバＩＣ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源回路に関し、特に、電源回路のパワートランジスタを駆動するための駆動回路群の構成に関する。
【背景技術】
【0002】
マトリクスコンバータ、インバータ及びその他の電源回路には、大電流・高電圧に耐えられるパワートランジスタ（例えば、ＩＧＢＴ（insulated gate bipolar transistor）やＭＯＳＦＥＴ(metaloxide semiconductor field effect transistor)等）が使用されることがある。このような電源回路では、一般に、パワートランジスタのゲート端子を駆動するためにプリドライバが使用される。制御回路からパワートランジスタのオンオフを制御する信号がプリドライバに供給され、プリドライバは、その制御信号に応答してパワートランジスタのゲート端子を駆動する。
【0003】
当業者には周知のように、パワートランジスタを駆動するプリドライバと制御回路の間は電気的に絶縁する、即ち、回路接地（circuit ground）を分離する必要がある。プリドライバと制御回路の間を絶縁するための最も典型的な手法は、フォトカプラを用いることである。フォトカプラは、（電気信号ではなく）光信号として信号を伝送するので、フォトカプラを使用することにより、プリドライバと制御回路とを電気的に絶縁することができる。
【0004】
しかしながら、フォトカプラは光学分離が必要であるためにＩＣ（集積回路）として集積することが困難であり、したがって、フォトカプラを用いると電源回路に用いられるＩＣの数が増大してしまう。例えば、双方向スイッチとして一対のパワートランジスタを用いる３相マトリクスコンバータにおいては、１８個のパワートランジスタが設けられる。このような３相マトリクスコンバータについては、１８個のフォトカプラと、１８個のプリドライバＩＣとが必要となる。電源回路に用いられるＩＣの数が増大すると、実装面積が大きくなり、コストも増大してしまう。
【0005】
プリドライバと制御回路の間を電気的に絶縁するために、フォトカプラの代わりにパルストランスを用いる技術も知られている（例えば、特開２００９−２１９２９４号公報）。また、特開２０１０−２６３６７１号公報は、パルストランスの代わりに、プリント基板に実装された１対のコイルを用いる技術を開示している。更に、特開平５−３４４７５１号公報は、電源の個数を低減するために、上アームのパワートランジスタにパルストランスを用いる一方で、下アームのパワートランジスタにパルストランスを用いる技術を開示している。
【0006】
しかしながら、これらの技術は、電源回路に用いられるＩＣの数が増大するという問題については不十分な対処を提供するものでしかない。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２００９−２１９２９４号公報
【特許文献2】特開２０１０−２６３６７１号公報
【特許文献3】特開平５−３４４７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
このように、従来技術には、電源回路に用いられるＩＣの数が増大するという問題がある。
【0009】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0010】
一実施形態では、電源回路が、共通ラインに接続されたエミッタ端子又はソース端子を有するｎ個のパワートランジスタと、ドライバとを備えている。ドライバは、ｎ個のパワートランジスタをそれぞれに駆動するｎ個のプリドライバと、ｎ個のプリドライバとモノリシックに集積化された受信部とを含む。受信部は、送信部と交流結合によって結合され、送信部から受け取った送信信号に応答して、ｎ個のプリドライバを制御する制御信号を出力する。
【0011】
他の実施形態では、ドライバが、共通ラインに接続されたエミッタ端子又はソース端子を有するｎ個のパワートランジスタをそれぞれに駆動するｎ個のプリドライバと、ｎ個のプリドライバとモノリシックに集積化された受信部とを備えている。受信部は、送信部と交流結合によって結合され、送信部から受け取った送信信号に応答して、ｎ個のプリドライバを制御する制御信号を生成する。
【発明の効果】
【0012】
上記実施形態では、電源回路に用いられるＩＣの数を低減させることができる。
【図面の簡単な説明】
【0013】
【図1】マトリクスコンバータとして構成された、第１の実施形態の電源回路の構成を示す回路図である。
【図4】第１の実施形態のマトリクスコンバータの他の構成を示す回路図である。
【図5】第２の実施形態の電源回路におけるドライバＩＣの構成を示すブロック図である。
【図6】第３の実施形態の電源回路におけるドライバＩＣの構成を概念的に示す斜視図である。
【図7A】第３の実施形態の電源回路におけるドライバＩＣの構成を示すブロック図である。
【図7B】第３の実施形態の電源回路におけるドライバＩＣの他の構成を示すブロック図である。
【図8】第３の実施形態の電源回路におけるドライバＩＣの他の構成を示すブロック図である。
【図9】第４の実施形態の電源回路におけるドライバＩＣの構成を示すブロック図である。
【図10】上述の実施形態の変形例のドライバＩＣの構成を概念的に示す斜視図である。
【図11A】第５の実施形態の電源回路におけるドライバＩＣの構成を概念的に示す斜視図である。
【図11B】第５の実施形態の電源回路におけるドライバＩＣの構成を概念的に示す断面図である。
【図12】第５の実施形態の電源回路におけるドライバＩＣの他の構成を概念的に示す断面図である。
【図13】第６の実施形態の電源回路におけるドライバＩＣの構成を示す平面図である。
【図14】インバータとして構成された、一実施形態の電源回路の構成を示す回路図である。
【図15】マルチレベルインバータとして構成された、一実施形態の電源回路の構成を示す回路図である。
【図16】同期整流回路として構成された、一実施形態の電源回路の構成を示す回路図である。
【発明を実施するための形態】
【0014】
本実施形態の電源回路では、エミッタ端子又はソース端子が共通のラインに接続されているｎ個のパワートランジスタ（例えば、ＩＧＢＴ又はＭＯＳＦＥＴ）が、１つのドライバＩＣによって駆動される。該ドライバＩＣには、ｎ個のプリドライバと交流結合（インダクタ結合又は容量結合）を用いて信号を伝送するアイソレータとが集積化されている。当該ｎ個のプリドライバは、該アイソレータによってドライバＩＣの入力端子から絶縁されている。
【0015】
当該ドライバＩＣにおいては、アイソレータの送信部と受信部とが別々の半導体基板に集積化されてもよい。この場合、送信部が第１の半導体基板に集積化され、受信部とｎ個のプリドライバとが第２の半導体基板にモノリシックに集積化される。交流結合を用いたアイソレータはＣＭＯＳプロセスで形成可能なので、ｎ個のプリドライバと該アイソレータの受信部とは同一の半導体基板に集積化することが可能であることに留意されたい。この場合、第１の半導体基板の回路接地と第２の半導体基板の回路接地とが電気的に分離される。ｎ個のパワートランジスタのエミッタ端子（パワートランジスタとしてＩＧＢＴが使用される場合）又はソース端子（パワートランジスタとしてＭＯＳＦＥＴが使用される場合）は、第２の半導体基板の回路接地に接続される。
【0016】
また、送信部と受信部とｎ個のプリドライバとが同一の半導体基板にモノリシックに集積化されてもよい。この場合、回路接地を分離するために、送信部が集積化される第１の半導体領域と、受信部とｎ個のプリドライバとが集積化される第２の半導体領域とが絶縁される。ｎ個のパワートランジスタのエミッタ端子又はソース端子は、第２の半導体領域の回路接地に接続される。
【0017】
このような構成の電源回路によれば、少ない数のドライバＩＣでパワートランジスタを駆動することができ、コストを有効に低減することができる。詳細には、Ｎ入力Ｍ出力の電源回路では、各パワートランジスタのエミッタ端子又はソース端子がＮ個の入力またはＭ個の出力の何れかに接続される。したがって、エミッタ電位又はソース電位の数はＮ＋Ｍ個となる。詳細には、エミッタ電位又はソース電位がＶＸ１、ＶＸ２、…、ＶＸＮであるパワートランジスタがそれぞれＭ個、エミッタ電位又はソース電位がＶＹ１、ＶＹ２、…、ＶＹＭであるパワートランジスタがそれぞれＮ個存在する。よって、Ｎ個の出力を備えたＭ個のドライバＩＣ、及び、Ｍ個の出力を備えたＮ個のドライバＩＣで、電源回路に含まれるパワートランジスタを駆動できる。
【0018】
例えば、Ｎ入力Ｍ出力のマトリクスコンバータであれば、相方向スイッチとしてＮ×Ｍ×２個のパワートランジスタが設けられる。Ｎ×Ｍ×２個のパワートランジスタのゲート端子を、フォトカプラによって絶縁したプリドライバで駆動する場合、Ｎ×Ｍ×２個のフォトカプラとＮ×Ｍ×２個のプリドライバＩＣとが必要になる。一方、本実施形態の電源回路の構成では、Ｎ＋Ｍ個のドライバＩＣでＮ×Ｍ×２個のパワートランジスタを駆動可能である。より具体的な例を挙げれば、３つの入力と３つの出力を有する３相マトリクスコンバータには、１８個のパワーコンバータが設けられる。この場合、フォトカプラによって絶縁したプリドライバを用いる電源回路の構成では、１８個のフォトカプラと１８個のプリドライバＩＣが必要である。一方、本実施形態の電源回路の構成では、６（＝３＋３）個のドライバＩＣで１８個のパワートランジスタを駆動できる。
【0019】
以下では、上記の電源回路の様々な実施形態について詳細に説明する。
【0020】
（第１の実施形態）図１は、第１の実施形態の電源回路の構成を示す回路図である。第１の実施形態の電源回路は、入力、出力がいずれも３相交流である３相マトリクスコンバータ１として構成されている。３相マトリクスコンバータ１は、トランジスタマトリックス２を備えている。トランジスタマトリックス２は、入出力間の転流を行うためのパワートランジスタ５、６と、それぞれＵ相、Ｖ相、Ｗ相入力に接続された入力ライン７Ｕ、７Ｖ、７Ｗと、それぞれＵ相、Ｖ相、Ｗ相出力に接続された出力ライン８Ｕ、８Ｖ、８Ｗとを備えている。図１では、ｊ相の入力からｋ相の出力への転流を行うパワートランジスタが符号５ｊｋで示されており、ｋ相の出力からｊ相の入力への転流を行うパワートランジスタが符号６ｊｋで示されている。ここで、ｊは、Ｕ、Ｖ、Ｗのいずれかであり、ｋは、Ｕ、Ｖ、Ｗのいずれかである。例えば、パワートランジスタ５ＵＶは、Ｕ相入力からＶ相出力への転流を行うパワートランジスタであり、パワートランジスタ６ＵＶは、Ｖ相出力からＵ相入力への転流を行うパワートランジスタである。本実施形態では、トランジスタマトリックス２は、１８個のパワートランジスタを備えている。本実施形態では、パワートランジスタ５、６として、ＩＧＢＴが使用される。
【0021】
入力ライン７Ｕ、７Ｖ、７Ｗには、３相電圧、３相電流のいずれが供給されてもよい。入力ライン７Ｕ、７Ｖ、７Ｗに３相電圧が供給されると（即ち、入力ライン７Ｕ、７Ｖ、７ＷにそれぞれＵ相電圧、Ｖ相電圧、Ｗ相電圧が供給されると）、３相マトリクスコンバータ１は、電圧型マトリクスコンバータとして機能する。同様に、入力ライン７Ｕ、７Ｖ、７Ｗに３相電流が供給されると、３相マトリクスコンバータ１は、電流型マトリクスコンバータとして機能する。
【0022】
３相マトリクスコンバータ１は、更に、６つのドライバＩＣ３Ｕ、３Ｖ、３Ｗ、４Ｕ、４Ｖ、４Ｗを備えている。これらの６つのドライバＩＣは、上記の１８個のパワートランジスタ５、６を駆動する。即ち、本実施形態では、各ドライバＩＣ（３、４）が、３つのパワートランジスタ（５、６）のゲート端子を駆動するように構成されている。詳細には、ドライバＩＣ３ｊには制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊが供給されており、制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊに応答してそれぞれパワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのゲート端子を駆動する。ここで、ｊは、Ｕ、Ｖ、Ｗのいずれかである。同様に、ドライバＩＣ４ｋには制御信号ＳＩｋＵ、ＳＩｋＶ、ＳＩｋＷが供給されており、制御信号ＳＩｋＵ、ＳＩｋＶ、ＳＩｋＷに応答してそれぞれパワートランジスタ６ｋＵ、６ｋＶ、６ｋＷのゲート端子を駆動する。
【0023】
ここで、各ドライバＩＣが、エミッタが同一ライン（共通ライン）に接続された３つのパワートランジスタのゲート端子を駆動することに留意されたい。例えば、ドライバＩＣ３Ｕは、出力ライン８Ｕにエミッタが共通に接続された３つのパワートランジスタ５ＵＵ、５ＶＵ、５ＷＵを駆動する。同様に、ドライバＩＣ４Ｕは、入力ライン７Ｕにエミッタが共通に接続された３つのパワートランジスタ６ｋＵ、６ｋＶ、６ｋＷを駆動する。
【0024】
ドライバＩＣ３Ｕ、３Ｖ、３Ｗ、４Ｕ、４Ｖ、４Ｗのそれぞれは、アイソレータ１１と、３つのプリドライバ１２とを備えている。図２は、アイソレータ１１は、その入出力間を電気的に絶縁しながら、それに供給される制御信号を対応するプリドライバ１２に伝送する機能を有している。例えば、ドライバＩＣ３Ｕのアイソレータ１１は、パワートランジスタ５ＵＵ、５ＶＵ、５ＷＵを駆動するプリドライバ１２に、それぞれ、制御信号ＳＯＵＵ、ＳＯＶＵ、ＳＯＷＵを伝送する。各プリドライバ１２は、それに供給された制御信号に応答して、対応するパワートランジスタのゲート端子を駆動する。
【0025】
図２は、第１の実施形態におけるドライバＩＣ３ｊ（ｊは、Ｕ、Ｖ、Ｗのいずれか）の構成を示すブロック図である。図２に図示されているように、アイソレータ１１は、送信回路１３と、コイル１４ａ、１４ｂと、受信回路１５とを備えている。コイル１４ａ、１４ｂは、交流結合（図２ではインダクタ結合）を構成しており、この交流結合を用いて送信回路１３と受信回路１５とを絶縁しながら、送信回路１３から受信回路１５に信号が送信される。即ち、１対の送信回路１３及び受信回路１５は、コイル１４ａ、１４ｂを介して通信リンクを構成している。制御回路１０から送信回路１３に供給された制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊは、送信回路１３、コイル１４ａ、１４ｂ及び受信回路１５を介してプリドライバ１２Ｕ、１２Ｖ、１２Ｗにそれぞれ送信される。ここで、プリドライバ１２Ｕ、１２Ｖ、１２Ｗは、それぞれ、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを駆動するプリドライバである。パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのエミッタが出力ライン８ｊに共通に接続されていることに留意されたい。
【0026】
本実施形態では、各ドライバＩＣ３ｊを構成する回路群が、２つの半導体基板：第１半導体基板１６及び第２半導体基板１７に分けて集積化されている。具体的には、本実施形態では、送信回路１３及びコイル１４ａ、１４ｂが、第１半導体基板１６に集積化されており、受信回路１５及びプリドライバ１２Ｕ、１２Ｖ、１２Ｗが第２半導体基板１７に集積化されている。第１半導体基板１６、第２半導体基板１７は、同一のパッケージに集積化されている。制御回路１０と第１半導体基板１６には、同一の電源１８から電源電圧ＶＤＤ１が供給され、第２半導体基板１７には電源１９にから電源電圧ＶＤＤ２が供給される。
【0027】
一方、制御回路１０と第１半導体基板１６の各回路の回路接地ＧＮＤ１と、第２半導体基板１７の各回路の回路接地ＧＮＤ２は、電気的に絶縁されている。加えて、第２半導体基板１７の回路接地ＧＮＤ２は、出力ライン８ｊに接続されている。これにより、（第２半導体基板１７に集積化されたプリドライバ１２Ｕ、１２Ｖ、１２Ｗによって駆動される）パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのエミッタが、第２半導体基板１７の回路接地ＧＮＤ２に共通に接続されることになることに留意されたい。これにより、プリドライバ１２Ｕ、１２Ｖ、１２Ｗからパワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのゲート端子に供給される駆動電圧は、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのエミッタ−ゲート間電圧に一致することになる。これは、ゲート端子に供給される駆動電圧によりパワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのオンオフが確実に制御可能であることを意味している。
【0028】
図３に図示されているように、ドライバＩＣ４ｋ（ｋは、Ｕ、Ｖ、Ｗのいずれか）は、入力される制御信号、及び、プリドライバ１２Ｕ、１２Ｖ、１２Ｗが出力する駆動電圧の出力先が相違する点以外は、ドライバＩＣ３ｊと同様の構成を有している。ドライバＩＣ４ｋも、２つの半導体基板（第１半導体基板１６、第２半導体基板１７）を備えている。送信回路１３及びコイル１４ａ、１４ｂが、第１半導体基板１６に集積化されており、受信回路１５及びプリドライバ１２Ｕ、１２Ｖ、１２Ｗが第２半導体基板１７に集積化されている。プリドライバ１２Ｕ、１２Ｖ、１２Ｗは、それぞれ、パワートランジスタ６ｋｊ、６ｋＶ、６ｋＷのゲート端子を駆動する。パワートランジスタ６ｋｊ、６ｋＶ、６ｋＷのエミッタが入力ライン７ｋに共通に接続され、その入力ライン７ｋが第２半導体基板１７の回路接地ＧＮＤ２に接続されていることに留意されたい。
【0029】
本実施形態のマトリクスコンバータ１では、エミッタ端子が出力ライン８ｊに共通に接続されたパワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊが、ドライバＩＣ３ｊに集積化されたプリドライバ１２によって駆動される。同様に、エミッタ端子が入力ライン７ｋに共通に接続されたパワートランジスタ６ｋＵ、６ｋＶ、６ｋＷが、ドライバＩＣ４ｋに集積化されたプリドライバ１２によって駆動される。このような構成により、本実施形態のマトリクスコンバータ１は、６つのドライバＩＣ（３、４）によって１８個のパワートランジスタ（５、６）を駆動することができる。フォトカプラを使用する構成では１８個のパワートランジスタを駆動するために１８個のフォトカプラと１８個のプリドライバＩＣとが必要であることを考慮すると、本実施形態のマトリクスコンバータ１の優位性は容易に理解されよう。
【0030】
なお、マトリクスコンバータ１の入力の数及び／又は出力の数は、様々に変更可能である。このとき、上述されているように、Ｎ入力Ｍ出力のマトリクスコンバータについては、Ｎ＋Ｍ個のドライバＩＣで当該マトリクスコンバータのパワートランジスタを駆動可能である。例えば、図４に図示されているような、３入力２出力のマトリクスコンバータ１Ａは、１２（＝３×２×２）個のパワートランジスタ（５、６）を含んでいる。この１２個のパワートランジスタが、５（＝３＋２）個のドライバＩＣ（３、４）で駆動されている。ドライバＩＣ３ｊは、出力ライン８ｊにエミッタ端子が共通に接続されたパワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを駆動し、ドライバＩＣ４ｋは、入力ライン７ｋにエミッタ端子が共通に接続されたパワートランジスタ６ｋＵ、６ｋＶを駆動する。
【0031】
（第２の実施形態）図５は、第２の実施形態の電源回路におけるドライバＩＣ３ｊの構成を示すブロック図である。本実施形態では、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを駆動するプリドライバ１２Ｕ、１２Ｖ、１２Ｗが集積化されている第２半導体基板１７に、保護回路２２が追加的に集積化されている。この保護回路２２は、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのうちの２つが同時にオンすることを防ぐ機能（保護機能）を有している。
【0032】
詳細には、保護回路２２は、受信回路１５Ｕ、１５Ｖ、１５Ｗと、プリドライバ１２Ｕ、１２Ｖ、１２Ｗの間に接続されている。ここで、受信回路１５Ｕ、１５Ｖ、１５Ｗは、パワートランジスタ５Ｕｊを制御する制御信号ＳＯＵｊを送信回路１３、コイル１４ａ、１４ｂを介して受け取る受信回路である。ここで、制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊは、それぞれ、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊをオンさせるときに“１”、オフさせるときに“０”の値になるように生成される。保護回路２２は、３つのＡＮＤゲート２３Ｕ、２３Ｖ、２３Ｗを備えている。ＡＮＤゲート２３Ｕの３つの入力には、受信回路１５Ｕの出力信号と、受信回路１５Ｖ、１５Ｗの出力信号の反転信号が入力される。ＡＮＤゲート２３Ｖの３つの入力には、受信回路１５Ｖの出力信号と、受信回路１５Ｗ、１５Ｕの出力信号の反転信号が入力される。更に、ＡＮＤゲート２３Ｗの３つの入力には、受信回路１５Ｗの出力信号と、受信回路１５Ｕ、１５Ｖの出力信号の反転信号が入力される。
【0033】
このような構成の保護回路２２では、制御信号ＳＯＵｊが“１”、制御信号ＳＯＶｊ、ＳＯＷｊが“０”の場合にのみプリドライバ１２Ｕの入力が“１”になる。このため、パワートランジスタ５Ｕｊは、パワートランジスタ５Ｖｊ、５Ｗｊがオフの場合にのみオンにされることになる。同様に、制御信号ＳＯＶｊが“１”、制御信号ＳＯＷｊ、ＳＯＵｊが“０”の場合にのみプリドライバ１２Ｖの入力が“１”になり、制御信号ＳＯＷｊが“１”、制御信号ＳＯＵｊ、ＳＯＶｊが“０”の場合にのみプリドライバ１２Ｗの入力が“１”になる。結果として、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのうちの１つのパワートランジスタは、他の２つのパワートランジスタがオフされる場合にのみオンされることになり、保護機能が実現される。このような保護回路２２による保護機能は、プリドライバ１２Ｕ、１２Ｖ、１２Ｗが同一の半導体基板（第２半導体基板１７）に集積化されているから実現できる機能であることに留意されたい。
【0034】
パワートランジスタ６ｋＵ、６ｋＶ、６ｋＷを駆動するドライバＩＣ４ｋについても、同様に、第２半導体基板１７に保護回路２２を集積化することで、同様の保護機能を実現できる。この場合でも、パワートランジスタ６ｋＵ、６ｋＶ、６ｋＷのうちの１つのパワートランジスタは、他の２つのパワートランジスタがオフされる場合にのみオンされる。
【0035】
（第３の実施形態）図６は、第３の実施形態の電源回路におけるドライバＩＣ３ｊの構成を示す概念図であり、図７Ａは、ドライバＩＣ３ｊの構成を示すブロック図である。第１及び第２の実施形態では、送信回路１３とコイル１４ａ、１４ｂ、受信回路１５で構成される通信リンクは、各ドライバＩＣ（３、４）が駆動するパワートランジスタ（５、６）の数と同一の数だけ設けられている。しかしながら、一般に、コイルを用いた通信リンクは、半導体基板において大きな面積（典型的には１００μｍ角以上）を占有するので、このような構成では第１半導体基板１６（又は第２半導体基板１７）の面積が増大してしまう。
【0036】
このような問題に対処するために、第３の実施形態のドライバＩＣ３ｊ、４ｋでは、パラレル−シリアル変換回路及びシリアル−パラレル変換回路が用いられることにより、各ドライバＩＣ３ｊ、４ｋに集積化される通信リンクの数が低減されている。
【0037】
詳細には、図６を参照して、ドライバＩＣ３ｊの第１半導体基板１６には、送信回路１３、コイル１４ａ、１４ｂに加えて入力ロジック回路２１ａが集積化される。この入力ロジック回路２１ａは、図７Ａに図示されているように、ＡＮＤゲート２４Ｕ、２４Ｖ、２４Ｗと、デッドタイムを確保するための遅延回路２５Ｕ、２５Ｖ、２５Ｗと、パラレル−シリアル変換回路２６とを備えている。
【0038】
ＡＮＤゲート２４Ｕ、２４Ｖ、２４Ｗは、第２の実施形態の保護回路２２と同様に、ＡＮＤゲート２４Ｕ、２４Ｖ、２４Ｗのうちの複数の出力が同時に“１”になることを防ぐ回路を構成している。詳細には、ＡＮＤゲート２４Ｕの入力には、制御信号ＳＯＵjが入力されると共に、制御信号ＳＯＶj及び制御信号ＳＯＷjの反転信号が入力される。同様に、ＡＮＤゲート２４Ｖの入力には、制御信号ＳＯＶjが入力されると共に、制御信号ＳＯＷj及び制御信号ＳＯＵjの反転信号が入力される。更に、ＡＮＤゲート２４Ｖの入力には、制御信号ＳＯＶjが入力されると共に、制御信号ＳＯＷj、制御信号ＳＯＵjの反転信号が入力される。ここで、制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊは、それぞれ、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊをオンさせるときに“１”、オフさせるときに“０”の値になるように生成される。ＡＮＤゲート２４Ｕ、２４Ｖ、２４Ｗの出力信号は、それぞれ、デッドタイムを確保するための遅延回路２５Ｕ、２５Ｖ、２５Ｗを介して、パラレル−シリアル変換回路２６に供給される。ＡＮＤゲート２４Ｕ、２４Ｖ、２４Ｗからパラレル−シリアル変換回路２６に供給される信号は、それぞれ、制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊに対応する信号であり、それぞれ、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのオンオフを制御する制御信号として使用される。
【0039】
パラレル−シリアル変換回路２６は、ＡＮＤゲート２４Ｕ、２４Ｖ、２４Ｗから受け取った制御信号に対してパラレル−シリアル変換を行ってシリアル制御信号を生成し、アイソレータ１１の送信回路１３に送る。送信回路１３は、パラレル−シリアル変換された制御信号をコイル１４ａ、１４ｂで構成された交流結合（インダクタ結合）を介して第２半導体基板１７に集積化された受信回路１５に送信する。
【0040】
第２半導体基板１７には、受信回路１５及びプリドライバ１２Ｕ、１２Ｖ、１２Ｗに加え、出力ロジック回路２１ｂが追加的に集積化されている。出力ロジック回路２１ｂは、シリアル−パラレル変換回路２７と、ＡＮＤゲート２８Ｕ、２８Ｖ、２８Ｗとを備えている。シリアル−パラレル変換回路２７は、受信回路１５が受信したシリアル制御信号に対してシリアル−パラレル変換を行って、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのオンオフを制御する制御信号を復元する。ここで、シリアル−パラレル変換回路２７は、制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊに対応する信号を、それぞれ、ＡＮＤゲート２８Ｕ、２８Ｖ、２８Ｗに出力する。
【0041】
ＡＮＤゲート２８Ｕ、２８Ｖ、２８Ｗは、第２の実施形態の保護回路２２と同様に、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊの複数が同時にオンになることを防ぐ回路を構成している。詳細には、ＡＮＤゲート２８Ｕの入力には、シリアル−パラレル変換回路２７から受け取った制御信号ＳＯＵｊに対応する制御信号が入力されると共に、プリドライバ１２Ｖ、１２Ｗの出力信号の反転信号が入力される。同様に、ＡＮＤゲート２８Ｖの入力には、シリアル−パラレル変換回路２７から受け取った制御信号ＳＯＶｊに対応する制御信号が入力されると共に、プリドライバ１２Ｗ、１２Ｕの出力信号の反転信号が入力される。更に、ＡＮＤゲート２８Ｗの入力には、シリアル−パラレル変換回路２７から受け取った制御信号ＳＯＷｊに対応する制御信号が入力されると共に、プリドライバ１２Ｕ、１２Ｖの出力信号の反転信号が入力される。ＡＮＤゲート２８Ｕ、２８Ｖ、２８Ｗの出力信号が、それぞれプリドライバ１２Ｕ、１２Ｖ、１２Ｗに供給され、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのオンオフを制御する制御信号として使用される。
【0042】
以上に説明されているように、本実施形態では、ドライバＩＣ３ｊにパラレル−シリアル変換回路２６とシリアル−パラレル変換回路２７とが集積化され、（送信回路１３、コイル１４ａ、１４ｂ、及び、受信回路１５で構成される）通信リンクの数が低減されている。このような構成は、第１半導体基板１６の面積を有効に低減させる。
【0043】
パワートランジスタ６ｋＵ、６ｋＶ、６ｋＷを駆動するドライバＩＣ４ｋについても同様に、（それぞれパラレル−シリアル変換回路２６とシリアル−パラレル変換回路２７を含む）入力ロジック回路２１ａ、出力ロジック回路２１ｂを集積化することで、同様の機能を実現できる。
【0044】
パラレル−シリアル変換回路２６及びシリアル−パラレル変換回路２７を用いる本実施形態では、プリドライバ１２Ｕ、１２Ｖ、１２Ｗに供給される制御信号の遅延が相違することが問題になり得る。例えば、パラレル−シリアル変換回路２６からシリアル−パラレル変換回路２７に、プリドライバ１２Ｕに供給すべき制御信号が最初に送信され、プリドライバ１２Ｖに供給すべき制御信号が次に送信され、プリドライバ１２Ｗに供給すべき制御信号が最後に送信される場合について考える。この場合には、プリドライバ１２Ｕに供給すべき制御信号の遅延が小さく、プリドライバ１２Ｗに供給すべき制御信号の遅延が大きくなってしまう。これは、Ｕ相、Ｖ相、Ｗ相の間の位相差が１２０°に保たれないという問題を引き起こし得る。
【0045】
このような問題に対処するためには、図７Ｂに図示されているように、シリアル−パラレル変換回路２７の出力に、遅延回路２９Ｕ、２９Ｖ、２９Ｗを設けてもよい。遅延回路２９Ｕ、２９Ｖ、２９Ｗの遅延時間τ１、τ２、τ３は、制御信号がプリドライバ１２Ｕ、１２Ｖ、１２Ｗに送られる順序に応じて決定される。例えば、パラレル−シリアル変換回路２６からシリアル−パラレル変換回路２７に、プリドライバ１２Ｕに供給すべき制御信号が最初に送られ、プリドライバ１２Ｖに供給すべき制御信号が次に送られ、プリドライバ１２Ｗに供給すべき制御信号が最後に送られる場合について考える。この場合、遅延回路２９Ｕの遅延時間τ１、τ２、τ３は、τ１＞τ２＞τ３
を満たすように設定される。
【0046】
図７Ｃは、図７Ｂの構成のドライバＩＣ３ｊの動作を示すタイミングチャートである。図７Ｃには、遅延回路２５Ｕ、２５Ｖ、２５Ｗの出力信号ＳＰＩＮＵ、ＳＰＩＮＶ、ＳＰＩＮＷと、パラレル−シリアル変換回路２６からシリアル−パラレル変換回路２７に送られる送信信号ＳＳＥＲＩＡＬと、遅延回路２９Ｕ、２９Ｖ、２９Ｗの入力信号と、遅延回路２９Ｕ、２９Ｖ、２９Ｗの出力信号ＳＰＯＵＴＵ、ＳＰＯＵＴＶ、ＳＰＯＵＴＷの波形の例が示されている。
【0047】
遅延回路２５Ｕ、２５Ｖ、２５Ｗの出力信号ＳＰＩＮＵ、ＳＰＩＮＶ、ＳＰＩＮＷのいずれかにおいて立ち上がりエッジ又は立ち下がりエッジを検出すると、パラレル−シリアル変換回路２６は、その立ち上がりエッジの直後における遅延回路２５Ｕ、２５Ｖ、２５Ｗの出力信号ＳＰＩＮＵ、ＳＰＩＮＶ、ＳＰＩＮＷの値に対してパラレル−シリアル変換を行って出力信号送信信号ＳＳＥＲＩＡＬを生成し、シリアル−パラレル変換回路２７に送る。ここで、図７Ｃに図示されている送信信号ＳＳＥＲＩＡＬの波形において、記号「Ｕ」は遅延回路２５Ｕの出力信号ＳＰＩＮＵの値、記号「Ｖ」は遅延回路２５Ｖの出力信号ＳＰＩＮＶの値、記号「Ｗ」は遅延回路２５Ｗの出力信号ＳＰＩＮＷの値を示している。本実施形態では、遅延回路２５Ｕ、２５Ｖ、２５Ｗの出力信号ＳＰＩＮＵ、ＳＰＩＮＶ、ＳＰＩＮＷは、この順に、シリアル−パラレル変換回路２７に送信される。
【0048】
シリアル−パラレル変換回路２７は、パラレル−シリアル変換回路２６から受け取った信号に対してシリアル−パラレル変換を行う。このとき、シリアル−パラレル変換回路２７の出力信号（即ち、遅延回路２９Ｕ、２９Ｖ、２９Ｗの入力信号）においては、Ｕ相、Ｖ相、Ｗ相の間で遅延が異なることになる。遅延回路２５Ｕの出力信号ＳＰＩＮＵが立ち上がった後、遅延回路２９Ｕの入力信号が立ち上がるまでの遅延時間は最も短く、遅延回路２５Ｖの出力信号ＳＰＩＮＶが立ち上がった後、遅延回路２９Ｖの入力信号が立ち上がるまでの遅延時間は次に短く、遅延回路２５Ｗの出力信号ＳＰＩＮＷが立ち上がった後、遅延回路２９Ｗの入力信号が立ち上がるまでの遅延時間は最も長い。
【0049】
ここで、図７Ｂの回路構成では、遅延回路２９Ｕ、２９Ｖ、２９Ｗにより、Ｕ相、Ｖ相、Ｗ相の間の遅延の相違が解消されている。詳細には、遅延回路２９Ｕ、２９Ｖ、２９Ｗの遅延時間τ１、τ２、τ３は、遅延回路２５Ｕ、２５Ｖ、２５Ｗの出力信号ＳＰＩＮＵ、ＳＰＩＮＶ、ＳＰＩＮＷのいずれかにおいて立ち上がりエッジの後、遅延回路２９Ｕ、２９Ｖ、２９Ｗの出力信号ＳＰＯＵＴＵ、ＳＰＯＵＴＶ、ＳＰＯＵＴＷの立ち上がりエッジまでの遅延時間ｔＰＤが同一になるように調節されている。これにより、プリドライバ１２Ｕ、１２Ｖ、１２Ｗに供給される制御信号の遅延が相違するという問題が解消されている。
【0050】
また、本実施形態においては、コイル１４ａ、１４ｂで構成されるインダクタ結合を用いて送信回路１３から受信回路１５への制御信号の転送が行われているが、インダクタ結合の代わりにキャパシタ結合を用いて制御信号の転送を行ってもよい。この場合、図８に図示されているように、送信回路１３と受信回路１５とがキャパシタ１４ｃ、１４ｄを介して接続される。（第１の実施形態、第２の実施形態を含む）他の実施形態においても同様に、インダクタ結合の代わりにキャパシタ結合を用いて制御信号の転送を行ってもよい。
【0051】
（第４の実施形態）図９は、第４の実施形態の電源回路のうち、一のドライバＩＣ３ｊに対応する部分の構成を示すブロック図である。第１乃至第３の実施形態では、アイソレータ１１が第１半導体基板１６から第２半導体基板１７に信号を伝送するように構成されている。一方、第４の実施形態では、第２半導体基板１７から第１半導体基板１６に信号を伝送するアイソレータ３５が設けられ、これにより、第１半導体基板１６と第２半導体基板１７の間で双方向に信号を伝送可能になっている。詳細には、アイソレータ３５は、送信回路３６と、コイル３７ａ、３７ｂと、受信回路３８とを備えている。送信回路３６は、第２半導体基板１７に集積化され、コイル３７ａ、３７ｂ及び受信回路３８は、第１半導体基板１６に集積化されている。本実施形態では、第２半導体基板１７から第１半導体基板１６に信号を送信可能である。交流結合（インダクタ結合又は容量結合）を用いたアイソレータ１１、３５は、ＣＭＯＳプロセスで形成可能であるため、複数の通信リンクを用いた双方向通信を、低コストで実現できる。
【0052】
第２半導体基板１７から第１半導体基板１６に信号を送信する機能は、様々な用途で使用可能である。本実施形態では、一例として、当該電源回路の異常を検出すると共に、当該電源回路の異常を示すアラーム信号ＳＡＬＭが第２半導体基板１７から第１半導体基板１６に転送される構成が提示されている。
【0053】
より具体的には、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのエミッタ端子がノードＮ１に共通に接続され、そのノードＮ１と出力ライン８ｊの間に抵抗素子３１が接続される。後述されるように、この抵抗素子３１は、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを流れる電流の異常を検出するために用いられる。パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを流れる電流が過剰に上昇すると、抵抗素子３１における電圧降下によってノードＮ１の電位が過剰に上昇する。したがって、ノードＮ１の電位を検出することでパワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを流れる電流を監視できる。
【0054】
加えて、当該電源回路の温度を検出する温度センサ３２が設けられる。この温度センサ３２は、電源回路の異常な温度上昇を検出するために用いられる。
【0055】
更に、第２半導体基板１７にアラーム検出回路３３と保護回路３４とが集積化される。アラーム検出回路３３は、当該電源回路の異常を検出する回路であり、本実施形態では、コンパレータ４１、４２と、ＯＲゲート４３とを備えている。コンパレータ４１は、ノードＮ１の電位を所定の基準値と比較し、ノードＮ１の電位が該基準値よりも高い場合、その出力を“１”に設定する。そうでない場合、コンパレータ４１は、その出力を“０”に設定する。コンパレータ４２は、温度センサ３２によって検出された温度を所定の基準値と比較し、検出された温度が該基準値よりも高い場合、その出力を“１”に設定する。そうでない場合、コンパレータ４２は、その出力を“０”に設定する。ＯＲゲート４３は、コンパレータ４１、４２の出力の論理和を示す信号を出力する。ＯＲゲート４３から出力される信号が、アラーム信号ＳＡＬＭとして使用される。
【0056】
保護回路３４は、異常が検出された場合に（本実施形態では、アラーム信号ＳＡＬＭが“１”になった場合に）プリドライバ１２Ｕ、１２Ｖ、１２Ｗの出力を非活性化し、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを強制的にオフする機能を有している。詳細には、保護回路３４は、ＡＮＤゲート４４Ｕ、４４Ｖ、４４Ｗを備えている。ＡＮＤゲート４４Ｕには、アラーム信号ＳＡＬＭの反転信号と制御信号ＳＯＵｊとが入力されている。同様に、ＡＮＤゲート４４Ｖには、アラーム信号ＳＡＬＭの反転信号と制御信号ＳＯＶｊとが入力されており、ＡＮＤゲート４４Ｗには、アラーム信号ＳＡＬＭの反転信号と制御信号ＳＯＷｊとが入力されている。アラーム信号ＳＡＬＭが“１”に設定されると、ＡＮＤゲート４４Ｕ、４４Ｖ、４４Ｗの出力は制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊに関わらず“０”になり、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊが全てオフになる。これにより、本実施形態の電源回路が保護される。
【0057】
加えて、送信回路３６、コイル３７ａ、３７ｂ及び受信回路３８で構成される通信リンクにより、アラーム信号ＳＡＬＭが第２半導体基板１７から第１半導体基板１６に伝送される。アラーム信号ＳＡＬＭは、第１半導体基板１６から出力されて、例えば、制御回路１０に転送される。これにより、制御回路１０は、本実施形態の電源回路の異常を認識することができる。
【0058】
パワートランジスタ６ｋＵ、６ｋＶ、６ｋＷを駆動するドライバＩＣ４ｋについても同様に、アイソレータ１１が第１半導体基板１６と第２半導体基板１７の間で相方向に信号を伝送可能であるように構成してもよい。加えて、ドライバＩＣ４ｋを、アラーム検出回路３３と保護回路３４を用いて保護機能を実現すると共に、第２半導体基板１７から第１半導体基板１６にアラーム信号ＳＡＬＭを伝送して第１半導体基板１６からアラーム信号ＳＡＬＭを外部に出力するように構成してもよい。
【0059】
なお、上述の実施形態ではコイル１４ａ、１４ｂが第１半導体基板１６に集積化されているが提示されているが、コイル１４ａ、１４ｂは第２半導体基板１７に集積化されてもよい。また、図１０に図示されているように、送信回路１３とコイル１４ａとが第１半導体基板１６に集積化され、コイル１４ｂと受信回路１５とプリドライバ１２とが第２半導体基板１７に集積化されてもよい。
【0060】
（第５の実施形態）図１１Ａは、第５の実施形態の電源回路におけるドライバＩＣ３ｊの構成を概念的に示す斜視図であり、図１１Ｂは、ドライバＩＣ３ｊの構成を概念的に示す断面図である。本実施形態では、送信回路１３、コイル１４ａ、１４ｂ、受信回路１５、及び、プリドライバ１２が、モノリシックに（即ち、同一チップに）集積化されている。このような構成を実現するために、本実施形態では、ＳＯＩ（semiconductor on insulator）技術が用いられる。
【0061】
詳細には、図１１Ｂに図示されているように、ＳＯＩ基板５０の内部に、埋め込み絶縁層５１が形成され、ＳＯＩ基板５０の埋め込み絶縁層５１よりも表面に近い部分が、第１半導体領域５２と第２半導体領域５３として用いられる。第１半導体領域５２と第２半導体領域５３とは、ＳＯＩ基板５０の表面から埋め込み絶縁層５１に到達する、絶縁体（例えば、酸化シリコンや窒化シリコン）で形成されたＳＴＩ（shallow trench isolation）領域５４により、電気的に分離されている。
【0062】
本実施形態では、第１半導体領域５２には、入力パッド５５と送信回路１３とが集積化されている。入力パッド５５は、送信回路１３の入力に接続されており、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊを制御する制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊは、入力パッド５５から送信回路１３に供給される。送信回路１３は、コイル１４ａ、１４ｂを介して制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊを受信回路１５に送信する。
【0063】
第２半導体領域５３には、コイル１４ａ、１４ｂ、受信回路１５、プリドライバ１２及び出力パッド５６が集積化されている。受信回路１５は、送信回路１３からコイル１４ａ、１４ｂを介して受け取った制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊをプリドライバ１２に伝送する。プリドライバ１２は、制御信号ＳＯＵｊ、ＳＯＶｊ、ＳＯＷｊに応答して、パワートランジスタ５Ｕｊ、５Ｖｊ、５Ｗｊのゲートを駆動する。
【0064】
第５の実施形態では、第１半導体領域５２に送信回路１３が集積化され、第１半導体領域５２から電気的に絶縁された第２半導体領域５３に受信回路１５及びプリドライバ１２が集積化されている。このような構成により、プリドライバ１２がドライバＩＣ３ｊの入力端子（即ち、入力パッド５５）から絶縁されている。このような構成の第５の実施形態では、各ドライバＩＣ３ｊに単一のチップしか集積化されないので、一層にコスト低減に有利である。
【0065】
なお、図１１Ａ、図１１Ｂでは、コイル１４ａ、１４ｂが第２半導体領域５３に集積化されている構成が図示されているが、図１２に図示されているように、コイル１４ａ、１４ｂは、第１半導体領域５２に集積化してもよい。
【0066】
また、パワートランジスタ６ｋＵ、６ｋＶ、６ｋＷを駆動するドライバＩＣ４ｋについても同様に、送信回路１３、コイル１４ａ、１４ｂ、受信回路１５、及び、プリドライバ１２を、同一のＳＯＩ基板５０に集積化してもよい。この場合でも、第１半導体領域５２に送信回路１３が集積化され、第１半導体領域５２から電気的に絶縁された第２半導体領域５３に受信回路１５及びプリドライバ１２が集積化される。
【0067】
（第６の実施形態）図１３は、本発明の第６の実施形態の電源回路で使用されるドライバＩＣ６０の構成を示す概念図である。第６の実施形態のドライバＩＣ６０は、図１のマトリクスコンバータ１に用いられる６つのドライバＩＣ３Ｕ、３Ｖ、３Ｗ、４Ｕ、４Ｖ、４Ｗの機能を実現する回路群が、単一のＳＯＩ基板５０Ａにモノリシックに集積化されている。
【0068】
詳細には、本実施形態では、ＳＯＩ基板５０Ａに、第１半導体領域５２と、６つの第２半導体領域５３とが形成される。第１半導体領域５２と６つの６つの第２半導体領域５３とは、ＳＴＩ領域５４ａによって電気的に絶縁されている。加えて、隣接する第２半導体領域５３は、ＳＴＩ領域５４ｂによって電気的に絶縁されている。
【0069】
第１半導体領域５２には、図１のマトリクスコンバータ１に用いられる６つのドライバＩＣ３Ｕ、３Ｖ、３Ｗ、４Ｕ、４Ｖ、４Ｗの第１半導体基板１６の機能を実現するための回路群が集積化される。具体的には、第１半導体領域５２には、アイソレータ１１の送信回路１３、コイル１４ａ、１４ｂと、入力パッド群５５Ａとが集積化されている。入力パッド群５５Ａのうちの１つは、第１半導体領域５２の各回路に電源電圧ＶＤＤ１を供給するための電源パッドであり、１つは第１半導体領域５２の回路接地ＧＮＤ１のための接地パッドである。入力パッド群５５Ａの残りのパッドは、パワートランジスタ５、６を制御する制御信号を各送信回路１３に供給するためのパッドである。
【0070】
一方、第２半導体領域５３のそれぞれには、図１のマトリクスコンバータ１に用いられるドライバＩＣ３Ｕ、３Ｖ、３Ｗ、４Ｕ、４Ｖ、４Ｗの第２半導体基板１７の機能を実現するための回路群が集積化される。具体的には、第２半導体領域５３のそれぞれには、受信回路１５と、プリドライバ１２と、出力パッド５６と、電源パッド５７と、接地パッド５８とが集積化されている。受信回路１５は、送信回路１３から制御信号を受け取ってプリドライバ１２に供給する。各プリドライバ１２の出力には出力パッド５６が接続されており、各プリドライバ１２は、対応する出力パッド５６に接続されたパワートランジスタ５、６のゲート端子を駆動する。電源パッド５７には、電源から電源電圧ＶＤＤ２が供給される。
【0071】
ここで、第２半導体領域５３のそれぞれには、エミッタ端子が共通のライン（入力ライン７又は出力ライン８）に接続されたパワートランジスタ５又は６のゲート端子を駆動するプリドライバ１２が集積化される。即ち、エミッタ端子が異なるラインに接続されたパワートランジスタ５又は６のゲート端子を駆動するプリドライバ１２は、異なる第２半導体領域５３に集積化される。加えて、各第２半導体領域５３の接地パッド５８には、入力ライン７Ｕ、７Ｖ、７Ｗ、出力ライン８Ｕ、８Ｖ、８Ｗのうちの対応するラインに接続されている。これにより、第２半導体領域５３の各回路の回路接地ＧＮＤ２が、入力ライン７Ｕ、７Ｖ、７Ｗ、出力ライン８Ｕ、８Ｖ、８Ｗのいずれかの電位に一致されている。
【0072】
このような構成によれば、電源回路に集積化されるチップ数を低減し、コストを一層に低減することができる。
【0073】
なお、本実施形態において、同一のＳＯＩ基板５０Ａに集積化される第２半導体領域５３の数は６に限定されない。複数の第２半導体領域５３が同一のＳＯＩ基板５０Ａに集積化されることで、チップ数の低減による効果は得られる。例えば、パワートランジスタ５のゲート端子を駆動する３つのドライバＩＣ３Ｕ、３Ｖ、３Ｗの機能が第１のＳＯＩ基板に集積化され、パワートランジスタ６のゲート端子を駆動する３つのドライバＩＣ４Ｕ、４Ｖ、４Ｗが、第２のＳＯＩ基板に集積化されてもよい。この場合、第１のＳＯＩ基板、第２のＳＯＩ基板に、それぞれ、１つの第１半導体領域５２と３つの第２半導体領域５３が集積化される。
【0074】
上述の実施形態ではＡＣ入力からＡＣ出力を生成するマトリクスコンバータが提示されているが、本発明は、マトリクスコンバータ以外の電源回路、例えば、直流入力から交流出力を生成するインバータや、交流入力から直流出力を生成する同期整流回路にも適用可能である。
【0075】
例えば、図１４は、２レベルＤＣ入力から、２相ＡＣ出力を生成するインバータ１Ｂの構成を図示している。図１４のインバータ１Ｂは、トランジスタマトリックス２Ｂを備えている。トランジスタマトリックス２Ｂは、入出力間の転流を行うためのパワートランジスタ５ＡＵ、５ＡＶ、６ＢＵ、６ＢＶと、それぞれ、異なる電圧レベルの直流入力が供給される入力ライン７Ａ、７Ｂと、それぞれＵ相、Ｖ相出力に接続された出力ライン８Ｕ、８Ｖとを備えている。入力ライン７Ａ、７Ｂは、それぞれ、直流の電位ＶＡ、ＶＢを有している。また、出力ライン８Ｕ、８Ｖの電位は、ＶＵ、ＶＶとして図示されている。パワートランジスタ５ＡＵ、５ＡＶは、それぞれ、入力ライン７Ａから出力ライン８Ｕ、８Ｖへの転流を行う。一方、パワートランジスタ６ＢＵ、６ＢＶは、それぞれ、出力ライン８Ｕ、８Ｖから入力ライン７Ｂへの転流を行う。
【0076】
図１４のインバータ１Ｂでは、異なるエミッタ電位の数は３（ＶＵ、ＶＶ、ＶＢ）であり、これに対応して３つのドライバＩＣ３Ｕ、３Ｖ、４Ｂを備えている。詳細には、ドライバＩＣ３Ｕは、パワートランジスタ５ＡＵのゲート端子を駆動し、ドライバＩＣ３Ｖは、パワートランジスタ５ＡＶのゲート端子を駆動する。ドライバＩＣ４Ｂは、エミッタ端子が入力ライン７Ｂに共通に接続された２つのパワートランジスタ６ＢＵ、６ＢＶのゲート端子を駆動する。
【0077】
ドライバＩＣ４Ｂの第２半導体基板１７の回路接地ＧＮＤ２は、入力ライン７Ｂに接続されて電位ＶＢに維持される。一方、ドライバＩＣ３Ｕの第２半導体基板１７の回路接地ＧＮＤ３は、出力ライン８Ｕに接続されて電位ＶＵに設定され、ドライバＩＣ３Ｖの第２半導体基板１７の回路接地ＧＮＤ４は、出力ライン８Ｖに接続されて電位ＶＶに設定される。ドライバＩＣ４Ｂ、ドライバＩＣ３Ｕ、ドライバＩＣ３Ｖの電源電圧ＶＤＤ２、ＶＤＤ３、ＶＤＤ４としては、例えば、それぞれ、回路接地ＧＮＤ２、ＧＮＤ３、ＧＮＤ４に対して電圧Ｖｄｄだけ高い電圧が供給される。
【0078】
また、図１５は、４レベルＤＣ入力から、３相ＡＣ出力を生成するインバータ１Ｃの構成を図示している。図１５のインバータ１Ｃは、トランジスタマトリックス２Ｃを備えている。トランジスタマトリックス２Ｂは、入出力間の転流を行うためのパワートランジスタ５、６と、それぞれ、異なる電圧レベルの直流入力が供給される入力ライン７Ａ、７Ｂ、７Ｃ、７Ｄと、それぞれＵ相、Ｖ相、Ｗ相出力に接続された出力ライン８Ｕ、８Ｖ、８Ｗとを備えている。ここで、図１５では、入力ライン７ｊから出力ライン８ｋへの転流を行うパワートランジスタが符号５ｊｋで示されており、出力ライン８ｋから入力ライン７ｊへの転流を行うパワートランジスタが符号６ｊｋで示されている。ここで、ｊは、Ａ、Ｂ、Ｃ、Ｄのいずれかであり、ｋは、Ｕ、Ｖ、Ｗのいずれかである。入力ライン７Ａ、７Ｂは、それぞれ、直流の電位ＶＡ、ＶＢを有している。また、出力ライン８Ｕ、８Ｖ、８Ｗは、それぞれ、交流的に変化する電位ＶＵ、ＶＶ、ＶＷを有している。
【0079】
図１５のインバータ１Ｃでは、異なるエミッタ電位の数は５（ＶＵ、ＶＶ、ＶＷ、ＶＣ、ＶＤ）であり、これに対応して５つのドライバＩＣ３Ｕ、３Ｖ、３Ｗ、４Ｃ、４Ｄを備えている。詳細には、ドライバＩＣ３Ｕは、エミッタ端子が出力ライン８Ｕに共通に接続されたパワートランジスタ５ＡＵ、５ＢＵのゲートを駆動する。このドライバＩＣ３Ｕの第２半導体基板１７の回路接地ＧＮＤ２は、出力ライン８Ｕに接続される。また、ドライバＩＣ３Ｖは、エミッタ端子が出力ライン８Ｖに共通に接続されたパワートランジスタ５ＡＶ、５ＢＶのゲートを駆動する。このドライバＩＣ３Ｖの第２半導体基板１７の回路接地ＧＮＤ２は、出力ライン８Ｖに接続される。同様に、ドライバＩＣ３Ｗは、エミッタ端子が出力ライン８Ｗに共通に接続されたパワートランジスタ５ＡＷ、５ＢＷのゲートを駆動する。このドライバＩＣ３Ｗの第２半導体基板１７の回路接地ＧＮＤ２は、出力ライン８Ｗに接続される。
【0080】
一方、ドライバＩＣ４Ｃは、エミッタ端子が入力ライン７Ｃに共通に接続されたパワートランジスタ６ＣＵ、６ＣＶ、６ＣＶのゲートを駆動する。このドライバＩＣ４Ｃの第２半導体基板１７の回路接地ＧＮＤ２は、入力ライン７Ｃに接続される。更に、ドライバＩＣ４Ｃは、エミッタ端子が入力ライン７Ｄに共通に接続されたパワートランジスタ６ＤＵ、６ＤＶ、６ＤＶのゲートを駆動する。このドライバＩＣ４Ｄの第２半導体基板１７の回路接地ＧＮＤ２は、入力ライン７Ｄに接続される。
【0081】
更に、図１６は、２相ＡＣ入力から２レベルＤＣ出力を生成する同期整流回路１Ｄの構成を図示している。図１６の同期整流回路１Ｄは、トランジスタマトリックス２Ｄを備えている。トランジスタマトリックス２Ｄは、入出力間の転流を行うためのパワートランジスタ６ＡＵ、６ＡＶ、５ＵＡ、５ＵＢと、Ｕ相、Ｖ相入力に接続された入力ライン７Ｕ、７Ｖと、異なる電圧レベルの直流出力に接続された出力ライン８Ａ、８Ｂとを備えている。入力ライン７Ｕ、７Ｖの電位は、ＶＵ、ＶＶとして図示されている。また、出力ライン８Ａ、８Ｂは、それぞれ、直流の電位ＶＡ、ＶＢを有している。パワートランジスタ６ＡＵ、６ＡＶは、それぞれ、出力ライン８Ａから入力ライン７Ｕ、７Ｖへの転流を行う。一方、パワートランジスタ５ＵＢ、５ＶＢは、それぞれ、入力ライン７Ｕ、７Ｖから出力ライン８Ｂへの転流を行う。
【0082】
図１６のインバータ１Ｂでは、異なるエミッタ電位の数は３（ＶＵ、ＶＶ、ＶＢ）であり、これに対応して３つのドライバＩＣ４Ｕ、４Ｖ、３Ｂを備えている。詳細には、ドライバＩＣ４Ｕは、パワートランジスタ６ＡＵのゲート端子を駆動し、ドライバＩＣ４Ｖは、パワートランジスタ６ＡＶのゲート端子を駆動する。一方、ドライバＩＣ４Ｂは、エミッタ端子が出力ライン８Ｂに共通に接続された２つのパワートランジスタ５ＵＢ、５ＶＢのゲート端子を駆動する。
【0083】
ドライバＩＣ３Ｂの第２半導体基板１７の回路接地ＧＮＤ２は、出力ライン８Ｂに接続されて電位ＶＢに維持される。一方、ドライバＩＣ４Ｕの第２半導体基板１７の回路接地ＧＮＤ３は、入力ライン７Ｕに接続されて電位ＶＵに設定され、ドライバＩＣ４Ｖの第２半導体基板１７の回路接地ＧＮＤ４は、入力ライン７Ｖに接続されて電位ＶＶに設定される。ドライバＩＣ３Ｂ、ドライバＩＣ４Ｕ、ドライバＩＣ４Ｖの電源電圧ＶＤＤ２、ＶＤＤ３、ＶＤＤ４としては、例えば、それぞれ、回路接地ＧＮＤ２、ＧＮＤ３、ＧＮＤ４に対して電圧Ｖｄｄだけ高い電圧が供給される。
【0084】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。特に、以上に述べられた実施形態は、技術的に矛盾しない限りにおいて組み合わせて実施可能であることに留意されたい。
【符号の説明】
【0085】
１、１Ａ：マトリクスコンバータ１Ｂ、１Ｃ：インバータ
１Ｄ：同期整流回路
２、２Ａ、２Ｂ、２Ｃ、２Ｄ：トランジスタマトリクス
３Ｕ、３Ｖ、３Ｗ、３ｊ：ドライバＩＣ
４Ｕ、４Ｖ、４Ｗ、４ｋ：ドライバＩＣ
５、６：パワートランジスタ
７Ｕ、７Ｖ、７Ｗ、７Ａ、７Ｂ、７Ｃ、７Ｄ：入力ライン
８Ｕ、８Ｖ、８Ｗ、８Ａ、８Ｂ：出力ライン
１０：制御回路
１１：アイソレータ
１２、１２Ｕ、１２Ｖ、１２Ｗ：プリドライバ
１３：送信回路
１４ａ、１４ｂ：コイル
１４ｃ、１４ｄ：キャパシタ
１５、１５Ｕ、１５Ｖ、１５Ｗ：受信回路
１６：第１半導体基板
１７：第２半導体基板
１８、１９：電源
２１ａ：入力ロジック回路
２１ｂ：出力ロジック回路
２２：保護回路
２３Ｕ、２３Ｖ、２３Ｗ：ＡＮＤゲート
２４Ｕ、２４Ｖ、２４Ｗ：ＡＮＤゲート
２６：パラレル−シリアル変換回路
２７：シリアル−パラレル変換回路
２８Ｕ、２８Ｖ、２８Ｗ：ＡＮＤゲート
３１：抵抗素子
３２：温度センサ
３３：アラーム検出回路
３４：保護回路
３５：アイソレータ
３６：送信回路
３７ａ、３７ｂ：コイル
３８：受信回路
４１、４２：コンパレータ
４３：ＯＲゲート
４４Ｕ、４４Ｖ、４４Ｗ：ＡＮＤゲート
５０、５０Ａ：ＳＯＩ基板
５１：埋め込み絶縁層
５２：第１半導体領域
５３：第２半導体領域
５４、５４ａ、５４ｂ：ＳＴＩ領域
５５：入力パッド
５５Ａ：入力パッド群
５６：出力パッド
５７：電源パッド
５８：接地パッド
Ｎ１：ノード
ＳＡＬＭ：アラーム信号
ＳＩｊｋ、ＳＯｊｋ：制御信号
ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４：電源電圧
ＧＮＤ１、ＧＮＤ２、ＧＮＤ３、ＧＮＤ４：回路接地