特許 6014181 冗長クロック切替

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6014181

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月25日

(54)【発明の名称】冗長クロック切替

(51)【国際特許分類】

   H03L 7/00 20060101AFI20161011BHJP

   H03K 5/26 20060101ALI20161011BHJP

   H03L 7/08 20060101ALI20161011BHJP

   G06F 1/06 20060101ALI20161011BHJP

【ＦＩ】

   H03L7/00 210

   H03K5/26 G

   H03L7/08 210

   G06F1/06 590

【請求項の数】18

【外国語出願】

【全頁数】18

(21)【出願番号】特願2015-23019(P2015-23019)

(22)【出願日】2015年2月9日

(65)【公開番号】特開2015-159536(P2015-159536A)

(43)【公開日】2015年9月3日

【審査請求日】2015年2月9日

(31)【優先権主張番号】61/938,013

(32)【優先日】2014年2月10日

(33)【優先権主張国】US

(31)【優先権主張番号】14/271,790

(32)【優先日】2014年5月7日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】501144003

【氏名又は名称】アナログ・デバイシズ・インコーポレーテッド

(74)【代理人】

【識別番号】100078282

【弁理士】

【氏名又は名称】山本 秀策

(74)【代理人】

【識別番号】100113413

【弁理士】

【氏名又は名称】森下 夏樹

(74)【代理人】

【識別番号】100181674

【弁理士】

【氏名又は名称】飯田 貴敏

(74)【代理人】

【識別番号】100181641

【弁理士】

【氏名又は名称】石川 大輔

(74)【代理人】

【識別番号】230113332

【弁護士】

【氏名又は名称】山本 健策

(72)【発明者】

【氏名】ダン チュー

(72)【発明者】

【氏名】ルーベン パスカル ネルソン

(72)【発明者】

【氏名】イー ワン

【審査官】 橋本 和志

(56)【参考文献】

【文献】 特開平０６−００６２１１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／０１９３４１７（ＵＳ，Ａ１）

【文献】 特開平０５−３００００８（ＪＰ，Ａ）

【文献】 特開平０３−０２７６２０（ＪＰ，Ａ）

【文献】 特開平０４−３４６５１８（ＪＰ，Ａ）

【文献】 特開平０４−１５８４２０（ＪＰ，Ａ）

【文献】 特開平０９−２８４１８２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ ７／００

Ｇ０６Ｆ １／０６

Ｈ０３Ｋ ５／２６

Ｈ０３Ｌ ７／０８

(57)【特許請求の範囲】

【請求項1】

第１の基準クロック信号と第２の基準クロック信号との間の相対位相差の示度を生成するように構成された位相誤差検出器と、
前記相対位相差の示度を受信し、前記相対位相差が事前に設定された閾値を満たすことを判定するように構成された位相整合検出器であって、前記位相整合検出器は、遅延素子と状態素子とを含み、前記遅延素子は、前記事前に設定された閾値を設定するように構成されており、前記状態素子は、前記遅延素子の出力に応答して、前記相対位相差の示度の状態を取り込むように構成されている、位相整合検出器と、
前記相対位相差が前記事前に設定された閾値を満たすことを前記位相整合検出器が判定したことに応答して、前記第１の基準クロックをクロックシステム基準信号として提供することから前記第２の基準クロックを前記クロックシステム基準信号として提供することへ移行するように構成された選択回路と
を備える、装置。

【請求項2】

第１の水晶振動子であって、前記第１の基準クロック信号は、前記第１の水晶振動子を用いて生成される、第１の水晶振動子と、
第２の水晶振動子であって、前記第２の基準クロック信号は、前記第２の水晶振動子を用いて生成される、第２の水晶振動子と
を更に備える、請求項１に記載の装置。

【請求項3】

前記位相誤差検出器と、前記位相整合検出器と、前記選択回路とを備える集積回路を更に備え、前記集積回路は、前記第１の基準クロック信号を受信するように構成された第１の接点と、前記第２の基準クロック信号を受信するように構成された第２の接点とを更に備え、
前記第１の水晶振動子の第１の水晶体および前記第２の水晶振動子の第２の水晶体は、前記集積回路の外部に存在する、請求項２に記載の装置。

【請求項4】

前記第１の基準クロック信号は、第２の基準クロック信号の第２の周波数とは異なる第１の周波数を有し、前記第１の基準クロック信号および前記第２の基準クロック信号は、互いに非同期である、請求項１〜３のいずれか一項に記載の装置。

【請求項5】

前記相対位相差の示度は、前記相対位相差に比例する時間量に対してアサートされる、請求項１〜４のいずれか一項に記載の装置。

【請求項6】

前記選択回路は、前記クロックシステム基準信号を提供するように構成されたマルチプレクサを備える、請求項１〜５のいずれか一項に記載の装置。

【請求項7】

位相固定ループを更に備え、前記位相固定ループは、前記選択回路から前記システム基準クロック信号を受信するように構成されている、請求項１〜６のいずれか一項に記載の装置。

【請求項8】

前記位相誤差検出器および前記位相整合検出器は、デジタル回路によって実装されている、請求項１〜７のいずれか一項に記載の装置。

【請求項9】

前記位相誤差検出器は、立上りエッジおよび立下りエッジのうちの少なくとも１つに応答して、前記相対位相差の示度を生成するように構成されている、請求項１〜８のいずれか一項に記載の装置。

【請求項10】

前記遅延素子は、調整可能な遅延を有し、前記調整可能な遅延を調整することは、前記事前に設定された閾値を変更する、請求項１〜９のいずれか一項に記載の装置。

【請求項11】

前記状態素子は、フリップフロップである、請求項１〜１０のいずれか一項に記載の装置。

【請求項12】

第１の基準クロックと第２の基準クロックとの間の相対位相差が事前に設定された閾値を満たすことを検出したことに応答して、クロック選択信号をトグルで切替えるように構成された切替制御回路であって、前記第１の基準クロック信号および前記第２の基準クロック信号は、互いに非同期であり、前記切替制御回路は、遅延素子と状態素子とを含み、前記遅延素子は、前記事前に設定された閾値を設定するように構成されており、前記状態素子は、前記遅延素子の出力に応答して、前記相対位相差の示度の状態を取り込むように構成されている、切替制御回路と、
前記切替制御回路と通信する選択回路であって、前記選択回路は、前記クロック選択信号をトグルで切替える前記切替制御信号に応答して、前記第１の基準クロック信号をクロックシステム基準信号として提供することから前記第２の基準クロック信号を前記クロックシステム基準信号として提供することへ移行するように構成されている、選択回路と
を備える、装置。

【請求項13】

前記切替制御回路は、前記第１の基準クロック信号が特定の誤り範囲外にあるという示度に応答して有効化される、請求項１２に記載の装置。

【請求項14】

前記切替制御回路は、前記相対位相差に比例する時間量に対してアサートされる位相誤差パルスを生成し、前記事前に設定された閾値を満たす時間量に応答して前記クロック選択信号をトグルで切替えるように構成されている、請求項１２〜１３のいずれか一項に記載の装置。

【請求項15】

冗長クロック切替の電子的に実装された方法であって、
異なる周波数を有する２つの冗長クロック信号を同時に受信することと、
前記２つの冗長クロック間の相対位相差が事前に設定された閾値を満たすことを判定することであって、前記事前に設定された閾値は、遅延要素によって設定され、前記判定することは、前記遅延素子の出力に応答して、前記相対位相差の示度の状態を取り込むことを含む、ことと、
前記判定に応答して、前記２つの冗長クロック信号のうちの一方をクロックシステム基準信号として使用することから前記２つの冗長クロック信号のうちの他方を前記クロックシステム基準信号として使用することへ切替えることと
を含む、方法。

【請求項16】

前記２つの冗長クロック信号のうちの一方を、前記２つの冗長クロック信号のうちの他方が特定の誤り範囲外にあるという示度に応答して、アクティブ化することを更に含む、請求項１５に記載の方法。

【請求項17】

異なる水晶振動子を用いて前記２つの冗長クロックの各々を生成することを更に含む、請求項１５〜１６のいずれか一項に記載の方法。

【請求項18】

前記事前に設定された閾値を調整することを更に含む、請求項１５〜１７のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、「ＲＥＤＵＮＤＡＮＴ ＣＬＯＣＫ ＳＷＩＴＣＨＯＶＥＲ」の題名で２０１４年２月１０日に出願された米国仮出願第６１／９３８、０１３号についての非仮出願であり、米国特許法第１１９条（ｅ）によるその利益を主張するもので、その全開示は参照により本明細書に含まれる。

【0002】

開示する技術は、電子工学に関し、特に異なるクロック間の切替に関する。

【背景技術】

【0003】

電子システムは、クロック信号を発生するように構成されるタイミング回路を含み得る。そのようなタイミング回路は、出力信号の位相を基準信号の位相で固定する位相固定ループを含み得る。基準信号は、石英水晶体または多結晶質セラミック水晶体等の、水晶体を用いて発生させることができる。水晶振動子は、非常に正確な周波数を有する電気信号を発生することができる。

【0004】

多くのネットワーク適用では、クロックシステム基準として局部水晶振動子を使用している。クロックシステム基準は、正常なネットワーク動作を確保するように、ある誤り範囲内で周波数について安定であることが一般に要求される。局部水晶振動子は、経年変化の自然特質を有しており、局部水晶振動子の周波数は、時間の経過により動作時にドリフトするかもしれない。そうした経年変化により、局部水晶振動子の周波数が、所要の範囲外にドリフトする可能性がある。

【発明の概要】

【課題を解決するための手段】

【0005】

本開示の一態様は装置であって、位相誤差検出器、位相整合検出器、および選択回路を含む。位相誤差検出器は、第１の基準クロック信号と第２の基準クロック信号との間の相対位相差の示度を発生するように構成される。位相整合検出器は、相対位相差の示度を受信し、相対位相差が事前に設定された閾値を満たす時を判定するように構成される。選択回路は、位相整合検出器が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第１の基準クロックをクロックシステム基準信号として提供することから第２の基準クロックをクロックシステム基準信号として提供することへと移行するように構成される。

【0006】

第１の基準クロック信号は、第２の基準クロック信号の第２の周波数とは異なる第１の周波数を有することができ、第１の基準クロック信号および第２の基準クロック信号は互いに非同期であり得る。

【0007】

位相誤差検出器は、立上りエッジまたは立下りエッジのいずれかに応じて、相対位相差の示度を発生することができる。あるいは、位相誤差検出器は、立上りエッジおよび立下りエッジの両方に応じて、相対位相差の示度を発生することができる。相対位相差の示度は、相対位相差に比例する時間量に対してアサートされる。

【0008】

位相整合検出器は、事前に設定された閾値を設定するように構成される遅延素子を含み得る。遅延素子は調整可能な遅延を有することができ、該調整可能な遅延を調整することにより事前に設定された閾値を変更する。あるいはまたは加えて、位相整合検出器は、遅延素子の出力に応じて、相対位相差の示度の状態を取り込むように構成されるフリップフロップを備え得る。

【0009】

位相誤差検出器および位相整合検出器は、デジタル回路により実装され得る。

【0010】

選択回路は、クロックシステム基準信号を提供するように構成されるマルチプレクサを含み得る。装置は、また、選択回路からシステム基準クロック信号を受信するように構成される該位相固定ループを含み得る。

【0011】

装置は、第１の水晶振動子であって、第１の基準クロック信号は第１の水晶振動子を用いて発生される、第１の水晶振動子と、第２の水晶振動子であって、第２の基準クロック信号は第２の水晶振動子を用いて発生される、第２の水晶振動子とを含み得る。一部の実施形態では、位相誤差検出器、位相整合検出器、および選択回路は、集積回路上に含めることができ、集積回路の第１の接点は第１の基準クロック信号を受信することができ、集積回路の第２の接点は第２の基準クロック信号を受信することができる。

【0012】

本開示の別の態様は装置であって、該装置は切替制御回路および選択回路を含む。切替制御回路は、第１の基準クロックと第２の基準クロックとの間の相対位相差が事前に設定された閾値を満たすことを検出することに応じて、クロック選択信号をトグルで切替えるように構成される。第１の基準クロックおよび第２の基準クロック信号は互いに非同期である。選択回路は、切替制御回路と通信する。選択回路は、クロック選択信号をトグルで切替える切替制御信号に応じて、第１の基準クロック信号をクロックシステム基準信号として提供することから第２の基準クロック信号をクロックシステム基準信号として提供することへ移行するように構成される。

【0013】

切替制御回路は、第１の基準クロック信号が特定の誤り範囲外にあるという示度に応じて、有効化され得る。あるいはまたは加えて、切替制御回路は、相対位相差に比例する時間量に対してアサートされる位相誤差パルスを発生し、かつ事前に設定された閾値を満たす時間量に応じて、クロック選択信号をトグルで切替えるように構成される。

【0014】

本開示の更に別の態様は、冗長クロック切替の電子的実装方法である。方法は、異なる周波数を有する２つの冗長クロック信号を同時に受信することを含む。方法は、２つの冗長クロック間の相対位相差が事前に設定された閾値を満たす時を判定することも含む。方法は、相対位相差が事前に設定された閾値を満たす時を判定することに応じて、２つの冗長クロック信号のうちの一方をクロックシステム基準信号として使用することから２つの冗長クロック信号のうちの他方をクロックシステム基準信号として使用することへ切替えることを更に含む。

【0015】

方法は、また、２つの冗長クロック信号のうちの一方を、２つの冗長クロック信号のうちの他方が特定の誤り範囲外にあるという示度に応じて、アクティブ化させることと、異なる水晶振動子を用いて２つの冗長クロックの各々を発生させることと、または事前に設定された閾値を調整することとの動作のうちの１つ以上を含み得る。

【0016】

本開示を要約する目的のために、本発明のある態様、利点、および新規な特長を本明細書中に説明した。そのような利点の必ずしも全部が本発明の任意の特定の実施形態により達成されなくても構わないことを理解すべきである。したがって、本発明は、本明細書で教示または示唆するような他の利点を必ずしも達成する必要はなく、本明細書に教示したような１つの利点または利点のグループを達成または最適化するような仕方で具現化または実行されればよい。
例えば、本発明は、以下の項目を提供する。
（項目１）
第１の基準クロック信号と第２の基準クロック信号との間の相対位相差の示度を発生するように構成される位相誤差検出器と、
前記相対位相差の前記示度を受信し、前記相対位相差が事前に設定された閾値を満たす時を判定するように構成される位相整合検出器と、
前記位相整合検出器が、前記相対位相差が前記事前に設定された閾値を満たすと判定することに応じて、前記第１の基準クロックをクロックシステム基準信号として提供することから前記第２の基準クロックを前記クロックシステム基準信号として提供することへ移行するように構成される選択回路と、を備える、装置。
（項目２）
第１の水晶振動子であって、前記第１の基準クロック信号は前記第１の水晶振動子を用いて発生される、第１の水晶振動子と、
第２の水晶振動子であって、前記第２の基準クロック信号は前記第２の水晶振動子を用いて発生される、第２の水晶振動子と、を更に備える、上記項目に記載の装置。
（項目３）
前記位相誤差検出器と、前記位相整合検出器と、前記選択回路とを備える集積回路であって、前記第１の基準クロック信号を受信するように構成される第１の接点と、前記第２の基準クロック信号を受信するように構成される第２の接点とを更に備える、集積回路を更に備え、
前記第１の水晶振動子の第１の水晶体および前記第２の水晶振動子の第２の水晶体は、前記集積回路の外部に存在する、上記項目のいずれか一項に記載の装置。
（項目４）
前記第１の基準クロック信号は、第２の基準クロック信号の第２の周波数とは異なる第１の周波数を有し、前記第１の基準クロック信号および前記第２の基準クロック信号は互いに非同期である、上記項目のいずれか一項に記載の装置。
（項目５）
前記相対位相差の前記示度は、前記相対位相差に比例する時間量に対してアサートされる、上記項目のいずれか一項に記載の装置。
（項目６）
前記選択回路は、前記クロックシステム基準信号を提供するように構成されるマルチプレクサを備える、上記項目のいずれか一項に記載の装置。
（項目７）
位相固定ループを更に備え、該位相固定ループは、前記選択回路から前記システム基準クロック信号を受信するように構成される、上記項目のいずれか一項に記載の装置。
（項目８）
前記位相誤差検出器および前記位相整合検出器は、デジタル回路により実装される、上記項目のいずれか一項に記載の装置。
（項目９）
前記位相誤差検出器は、立上りエッジまたは立下りエッジのいずれかに応じて、前記相対位相差の前記示度を発生するように構成される、上記項目のいずれか一項に記載の装置。
（項目１０）
前記位相誤差検出器は、立上りエッジおよび立下りエッジの両方に応じて、前記相対位相差の前記示度を発生するように構成される、上記項目のいずれか一項に記載の装置。
（項目１１）
前記位相整合検出器は遅延素子を備え、前記遅延素子は前記事前に設定された閾値を設定するように構成される、上記項目のいずれか一項に記載の装置。
（項目１２）
前記遅延素子は調整可能な遅延を有し、該調整可能な遅延を調整することにより前記事前に設定された閾値を変更する、上記項目のいずれか一項に記載の装置。
（項目１３）
前記位相整合検出器は、前記遅延素子の出力に応じて、前記相対位相差の前記示度の状態を取り込むように構成されるフリップフロップを備える、上記項目のいずれか一項に記載の装置。
（項目１４）
第１の基準クロックと第２の基準クロックとの間の相対位相差が事前に設定された閾値を満たすことを検出することに応じて、クロック選択信号をトグルで切替えるように構成される切替制御回路であって、前記第１の基準クロック信号および前記第２の基準クロック信号は互いに非同期である、切替制御回路と、
前記切替制御回路と通信する選択回路であって、前記クロック選択信号をトグルで切替える前記切替制御信号に応じて、前記第１の基準クロック信号をクロックシステム基準信号として提供することから前記第２の基準クロック信号を前記クロックシステム基準信号として提供することへ移行するように構成される、選択回路と、を備える、装置。
（項目１５）
前記切替制御回路は、前記第１の基準クロック信号が特定の誤り範囲外にあるという示度に応じて有効化される、上記項目のいずれか一項に記載の装置。
（項目１６）
前記切替制御回路は、前記相対位相差に比例する時間量に対してアサートされる位相誤差パルスを発生し、かつ前記事前に設定された閾値を満たす時間量に応じて、前記クロック選択信号をトグルで切替えるように構成される、上記項目のいずれか一項に記載の装置。
（項目１７）
冗長クロック切替の電子的実装方法であって、
異なる周波数を有する２つの冗長クロック信号を同時に受信することと、
前記２つの冗長クロック間の相対位相差が事前に設定された閾値を満たす時を判定することと、
前記判定に応じて、前記２つの冗長クロック信号のうちの一方をクロックシステム基準信号として使用することから前記２つの冗長クロック信号のうちの他方を前記クロックシステム基準信号として使用することへ切替えることと、を含む、方法。
（項目１８）
前記２つの冗長クロック信号のうちの一方を、前記２つの冗長クロック信号のうちの他方が特定の誤り範囲外にあるという示度に応じて、アクティブ化させることを更に含む、上記項目のいずれか一項に記載の方法。
（項目１９）
異なる水晶振動子を用いて前記２つの冗長クロックの各々を発生させることを更に含む、上記項目のいずれか一項に記載の方法。
（項目２０）
前記事前に設定された閾値を調整することを更に含む、上記項目のいずれか一項に記載の方法。
（摘要）
本開示の態様は、基準の切替に関する。一実施形態では、装置は、位相誤差検出器、位相整合検出器、および選択回路を含む。位相誤差検出器は、第１の基準クロック信号と第２の基準クロック信号との間の相対位相差の示度を発生するように構成される。位相整合検出器は、相対位相差の示度を受信し、相対位相差が事前に設定された閾値を満たす時を判定するように構成される。選択回路は、位相整合検出器が、相対位相差が事前に設定された閾値を満たすと判定することに応じて、第１の基準クロック信号をクロックシステム基準信号として提供することから第２の基準クロック信号をクロックシステム基準信号として提供することへ移行するように構成される。

【図面の簡単な説明】

【0017】

【図1】図１は、実施形態による、局部水晶振動子と切替制御回路とを含む説明的電子システムの概略図である。

【0018】

【図2】図２は、実施形態による、基準の切替のタイミングを示すタイミング図である。

【0019】

【図3】図３は、実施形態による、ブロック図と、基準の切替を説明する関連するタイミング図とを含む。

【0020】

【図4】図４は、実施形態による、説明的切替制御回路と選択回路との概略ブロック図である。

【0021】

【図5A】図５Ａは、実施形態による、説明的位相誤差検出器と説明的位相整合検出器との概略図である。

【図5B】図５Ｂは、図５Ａの位相誤差検出器と位相整合検出器とに関するタイミング図である。

【図5C】図５Ｃは、図５Ａの位相整合検出器に関するタイミング図である。

【0022】

【図6】図６は、別の実施形態による、説明的位相誤差検出器と説明的位相整合検出器との概略図である。

【発明を実施するための形態】

【0023】

ある実施形態の以下の詳細な説明は、特定の実施形態についての種々の説明を提供する。しかし、本明細書において説明する発明は、例えば、特許請求の範囲により定義付けられ包含されるような、多数の異なる方法で具現化され得る。本明細書では、図面への参照を行うが、同様な参照番号は同一または機能的に類似の構成要素を示し得る。図面に示した構成要素は必ずしも正確な縮尺率で描かれているわけではないことが理解されるだろう。

【0024】

前述のように、局部水晶振動子は、例えば、周波数経年変化の自然特質により、特定の誤り範囲外へ徐々にドリフトする周波数を有し得る。このような局部振動子の緩速の経時変化の問題を克服し、かつ高価なクロックシステム基板の仕様外の局部水晶振動子基準への置換を回避するために、冗長局部水晶振動子を使用することができる。第２の局部水晶振動子を無効とする一方で、第１の局部水晶振動子を有効化してクロックシステム基準として使用できる。第１の局部水晶振動子周波数が特定の誤り範囲（例えば、約１００百万分率（ｐｐｍ））外に判定されると、第２の局部水晶振動子が有効化され、クロックシステム基準として第１の局部水晶振動子に取って替わる。この過程を、基準の切替と呼ぶことができる。基準の切替により、クロックシステム盤の寿命を、修理の必要無しに延長させることができる。

【0025】

別個の局部水晶振動子の非同期性により、第１および第２の局部水晶振動子の間の位相関係は不定であるかもしれない。同時に、これらの局部水晶振動子の周波数は、相対的に互いに近似しているかもしれない。例えば、第１および第２の局部振動子周波数間の周波数差は、約２０ｐｐｍ〜１００ｐｐｍの範囲内で選択される値未満であるかもしれない。ある適用では、第１および第２の局部振動子周波数間の周波数の変動は、約１０ｐｐｍに過ぎないかもしれない。一部の場合には、第１および第２の局部水晶振動子間の周波数差は、ほぼ局部水晶振動子の仕様により拘束され得る。

【0026】

第１および第２の局部水晶振動子が実質上互いに位相外のときに基準の切替が起こり得るので、介在する位相制御機構が無ければ、基準の切替には、選択したクロックシステム基準へ比較的大きな位相／周波数のジャンプまたは不連続性が導入され得る。このことは、特にクロックシステム基準がクロックシステム内の位相固定ループに対して使用される場合に、ネットワーク適用でのネットワークサービス中断等の、問題を生じる可能性がある。

【0027】

本開示の態様は、クロックシステム基準を切替える時を制御することに関する。このことは、選択されたクロックシステム基準への位相／周波数のジャンプを減少および／または最小化できる。２個の別個の局部水晶振動子を同時に有効化できる。これらの局部水晶振動子は相対的に近似するが異なる（例えば、おおよそ数ｐｐｍまたは数１０ｐｐｍの差異）周波数を有する。これらの２個の局部水晶振動子間の初期位相差は不定である。時間の進展に伴い、２個の局部水晶振動子間の位相差は、位相差の全範囲を周期的にたどるに違いない。２個の局部振動子からの信号は、異なる局部振動子により発生される信号のエッジが互いに整合するエッジ位置で、最小位相差を有する。この特性は、基準の切替の制御に使用できる。例えば、位相差が閾値未満であるという判定に応じて、システムは、クロックシステム基準として、第１の局部水晶振動子の使用から第２の局部水晶振動子の使用に移行することができる。したがって、システムは、ほぼ最小の位相／周波数の外乱しか受け得ない。本開示では、水晶振動子に関連して基準の切替について述べるが、本明細書で検討するいかなる原理および利点も、いかなる安定した基準クロック信号間の切替に対しても適用され得る。

【0028】

図１は、実施形態による、局部水晶振動子１０２、１０４および切替制御回路１１０を含む実施例の電子システム１００を示す。電子システム１００は、マルチプレクサ等の、選択回路１１５、および位相固定ループも含み得る。位相固定ループは、位相周波数検出器１２２、チャージポンプ１２４、ループフィルタ１２６、電圧制御振動子１２８、および周波数分割器１３０を含み得る。一実施例として、電子システム１００は、ネットワーク適用において実装できる。図１に示す破線内の構成要素は、集積回路上に具現化できる。したがて、切替制御回路１１０および選択回路１１５は、同一集積回路上に実装できる。図示のように、第１および第２の局部水晶振動子１０２、１０４は、そのような集積回路の外部に存在する。局部水晶振動子１０２、１０４の各々の少なくとも一部は、ある実施形態によるそのような集積回路の外部に存在し得る。局部水晶振動子１０２、１０４の水晶体は、例えば、回路基板上に実装することができる。電子システム１００には、図１に示すよりも、より多数または少数の構成要素を含ませることができる。

【0029】

切替制御回路１１０は、位相誤差検出器、およびパルス幅比較器等の、位相整合検出器を含み得る。位相誤差検出器は、局部水晶振動子１０２、１０４間の相対位相差を検出できる。位相誤差検出器は、局部水晶振動子１０２および１０４によりそれぞれ発生された基準クロック信号間の相対位相差の示度を発生できる。位相整合検出器は、相対位相差が事前に設定された閾値を満たす時を判定できる。例えば、位相整合検出器は、相対位相差が所望量に過ぎない時を検出できる。一実装例では、事前に設定された閾値は、ＣＭＯＳバッファの伝播遅延に対応させてもよい。例えば、０．１８μｍの処理工程では、約２００ピコ秒（ｐｓ）の検出閾値を実装して、約２００ｐｓ未満の位相外乱を検出できる。他の適当な検出閾値も実装可能である。事前に設定された閾値は、クロック周波数と独立とし得る。検出された相対位相差が事前に設定された閾値未満のとき、位相整合検出器は、システム基準クロック信号として、第１の基準クロック信号の使用と第２の基準クロック信号の使用との間で移行する出力信号を、発生することができる。基準の切替が、例えば次のクロックエッジで、次いで生じる。切替制御回路１１０は、クロック選択信号を、図１にマルチプレクサとして示す選択回路１１５に提供して、選択回路１１５の出力として、第１の局部水晶振動子１０２の出力または第２の局部水晶振動子１０４の出力を、提供するか選択させることができる。図１に示すように、選択回路１１５の出力は、位相固定ループに提供できる。

【0030】

図示の位相固定ループは、位相周波数検出器１２２、チャージポンプ１２４、ループフィルタ１２６、電圧制御振動子１２８、および周波数分割器１３０を含む。電圧制御振動子１２８の出力は、１個以上の周波数分割器により周波数分割され得る。図１に示すように、第１の周波数分割器１３２は、電圧制御振動子１２８の出力の周波数を係数Ｍ１だけ減少させることができ、第２の周波数分割器１３４は、電圧制御振動子１２８の出力の周波数を係数Ｍ１とは異なる係数Ｍ２だけ減少させることができる。周波数分割された電圧制御振動子１２８の信号は、集積回路の出力接点に提供され得る。図１に示すように、第１および第２の周波数分割器１３２および１３４の出力は、バッファ１３６および１３８によりそれぞれ保留させることができる。バッファ１３６および１３８の出力は、集積回路の、ピン等の、接点に提供でき、この集積回路は、切替制御回路１１０と、選択回路１１５と、位相固定ループとを含んでいる。加えて、選択回路１１５による基準クロック出力は、バッファ１４０により保留させて、集積回路の接点に提供できる。

【0031】

図２は、基準の切替が本明細書に開示された回路で生じ得る、時間を示すタイミング図である。本図面は、比例的にはなっていないかもしれない。図１の第１の局部水晶振動子１０２等の、第１の振動子の出力は、図２ではＣＬＫ０と標記されている。図１の第２の局部水晶振動子１０４等の、第２の振動子の出力は、図２ではＣＬＫ１と標記されている。ＣＬＫ０およびＣＬＫ１のＸＯＲ論理関数は、ＣＬＫ０とＣＬＫ１との間の位相誤差を示す信号を発生し得る。ＣＬＫ０とＣＬＫ１との論理ＸＯＲは、図示したようなあるいは立下りエッジに代わる立上りエッジ等の、ＣＬＫ０とＣＬＫ１とのうちの一方のエッジに対して検出され得る。ＣＬＫ０とＣＬＫ１との論理ＸＯＲにより発生されたパルスが事前に設定された閾値未満の時間量に対してアサートされたことの検出に応じて、クロック選択信号ＣＬＫ＿ＳＥＬは移行を行える。図２に示すように、位相固定ループ基準ＰＬＬ＿ＲＥＦは、基準の切替が生じるまではＣＬＫ０をたどり、次いで基準の切替が生じた後はＣＬＫ１をたどる。基準の切替は、クロック選択信号ＣＬＫ＿ＳＥＬが移行した後の次のクロック位相またはクロックサイクルにおいて生じ得る。

【0032】

図３は、実施形態による基準の切替を示す、関連するタイミング図付のブロック図３００を含む。論理ＸＯＲは、図１の局部水晶振動子１０２および１０４等の、２つの基準クロックの出力に対して遂行できる。図示のように、ＸＯＲ回路３０２は、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との論理ＸＯＲを遂行できる。ＸＯＲ回路３０２は、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１とが同一の論理レベルを有するとき、低論理レベルを出力できる。逆に、ＸＯＲ回路３０２は、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１とが異なる論理レベルを有するとき、高論理レベルを出力できる。第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１とが異なる位相にある時間量は、これらの基準クロック間の相対位相差を示し得る。ＸＯＲ回路３０２の出力はパルス信号でもよく、このパルス信号は基準クロック間の相対位相差に対応する時間量に対してアサートされる。パルス信号はアサートされると、当該信号はアクティブな論理状態で存在し得る。アクティブな論理状態は、回路実装にしたがって、低論理状態または高論理状態で存在し得る。図３で、ＸＯＲ回路３０２からのパルス信号出力は、高論理状態に対してアサートされる。

【0033】

基準クロック信号間の位相誤差を示すパルスは、立下りエッジ等の一方のクロックエッジに対するパルスを検出するように、フィルタ処理をされ得る。図３に示すフィルタ３０４は、そのようなフィルタ処理を実装できる。図３のタイミング図で、フィルタ３０４の出力はｋ１と標記されている。一方のクロックエッジに対するパルスは、遅延素子３０６により遅延させることができる。遅延素子３０６は、１個以上の否定回路を含み得る。図３に示す遅延素子３０６は、Ｔ＿ｄｅｌａｙの遅延を有するバッファである。図３のタイミング図で、遅延素子３０６の出力はｋ２と標記されている。

【0034】

パルスと遅延させたパルスとの論理ＡＮＤは、パルス幅が遅延Ｔ＿ｄｅｌａｙ未満であるかを検出でき、事前に設定された閾値を実装できる。ＡＮＤ回路３０８は、パルスと遅延させたパルスとの論理ＡＮＤ関数を遂行できる。図３のタイミング図で、ＡＮＤ回路３０８の出力はｋ３で標記されている。パルスと遅延させたパルスとの両方がアサートされると、ＡＮＤ回路３０８は、図３のタイミング図に示すようにより短いパルスを発生する。パルスと遅延させたパルスとがクロックサイクル中の同一時にアサートされないとき、ＡＮＤ回路３０８の出力は当該クロックサイクル中アサートされないままとなる。このことは、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との間の相対位相差が、事前に設定された閾値未満であることを示す。

【0035】

紛失パルス検出器３１０は、パルス幅が事前に設定された閾値未満である時を検出できる。応じて、クロック選択信号ＣＬＫ＿ＳＥＬがアサートされ得る。図３のタイミング図で、紛失パルス検出器３１０の出力はｋ４で標記されている。紛失パルス検出器３１０の出力は、フリップフロップ等の状態素子により取り込まれ、フリップフロップの出力がクロック選択信号ＣＬＫ＿ＳＥＬを提供し得る。クロック選択信号ＣＬＫ＿ＳＥＬは、図１に示したマルチプレクサ等の選択回路に提供され得る。クロック選択信号ＣＬＫ＿ＳＥＬをアサートすることにより、システムを、クロックシステム基準として、第１の基準クロック信号ＣＬＫ０を使用することから第２の基準クロック信号ＣＬＫ１を使用することへ移行させることができる。

【0036】

他の論理的に等価の回路でも、図３に示す位相誤差検出と位相整合検出とを実装し得る。回路実装により、図３に示す論理関数を異なる順序で遂行できおよび／または等価回路を用いて論理関数を組合せることができる。

【0037】

図４は、実施形態による切替制御回路１１０ａおよび選択回路１１５の実施形態を示す。切替制御回路１１０ａは、位相誤差検出器４１０と位相整合検出器４２０とを含み得る。図示の切替制御回路１１０ａは、例えば、図１の切替制御回路１１０を実装できる。

【0038】

位相誤差検出器４１０は、基準切替信号ＲＥＦ＿ＳＷをイネーブル信号として受信できる。基準切替信号ＲＥＦ＿ＳＷは、特定の誤り範囲外のクロックシステム基準として提供されている基準クロックに応じて、位相誤差検出器４１０を有効化できる。位相誤差検出器４１０は、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との間の位相誤差を示す位相誤差パルスを発生することができる。第１の基準クロック信号ＣＬＫ０および第２の基準クロック信号ＣＬＫ１は互いに非同期であり得る。位相誤差パルスは、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との論理ＸＯＲまたは論理ＸＮＯＲであり得る。位相誤差パルスは、ある実施形態によれば、立上りエッジ等の２つのクロックエッジのうちの一方で、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との相対位相差に対応させることができる。他のいくつかの実施形態では、位相誤差パルスは、立上りおよび立下りのクロックエッジの両方で、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との間の相対位相差に対応させることができる。位相誤差パルスは、同一クロックサイクル内の第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との立上りエッジ間の時間量に対応する時間量に対してアサートさせることができる。したがって、位相誤差パルスは、第１の基準クロック信号ＣＬＫ０と第２の基準クロックＣＬＫ１との間の相対位相差に対応する時間量に対してアサートさせることができる。一部の実施形態によれば、位相誤差検出器４１０は、相対位相差を示す信号を異なる方法で発生できる。例えば、位相誤差検出器４１０は、実施形態では、異なる基準クロック間の相対位相差を示す信号レベルを有する信号を発生できる。

【0039】

位相整合検出器４２０は、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１とのクロックエッジが事前に設定された閾値以内で整合される時を検出できる。位相整合検出器４２０は、相対位相差の示度を位相誤差検出器４１０から受信し、相対位相差が事前に設定された閾値を満たす時を検出することができる。

【0040】

位相整合検出器４２０はパルス幅比較器であってもよく、位相誤差パルスが僅か事前に設定された閾値に対してアサートされる時を検出する。位相整合検出器は遅延素子を含むことができ、事前に設定された閾値は遅延素子の遅延に対応させることができる。ある実施形態では、遅延素子は調整可能な遅延を有することができ、調整可能な遅延を調整することにより事前に設定された閾値を変更できる。位相整合検出器４２０は、遅延素子の出力に応じて、位相誤差検出器４１０の出力の状態を取り込むように構成されたフリップフロップを含むこともできる。

【0041】

位相誤差パルス等の、位相誤差検出器の出力が、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との間の相対位相差が事前に設定された閾値未満であることを示すとき、位相整合検出器４２０は、クロック選択信号ＣＬＫ＿ＳＥＬをトグルで切替えることができる。クロック選択信号ＣＬＫ＿ＳＥＬのトグル切替に応じて、選択回路１１５は、第１の基準クロック信号ＣＬＫ０の代わりに、第２の基準クロック信号ＣＬＫ１を基準クロック信号ＣＫ＿ＲＥＦとして提供できる。基準クロック信号ＣＫ＿ＲＥＦは、一部の実施形態では、図１のクロックシステム基準ＰＬＬ＿ＲＥＦに対応させることができる。位相誤差検出器４１０と位相整合検出器４２０とにより提供される基準の切替制御は、基準クロック信号ＣＫ＿ＲＥＦを用いる電子システムを実質的に妨害することなく、基準の切替を実装できる。

【0042】

図５Ａは、位相誤差検出器４１０ａと位相整合検出器４２０ａとの実施形態を示す。図４の位相誤差検出器４１０は、図５Ａの位相誤差検出器４１０ａの特長の任意の組合せを含み得る。同様に、図４の位相整合検出器４２０は、図５Ａの位相整合検出器４２０ａの特長の任意の組合せを実装し得る。位相誤差検出器４１０ａおよび位相整合検出器４２０ａは、図５Ａに示すようなデジタル回路により実装できる。図示の位相整合検出器４２０ａはパルス幅比較器であり、位相誤差検出器４１０ａからの位相誤差パルスは、遅延素子により実装される事前に設定された閾値に極めて近い時間に対してアサートされる時を検出できる。図５Ｂは、図５Ａの位相誤差検出器４１０ａおよび位相整合検出器４２０ａの内部の信号のタイミング図である。図５Ｃは、図５Ａの位相整合検出器４２０ａ内の信号のタイミング図である。

【0043】

位相誤差検出器４１０ａは、フリップフロップ５０２および５０４、ＮＡＮＤゲート５０６、遅延素子５０８、ＸＮＯＲゲート５１０、およびＯＲゲート５１２を含み得る。第１のフリップフロップ５０２は第１の基準クロック信号ＣＬＫ０をクロック入力部で受信でき、第２のフリップフロップ５０４は第２の基準クロック信号ＣＬＫ１をクロック入力部で受信できる。図示のフリップフロップ５０２および５０４は、高論理状態に対応する値に設定されたＤ入力部付のＤ形フリップフロップである。フリップフロップ５０２および５０４の出力ｐｆｄｏ＿０およびｐｆｄｏ＿１は、それぞれ、ＮＡＮＤゲート５０６に提供される。ＮＡＮＤゲート５０６の出力ｆｂ＿ｒｂは、遅延素子５０８に提供される。遅延素子５０８は、１個以上の否定回路、または図５Ａに示すバッファ等の、他のゲートを含み得る。遅延素子５０８は、フリップフロップ５０２および５０４の入力をリセットするためのリセット信号ｆｂ＿ｒｂ＿ｄｅｌを提供する。ＮＡＮＤゲート５０６および遅延素子５０８は、フリップフロップ５０２および５０４の出力ｐｆｄｏ＿０およびｐｆｄｏ＿１を、それぞれ、これらの出力の高まりの瞬間に応じて、デアサートさせる。ＮＡＮＤゲート５０６と遅延素子５０８とを介した伝播遅延は、フリップフロップ５０２および５０４の出力ｐｆｄｏ＿０およびｐｆｄｏ＿１を、それぞれ、どの程度の長さアサートさせるかを判定できる。

【0044】

ＸＮＯＲゲート５１０は、フリップフロップ５０２および５０４の出力に対して論理ＸＮＯＲを遂行できる。論理ＸＮＯＲ関数は、入力信号が同一状態の時には高論理値を、かつ入力信号が異なる状態の時には低論理値を有する出力を発生する。ＸＮＯＲゲート５１０の出力ｐｆｄｏ＿ＸＮＯＲは誤りパルスでもよく、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との間の相対位相差に対応する時間量に対してアサートされる。図５Ｂに示すように、ＸＮＯＲゲート５１０の出力ｐｆｄｏ＿ＸＮＯＲは、入力信号が異なる状態のとき、低論理状態でアサートされる。ＮＡＮＤゲート５０６と遅延素子５０８との機能性は、ＸＮＯＲゲート５１０が図５Ａの実施形態における立上りエッジ等の、クロックエッジの一タイプに対して発生される位相誤差パルスを発生するように、フリップフロップ５０２および５０４をリセットできる。

【0045】

図示の位相整合検出器４２０ａは、プログラマブル遅延素子５２０およびフリップフロップ５２２を含む。プログラマブル遅延素子５２０は調整可能な遅延を有する。プログラマブル遅延素子５２０は、ＯＲゲート５１２の出力ｐｄｆｏ＿ＯＲを遅延させ、かつ遅延させたＯＲゲート５１２の出力をフリップフロップ５２２のクロック入力部に提供することができる。ある実施形態では、直列の一連のフリップフロップにより、フリップフロップ５２２の機能性を実装できる。このことにより、一部の適用で起こり得る準安定性問題を克服できる。図示のフリップフロップ５２２は、Ｄ形フリップフロップであり、ＸＮＯＲゲート５１０の出力ｐｆｄｏ＿ＸＮＯＲをＤ形入力部で受信する。したがって、フリップフロップ５２２は、クロック選択信号ＣＬＫ＿ＳＥＬを発生することができる。クロック選択信号ＣＬＫ＿ＳＥＬは、図１および／または４の選択回路１１５に提供され得る。クロック選択信号ＣＬＫ＿ＳＥＬのトグル切替に応じて、基準の切替が生じ得る。

【0046】

図５Ｂに示すように、ＯＲゲート５１２の出力ｐｆｄｏ＿ＯＲは、Ｘだけ遅延され、該量はＣＬＫ０／ＣＬＫ１のエッジスキュー閾値と等しく設定できる。遅延Ｘは、図５Ａに示すようにプログラマブルとし得る。遅延させた信号ｐｆｄｏ＿ＯＲ＿ｄｅｌを図５Ａのフリップフロップ５２２等の、状態素子へのクロック入力として使用することは、ＸＮＯＲゲート５１０の出力ｐｆｄｏ＿ＸＮＯＲを、状態素子を用いて、サンプリングすることを可能にする。ＣＬＫ０／ＣＬＫ１のエッジスキューがＸより大きいとき、遅延させた信号ｐｆｄｏ＿ＯＲ＿ｄｅｌの立上りエッジは誤りパルスｐｆｄｏ＿ＸＮＯＲの低状態以内にあり、状態素子は論理０値を格納する。このことは、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との間の相対位相差がエッジスキュー閾値を満たさないことを示す。他方、クロック信号ＣＬＫ０／ＣＬＫ１のエッジスキューがＸより小さいとき、遅延させた信号ｐｆｄｏ＿ＯＲ＿ｄｅｌの立上りエッジは誤りパルスｐｆｄｏ＿ＸＮＯＲの低状態の外側にあり、状態素子は論理１値を格納する。このことは、第１の基準クロック信号ＣＬＫ０と第２の基準クロック信号ＣＬＫ１との間の相対位相差がエッジスキュー閾値を満たすことを示す。図５Ａに示す回路では、論理１値は相対位相整合を検出するためのフラグである。

【0047】

図５Ｃは、位相整合検出器４２０ａに対するタイミング図を示す。クロック選択信号ＣＬＫ＿ＳＥＬは、遅延させた信号ｐｆｄｏ＿ＯＲ＿ｄｅｌと、同時に高である出力ｐｆｄｏ＿ＸＮＯＲとの重複に応じて、トグル切替を行う。より具体的には、ＸＮＯＲゲート５１０の出力ｐｆｄｏ＿ＸＮＯＲが、遅延させた信号ｐｆｄｏ＿ＯＲ＿ｄｅｌａｙの立上りエッジ時に高であるとき、クロック選択信号ＣＬＫ＿ＳＥＬはトグル切替を行う。

【0048】

図６は、位相誤差検出器４１０ｂと位相整合検出器４２０ａとの実施形態を示す。図４の位相誤差検出器４１０は、図６の位相誤差検出器４１０ｂの特長の任意の組合せを含み得る。図示の位相整合検出器４２０ｂはパルス幅比較器である。位相整合検出器４２０ａは、図５Ａ〜５Ｃに関して述べたと同じ機能性を実装できる。

【0049】

図６の位相誤差検出器４１０ｂは、図５Ａの位相誤差検出器４１０ａと比べて、追加の回路を含む。追加の回路は、位相誤差が２πラジアンの全サイクルに近づくのを防止するための位相誤差キャッピング回路６０１を含み得る。位相誤差は、遅れ側クロックの立上りエッジと、これに対応する先行側クロックの立上りエッジとの間の時間を表し得る。位相誤差キャッピング回路６０１は、位相誤差が先行側クロックのサイクルの２分の１より大きい時を検出できる。位相誤差が先行側クロックのサイクルの２分の１より大きいことの検出に応じて、位相誤差キャッピング回路６０１は、いずれのクロックが先行側クロックであるかを変更することにより、位相誤差極性を変更できる。このことにより、次のクロックサイクルに対する位相誤差がクロックサイクルの半分未満に確実になるはずである。したがって、位相誤差キャッピング回路６０１は位相誤差が２πラジアンの全サイクルに近づくのを防止するはずである。

【0050】

位相誤差キャッピング回路６０１は、第１および第２の基準クロックＣＬＫ０およびＣＬＫ１を、それぞれ、反転させるための否定回路６０２および６０４を含み得る。第１の基準クロック信号ＣＬＫ０に関する第１の信号経路を、以下に説明する。第１の信号経路は、否定回路６０２、フリップフロップ６０６および６０８、否定回路６１４、およびＮＡＮＤゲート６１６を含み得る。第２の基準クロック信号ＣＬＫ１に関する第２の信号経路は、第２の信号経路が異なる入力および出力部に結合されることを除いて、第１の信号経路と実質的に同じとし得る。図示のように、第２の信号経路は、否定回路６０４、フリップフロップ６１０および６１２、否定回路６１８、およびＮＡＮＤゲート６２０を含み得る。

【0051】

反転された第１の基準クロックは、フリップフロップ６０６に提供され得る。そのため、フリップフロップ５０２の出力は、第１の基準クロック信号ＣＬＫ０の立下りエッジに応じて、フリップフロップ６０６を用いて、サンプリングされ得る。フリップフロップ６０８は、反転された第１の基準クロックを用いて前回の状態のフリップフロップ６０６のサンプリングを行える。フリップフロップ６０６および６０８は、アクティブ低イネーブル信号Ｅｎａｂｌｅをリセット入力部で受信できる。フリップフロップ６０８の出力は、図示のように、否定回路６１４を用いて反転され得る。あるいは、フリップフロップ６０８は、アクティブ低出力を提供できる。ＮＡＮＤゲート６１６は、フリップフロップ６０６からのサンプリングされた値Ｄｅｔ０と、フリップフロップ６０８によるサンプリングされた値の（例えば、図示の否定回路６１４の出力により提供されるような）反転したものとに対して、ＮＡＮＤ機能を遂行できる。ＮＡＮＤゲート６１６の出力は、第１の基準クロックのクロックサイクルの半分未満である位相誤差に応じて、高論理値であるはずである。ＮＡＮＤゲート６１６の出力は、第１の基準クロックのクロックサイクルの半分より大きい位相誤差に応じて、低論理値であるはずである。ＮＡＮＤゲート６１６の出力は、例えば、フリップフロップ５０２が図示のようにＤ形フリップフロップである場合、Ｄ入力部に提供されることによりフリップフロップ５０２によりサンプリングされ得る。

【0052】

サンプリングされた値Ｄｅｔ０が低論理値であるとき、位相誤差は、本実施例での先行側クロックである、第１の基準クロックの第１の半サイクル未満である。低論理値を有するサンプリングされた値Ｄｅｔ０は、ＮＡＮＤゲート６１６を介してフリップフロップ５０２に高論理入力を提供できる。この場合、位相誤差検出器４１０ｂの位相誤差検出は、図５Ａの位相誤差検出器４１０ａと同様に機能し得る。

【0053】

他方、サンプリングされた値Ｄｅｔ０が高論理値を有するとき、位相誤差が第１の基準クロックの第１の半サイクルより大きい可能性がある。サンプリングされた値Ｄｅｔ０と共に、フリップフロップ６０６の前回の状態の反転されたものは、共同で、フリップフロップ５０２の入力を１サイクルの間、低論理レベルに設定し得る。例えば、ＮＡＮＤゲート６１６は、図示のフリップフロップ５０２のＤ入力部に低論理レベルを、１サイクルの間、提供できる。したがって、第２の基準クロック信号ＣＬＫ１は、位相誤差検出器４１０ｂにおいて位相誤差を判定するための先行側クロックとなり得る。

【0054】

図６に示したフリップフロップ６０６および６１０は、ある実装例による直列鎖状フリップフロップ（例えば、３個のフリップフロップの直列鎖）として、各々実装され得る。一部の場合、直列鎖状フリップフロップは、潜在的な準安定性問題を克服し得る。同様に、位相整合検出器４２０ａのフリップフロップ５２２も、直列鎖状フリップフロップにより実装され得る。前述したように、否定回路６０４、フリップフロップ６１０、等に関する第２の信号経路は、第１の信号経路と実質的に同様に動作し得る。

【0055】

上述の実施形態では、基準の切替のための装置、システム、および方法を、特定の実施形態との関連で説明した。しかし、実施形態の原理および利点は、円滑な基準の切替が必要な他のいかなるシステム、装置、または方法に対しても使用可能である。ある実施形態を局部水晶振動子に関して説明したが、本明細書に説明した原理および利点は、他の振動子により発生される信号に対しても適用可能であることが理解されるであろう。開示した実施形態は２つの冗長クロックに関して説明してもよいのだが、本明細書で述べた原理および利点は３つ以上の冗長クロックのシステムにも適用可能である。しかも、一部の論理回路は説明目的で提供されたが、他の論理的に等価の回路を代替的に実装して本明細書に説明した機能性を達成させることもできる。

【0056】

本明細書で説明した原理および利点は、種々の装置において実装し得る。そのような装置の実施例には、家庭用電化製品、家庭用電化製品の部品、電子試験設備等を含み得るが、これらに限定されない。家庭用電化製品の部品の実施例には、クロッキング回路、アナログデジタル変換器、増幅器、整流器、プログラマブルフィルタ、減衰器、可変周波数回路等を含み得る。電子デバイスの実施例には、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路も含み得る。家庭用電化製品には、無線デバイス、携帯電話（例えば、スマートフォン）、セルラ基地局、電話機、テレビジョン、コンピユータモニタ、コンピユータ、携帯コンピユータ、タブレットコンピユータ、ラップトップコンピユータ、携帯情報端末（ＰＤＡ）、マイクロ波、冷凍機、ステレオシステム、カセットレコーダまたはプレイヤ、ＤＶＤプレイヤ、ＣＤプレイヤ、デジタルビデオレコーダ（ＶＤＲ）、ＶＣＲ、ＭＰ３プレイヤ、ラジオ、カムコーダ、カメラ、デジタルカメラ、携帯メモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、複写機、ファクシミリ装置、スキャナ、多機能周辺装置、腕時計、時計等を含み得るが、これらに限定されない。更に、装置には、未製品を含み得る。

【0057】

文脈上他に明らかに要求されない限り、本明細書および特許請求の範囲を通して、「備える」、「備えている」、「含む」、「含んでいる」等の語は、排他的または網羅的意味とは対照的に、包含的意味に、すなわち、「含むが、限定はされない」意味に解釈されるべきである。「結合される」または「接続される」の語は、本明細書で一般的に使用される場合、直接接続されるか、または１個以上の中間構成要素を経由して接続されるかのずれかで構わない２個以上の要素を指す。加えて、「本明細書で」、「以上に」、「以下に」、および同様のインポートの語は、本出願で使用される場合、本出願を全体として指すのであって、本出願の特定部分を指すのではない。文脈上許容される場合、単数または複数を用いた詳細な説明中の語は、複数または単数もまた、それぞれ、含み得る。２個以上のアイテムのリストに関する「または」の語は、リスト中のアイテム、リスト中の全てのアイテム、およびリスト中のアイテムの任意の組合せ、の語の解釈の全てに及ぶように意図されている。本明細書において提供される全ての数値は、測定誤り以内の類似値を含むように意図されている。

【0058】

しかも、とりわけ、「〜することができる」、「〜することができるだろう」、「〜かもしれない」、「〜してもよい」、「例えば（ｅ．ｇ．）」、「例えば（ｆｏｒ ｅｘａｍｐｌｅ）」等の、本明細書で使用される条件付の語は、他で特に述べていない限り、あるいは使用される文脈の範囲内で理解される限り、ある実施形態が、他の実施形態は含まない、ある特長、構成要素および／または状態を含むことを伝えるように一般に意図されている。

【0059】

本明細書で提供される発明の教示は、必ずしも上述のシステムではない他のシステムにも適用され得る。上述の種々の実施形態の構成要素および行為は、組み合わされて更なる実施形態を提供し得る。本明細書で述べた方法の行為は、適当な方法で、任意の順序で遂行され得る。しかも、本明細書で述べた方法の行為は、適当な方法で、連続的にまたは並行に遂行され得る。

【0060】

本発明のある実施形態を説明したが、これらの実施形態は実施例として提供されるに過ぎず、本開示の範囲を限定することを意図するものではない。実際、本明細書で説明した新規な方法およびシステムは、種々の他の形態で具現化させてもよい。更に、本開示の精神から逸脱しない限り、本明細書で説明した方法およびシステムの形態に様々な省略、置換、および変更を行ってもよい。添付の特許請求の範囲およびそれらの均等物は、本開示の範囲および精神内に収まるであろうように、そのような形態または変更例を網羅することが意図されている。したがって、本発明の範囲は、特許請求の範囲を参照することによって定義される。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】