特許 6014612 高速、高電圧マルチプレクサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6014612

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月25日

(54)【発明の名称】高速、高電圧マルチプレクサ

(51)【国際特許分類】

   H03K 17/687 20060101AFI20161011BHJP

   H03M 1/12 20060101ALI20161011BHJP

   H03K 17/693 20060101ALI20161011BHJP

【ＦＩ】

   H03K17/687 G

   H03M1/12 A

   H03K17/693 A

【請求項の数】10

【全頁数】11

(21)【出願番号】特願2013-555585(P2013-555585)

(86)(22)【出願日】2012年2月24日

(65)【公表番号】特表2014-511619(P2014-511619A)

(43)【公表日】2014年5月15日

(86)【国際出願番号】US2012026430

(87)【国際公開番号】WO2012116251

(87)【国際公開日】20120830

【審査請求日】2015年2月3日

(31)【優先権主張番号】13/034,438

(32)【優先日】2011年2月24日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】シャンカール ティルナッカラス

(72)【発明者】

【氏名】ロバート イー シーモア

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０３０４４９２（ＵＳ，Ａ１）

【文献】 米国特許第０７０６４５９９（ＵＳ，Ｂ１）

【文献】 特開２００６−３３２８３８（ＪＰ，Ａ）

【文献】 特開２００５−１１７６１９（ＪＰ，Ａ）

【文献】 特開平０６−２１６７３３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／６８７

Ｈ０３Ｋ １７／６９３

Ｈ０３Ｍ １／１２

(57)【特許請求の範囲】

【請求項1】

装置であって、
負の電圧レールと、
正の電圧レールと、
複数のマルチプレクサセルであって、各マルチプレクサセルが複数の選択信号の少なくとも１つにより制御され、制御信号がディアサートされるときに各マルチプレクサセルが不活性化され、各マルチプレクサセルが、
入力端子と、
出力端子と、
前記負の電圧レールに結合されるスイッチネットワークと、
前記入力端子と前記出力端子と前記スイッチネットワークとに結合されるブーストされたスイッチと、
を含む、前記複数のマルチプレクサセルと、
前記マルチプレクサセルの各々の前記出力端子と各マルチプレクサセルの前記スイッチネットワークと前記正の電圧レールとに結合され、前記制御信号により制御されるブースト回路と、
を含み、
前記ブースト回路が、
前記正の電圧レールに及び各マルチプレクサセルの前記スイッチネットワークに結合される第１のスイッチであって、前記制御信号がアサートされるときに活性化される前記第１のスイッチと、
接地に及び各マルチプレクサセルの前記出力端子に結合される第２のスイッチであって、前記制御信号がアサートされるときに活性化される前記第２のスイッチと、
前記第１及び第２のスイッチ間に結合されるキャパシタと、
を更に含み、
各ブーストされたスイッチが、そのソースで前記入力端子に、そのドレインで前記出力端子に、及びそのゲートで前記スイッチネットワークに結合されるＮＭＯＳトランジスタを更に含み、
各スイッチネットワークが、
前記ＮＭＯＳトランジスタの前記ソースに結合される第３のスイッチと、
前記第３のスイッチと前記出力端子との間に結合される第４のスイッチと、
前記第３及び第４のスイッチ間のノードに及び接地に結合される第５のスイッチと、
前記負の電圧レールと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第６のスイッチと、
前記第１のスイッチと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第７のスイッチと、
を更に含む、装置。

【請求項2】

請求項１に記載の装置であって、
前記装置の入力範囲が、＋／−１２Ｖ、＋／−１０Ｖ、＋／−５Ｖ、０Ｖ〜１０Ｖ、及び０Ｖ〜５Ｖである、装置。

【請求項3】

請求項１に記載の装置であって、
前記負の電圧レールが約−１５Ｖの電圧を有する、装置。

【請求項4】

装置であって、
負の電圧レールと、
正の電圧レールと、
複数のマルチプレクサセルを有するマルチプレクサであって、各マルチプレクサセルが選択信号複数のセットの少なくとも１つにより制御され、各マルチプレクサセルが、
入力端子と、
出力端子と、
前記負の電圧レールに結合されるスイッチネットワークと、
前記入力端子と前記出力端子と前記スイッチネットワークとに結合されるブーストされたスイッチと、
を含む、前記複数のマルチプレクサセルと、
前記マルチプレクサセルの各々の前記出力端子と各マルチプレクサセルの前記スイッチネットワークと前記正の電圧レールとに結合されるブースト回路であって、制御信号により制御される、前記ブースト回路と、
各マルチプレクサセルの前記出力端子に結合されるアナログデジタルコンバータ（ＡＤＣ）であって、サンプリング位相の間に前記マルチプレクサからの出力信号をサンプリングし、変換位相の間に変換を実行し、変換位相の間に各マルチプレクサセルが不活性化される、前記ＡＤＣと、
を含み、
前記ブースト回路が、
前記正の電圧レールに及び各マルチプレクサセルの前記スイッチネットワークに結合される第１のスイッチと、
接地に及び各マルチプレクサセルの前記出力端子に結合される第２のスイッチであって、前記サンプル位相の少なくとも一部の間に前記制御信号がアサートされるときに前記第１及び第２のスイッチが活性化される、前記第２のスイッチと、
前記第１及び第２のスイッチ間に結合されるキャパシタと、
を更に含み、
選択信号の各セットが第１の選択信号と第２の選択信号を更に含み、
各ブーストされたスイッチが、そのソースで前記入力端子に、そのドレインで前記出力端子に、及びそのゲートで前記スイッチネットワークに結合されるＮＭＯＳトランジスタを更に含み、
各スイッチネットワークが、
前記ＮＭＯＳトランジスタの前記ソースに結合され、前記選択信号のセットの前記第１の選択信号により制御される第３のスイッチと、
前記第３のスイッチと前記出力端子との間に結合され、前記選択信号のセットの前記第１の選択信号により制御される第４のスイッチと、
前記第３及び第４のスイッチ間のノードに及び接地に結合される第５のスイッチであって、前記選択信号のセットの前記第２の選択信号により制御される前記第５のスイッチと、
前記負の電圧レールと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第６のスイッチであって、前記選択信号のセットの前記第２の選択信号により制御される前記第６のスイッチと、
前記第１のスイッチと前記ＮＭＯＳトランジスタの前記ゲートとの間に結合される第７のスイッチであって、前記選択信号のセットの前記第１の選択信号により制御される前記第７のスイッチと、
を更に含む、装置。

【請求項5】

請求項４に記載の装置であって、
前記マルチプレクサの入力範囲が、＋／−１２Ｖ、＋／−１０Ｖ、＋／−５Ｖ、０Ｖ〜１０Ｖ、及び０Ｖ〜５Ｖである、装置。

【請求項6】

請求項４に記載の装置であって、
前記負の電圧レールが約−１５Ｖの電圧を有する、装置。

【請求項7】

請求項４に記載の装置であって、
前記第１、第２、第３、第４、第５、第６及び第７のスイッチがＣＭＯＳスイッチである、装置。

【請求項8】

請求項４に記載の装置であって、
前記変換位相の間に前記複数の選択信号のセットの各々をディアサートするブーストロジックを更に含む、装置。

【請求項9】

複数のチャネルを有するマルチプレクサを用いることにより、複数のアナログ入力信号の選択されたアナログ入力信号の少なくとも一部をデジタル化するための方法であって、各チャネルが前記アナログ入力信号の少なくとも１つに関連付けられ、各チャネルが一対の選択信号に関連付けられ、各チャネルが、入力端子と出力端子とブーストされたＮＭＯＳスイッチとを有するセルを含み、
前記方法が、
各セルに対する前記入力端子及び出力端子を分離するために選択信号の各対から第１の選択信号をアサートする工程と、
選択信号の各対から前記第１の選択信号がアサートされる間にサンプル位相の初期部分中にブーストキャパシタを充電する工程と、
前記選択されたアナログ入力信号に関連付けられる前記セルに対する前記入力端子及び出力端子を共に結合するように、関連付けられたブーストされたＮＭＯＳスイッチに前記ブーストキャパシタにストアされた電圧を提供するように、前記選択されたアナログ入力信号に関連付けられる第２の選択信号をアサートする工程と、
前記選択されたアナログ入力信号の前記部分をデジタル化する工程と、
を含む、方法。

【請求項10】

請求項９に記載の方法であって、
前記第１の選択信号をアサートする工程が、各セルにおける前記入力端子と出力端子との間のノードを接地するように各セルにおける前記ノードに結合されるスイッチを活性化することを更に含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概してマルチプレクサに関し、更に特定して言えば、概してアナログデジタルコンバータ（ＡＤＣ）と共に用いられる、高速、高電圧マルチプレクサに関連する。

【背景技術】

【0002】

図１及び図２は従来のマルチチャネルデータコンバータシステム１００を示す。システム１００は、マルチプレクサ（ＭＵＸ）１０２、例えば２５０ｋサンプル数毎秒（ＳＰＳ）で動作する逐次比較レジスタ（ＳＡＲ）アナログデジタルコンバータ（ＡＤＣ）であり得る、ＡＤＣ１０４、ブーストロジック１０６、及び選択ロジック１０８を概して含む。典型的に、ＭＵＸ１０２は、幾つかのアナログ入力信号ＩＮ１〜ＩＮＮを受け取り、ＡＤＣ１０４に、ＡＤＣ１０４によって変換された多重化されたアナログ信号をデジタル出力信号ＤＯＵＴに提供するようにする。ブーストロジック１０６及び選択ロジック１０８は概して、サンプル信号ＳＡＭＰＬＥに基づいて（選択信号ＳＥＬ１〜ＳＥＬＮを用いて）アナログ入力信号ＩＮ１〜ＩＮＮのインターリーブを実行する。ＭＵＸ１０２（これは、図２において更に詳細に見ることができる）は概して、セル２０２−１〜２０２−Ｎ（各々がＭＵＸ１０２のチャネルに対応する）で構成される。各セル２０２−１〜２０２−Ｎは概して及びそれぞれ、スイッチＳｌ−１〜Ｓ５−１からＳｌ−Ｎ〜Ｓ５−Ｎ、キャパシタＣ１〜ＣＮ、トランジスタＱｌ−１〜Ｑ３−１からＱｌ−Ｎ〜Ｑ３−Ｎ（これらは各々概してＮＭＯＳトランジスタである）、及び伝送ゲート２０４−１／２０６−１〜２０４−Ｎ／２０６−Ｎを含む。

【0003】

ＭＵＸ１０２（図２に更に詳細に示す）のオペレーションは概してサンプル信号ＳＡＭＰＬＥの位相に依存する。まず、キャパシタＣ１〜ＣＮが、選択信号ＳＥＬ１−Ａ〜ＳＥＬＮ−Ａをディアサートすること及び選択信号ＳＥＬ１−Ｂ〜ＳＥＬＮ−Ｂをアサートすることにより、正のレールＨＰＶＤＤ上の電圧まで充電される。キャパシタＣ１〜ＣＮの充電後及び一例として、チャネル１（セル２０２−１）が選択されると仮定する場合、選択信号ＳＥＬ１−Ａがアサートされ、一方、ＳＥＬ１−Ｂ（及びＳＥＬ２−Ａ／ＳＥＬ２Ｂ〜ＳＥＬＮ−Ａ／ＳＥＬＮ−Ｂ）がディアサートされる。これにより、サンプリング時点の入力信号ＩＮ１からの電圧に加えてキャパシタＣ１にストアされた電圧（即ち、＋１５Ｖ）が、スイッチＱｌ−１及びＱ２−１のゲートにまず印加され得る。ブーストされた電圧が印加されると、サンプリング時点の入力信号のＩＮ１電圧が、スイッチＱｌ−１及び伝送ゲート２０４−１を介してスイッチＱ２−１及び伝送ゲート２０６−１（これらは概してスイッチＱｌ−１及び伝送ゲート２０４−１と同じ機能を実行する）へ伝送される。スイッチＱ２−１／Ｑ３−１〜Ｑ２−Ｎ／Ｑ３−Ｎ及び伝送ゲート２０６−１は、これらの構成要素が概して入力及び出力間の寄生容量をなくすため、概してクロストークを低減するように提供される。

【0004】

セル２０２−１〜２０２−Ｎは概して、（部分的に、スイッチＱ３−１〜Ｑ３−Ｎを介して提供される接地のため）クロストークを低減する一方で、幾つか欠点がある。即ち、スイッチＱ２−１〜Ｑ２−Ｎの反復は問題となり得る。スイッチＱ１−１／Ｑ２−１〜Ｑ１−Ｎ／Ｑ２−Ｎは、高周波数オペレーションでの入力抵抗を低減するために大きいため、これらのスイッチは、かなりの量のエリアを占める。また、直列スイッチＱ１−１／Ｑ２−１〜Ｑ１−Ｎ／Ｑ２−Ｎは、ＡＤＣ１０４の動作速度を制限する。従って、改良されたＭＵＸが必要とされている。

【0005】

従来の回路の幾つかの例は、下記文献に記載されている。

【特許文献1】米国特許番号第６，４０４，２３７号

【特許文献2】米国特許番号第７，０６４，５９９号

【特許文献3】米国特許番号第７，２６８，６１０号

【特許文献4】米国特許番号第７，４７１，１３５号

【特許文献5】米国特許公開番号２００２／０１７５７４０

【発明の概要】

【0006】

例示の一実施例は或る装置を提供する。この装置は、負の電圧レール、正の電圧レール、複数のマルチプレクサセル、及びマルチプレクサセルの各々の出力端子と、各マルチプレクサセルのスイッチネットワークと、正の電圧レールとに結合されるブースト回路を含む。各マルチプレクサセルは複数の選択信号の少なくとも１つにより制御され、制御信号がディアサートされるとき各マルチプレクサセルが不活性化される。各マルチプレクサセルは、入力端子、出力端子、負の電圧レールに結合されるスイッチネットワーク、及び、入力端子と出力端子とスイッチネットワークとに結合されるブーストされたスイッチを含む。ブースト回路は制御信号により制御される。

【0007】

例示の一実施例において、ブースト回路は、正の電圧レールに及び各マルチプレクサセルのスイッチネットワークに結合される第１のスイッチであって、制御信号がアサートされるとき活性化される第１のスイッチと、接地に及び各マルチプレクサセルの出力端子に結合される第２のスイッチであって、制御信号がアサートされるとき活性化される第２のスイッチと、第１及び第２のスイッチ間に結合されるキャパシタとを更に含む。

【0008】

例示の一実施例において、各ブーストされたスイッチが、そのソースでその入力端子に、そのドレインでその出力端子に、及びそのゲートでそのスイッチネットワークに結合されるＮＭＯＳトランジスタを更に含む。

【0009】

例示の一実施例において、各スイッチネットワークが、そのＮＭＯＳトランジスタのソースに結合される第３のスイッチ、第３のスイッチとその出力端子との間に結合される第４のスイッチ、第３及び第４のスイッチ間のノードに及び接地に結合される第５のスイッチ、負の電圧レールとそのＮＭＯＳトランジスタのゲートとの間に結合される第６のスイッチ、及び第１のスイッチとそのＮＭＯＳトランジスタのゲートとの間に結合される第７のスイッチを更に含む。

【0010】

例示の一実施例において、装置の入力範囲が、＋／−１２Ｖ、＋／−１０Ｖ、＋／−５Ｖ、０Ｖ〜１０Ｖ、及び０Ｖ〜５Ｖである。

【0011】

例示の一実施例において、負の電圧レールは約−１５Ｖの電圧を有する。

【0012】

例示の一実施例において、各マルチプレクサセルが、その出力端子とブースト回路との間に結合される伝送ゲートを更に含む。

【0013】

例示の一実施例において或る装置が提供される。この装置は、負の電圧レール、正の電圧レール、複数のマルチプレクサセルを有するマルチプレクサ、及び各マルチプレクサセルの出力端子に結合されるアナログデジタルコンバータ（ＡＤＣ）を含む。各マルチプレクサセルは選択信号複数のセットの少なくとも１つにより制御される。各マルチプレクサセルは、入力端子、出力端子、負の電圧レールに結合されるスイッチネットワーク、入力端子と出力端子とスイッチネットワークとに結合されるブーストされたスイッチ、及び、マルチプレクサセルの各々の出力端子と、各マルチプレクサセルのスイッチネットワークと、正の電圧レールとに結合され、制御信号により制御されるブースト回路を含む。ＡＤＣは、サンプリング位相の間マルチプレクサからの出力信号をサンプリングし、変換位相の間変換を実行し、変換位相の間各マルチプレクサセルが不活性化される。

【0014】

例示の一実施例において、ブースト回路が、正の電圧レールに及び各マルチプレクサセルのスイッチネットワーク結合される第１のスイッチと、接地に及び各マルチプレクサセルの出力端子に結合される第２のスイッチと、第１及び第２のスイッチ間に結合されるキャパシタとを更に含む。サンプル位相の少なくとも一部の間制御信号がアサートされるとき第１及び第２のスイッチが活性化される。

【0015】

例示の一実施例において、選択信号の各セットが、第１の選択信号及び第２の選択信号を更に含む。

【0016】

例示の一実施例において、各ブーストされたスイッチが、そのソースでその入力端子に、そのドレインでその出力端子に、及びそのゲートでそのスイッチネットワークに結合されるＮＭＯＳトランジスタを更に含む。

【0017】

例示の一実施例において、各スイッチネットワークが、そのＮＭＯＳトランジスタのソースに結合され、選択信号のそのセットの第１の選択信号により制御される第３のスイッチ、第３のスイッチとその出力端子との間に結合され、選択信号のそのセットの第１の選択信号により制御される第４のスイッチ、第３及び第４のスイッチ間のノードに及び接地に結合される第５のスイッチであって、選択信号のそのセットの第２の選択信号により制御される第５のスイッチ、負の電圧レールとそのＮＭＯＳトランジスタのゲートとの間に結合される第６のスイッチであって、選択信号のそのセットの第２の選択信号により制御される第６のスイッチ、及び第１のスイッチとそのＮＭＯＳトランジスタのゲートとの間に結合される第７のスイッチであって、選択信号のそのセットの第１の選択信号により制御される第７のスイッチを更に含む。

【0018】

例示の一実施例において、第１、第３、第３、第４、第５、第６、及び第７のスイッチがＣＭＯＳスイッチである。

【0019】

例示の一実施例において、この装置は、変換位相の間、複数のセットの各々の選択信号をディアサートするブーストロジックを更に含む。

【0020】

例示の一実施例において、複数のチャネルを有するマルチプレクサを用いることにより、複数のアナログ入力信号の選択されたアナログ入力信号の少なくとも一部をデジタル化するための方法が提供される。各チャネルがアナログ入力信号の少なくとも１つに関連付けられ、各チャネルが一対の選択信号に関連付けられ、各チャネルが、入力端子と、出力端子と、ブーストされたＮＭＯＳスイッチとを有するセルを含む。この方法は、各セルに対する入力端子及び出力端子を分離するため選択信号の各対から第１の選択信号をアサートすること、選択信号の各対から第１の選択信号がアサートされる一方で、サンプル位相の初期部分の間ブーストキャパシタを充電すること、選択されたアナログ入力信号に関連付けられるセルに対する入力端子及び出力端子を共に結合するように、及びブーストキャパシタにストアされた電圧を、関連付けられたブーストされたＮＭＯＳスイッチに提供するように、選択されたアナログ入力信号に関連付けられる第２の選択信号をアサートすること、及び選択されたアナログ入力信号の前記部分をデジタル化することを含む。

【0021】

例示の一実施例において、第１の選択信号をアサートする工程が、各セルにおけるノードを接地するように各セルにおける入力端子と出力端子との間のノードに結合されるスイッチを活性化させることを更に含む。

【図面の簡単な説明】

【0022】

例示の実施例を添付の図面を参照して説明する。

【0023】

【図1】図１は従来のシステムの例を示す。

【0024】

【図2】図２は図１のマルチプレクサ（ＭＵＸ）の例を示す。

【0025】

【図3】図３は例示のシステムを示す。

【0026】

【図4】図４は、図３のＭＵＸの例を示す。

【図5】図５は、図３のＭＵＸの例を示す。

【図6】図６は、図３のＭＵＸの例を示す。

【発明を実施するための形態】

【0027】

図３はシステム３００の例を示す。システム３００は概して、＋／−１２Ｖ、＋／−１０Ｖ、＋／−５Ｖ、０Ｖ〜１０Ｖ、及び０Ｖ〜５Ｖの入力範囲を有し、システム３００において、マルチプレクサ（ＭＵＸ）３０４及びブーストロジック３０２は概して、システム１００のＭＵＸ１０２及びブーストロジック１０６を置き換える。ＭＵＸ１０２と同様、ＭＵＸ３０４（その例を図４〜図６において更に詳細に見ることができ、これらは、それぞれ、３０４−Ａ、３０４−Ｂ、及び３０４−Ｃで示す）は概して、セル４０２−１〜４０２−Ｎ、５０１−１〜５０２−Ｎ、又は６０２−１〜６０２−Ｎで構成されるが、ＭＵＸ３０４−Ａ、３０４−Ｂ、及び３０４−Ｃの各々が、ブースト回路４０４（図４）を更に含む。このブースト回路４０４は、ブーストキャパシタ（これらはセル２０２−１〜２０２−Ｎの各々に提供されていた）の数を低減することができる。

【0028】

図４に示すＭＵＸ３０４−Ａの実装において、セル４０２−１〜４０２−Ｎは概して、スイッチＳ６−１〜Ｓ１０−１からＳ６−Ｎ〜Ｓ１０−Ｎ（これらはＣＭＯＳスイッチであり得る）及びブーストされたスイッチＱ４−１〜Ｑ４−Ｎ（これらはＮＭＯＳトランジスタであり得る）を含む。ブースト回路４０４は、スイッチＳ１１及びＳ１２（これらはＣＭＯＳスイッチであり得る）及びブーストキャパシタＣＯＵＴを概して含み、サンプル充電信号ＳＡＭＣＨ（これは、概してブーストロジック３０２によって提供され、概して非サンプリング位相又は変換位相の間生じる）により制御される。（例えば）セル４０２−１に関連付けられるチャネルが選択されると仮定すると、その入力信号ＩＮ１が、サンプルクロック信号ＳＡＭＰＬＥのサンプリング位相の間、ＡＤＣ１０４に伝送され得る。この例では非サンプリング又は変換位相の間、選択信号ＳＥＬ１−Ｂ〜ＳＥＬＮ−Ｂがアサートされ、一方、選択信号ＳＥＬ１−Ａ〜ＳＥＬＮ−Ａがディアサートされる。これは、スイッチＳ８−１〜Ｓ８−Ｎを作動させて各セル４０２−１〜４０２−Ｎに対する入力と出力間のノードを接地させ、スイッチＳ９−１〜Ｓ９−Ｎを作動させて（概してスイッチＱ４−１〜Ｑ４−Ｎを確実に「オフ」にするため）スイッチＱ４−１〜Ｑ４−Ｎのゲートを負の電圧レールＨＭＶＤＤに結合する。また、スイッチＳ１１及びＳ１２はサンプル充電信号ＳＡＭＣＨ（これは、概してブーストロジック３０２によって提供される）により作動されて、ブーストキャパシタＣＯＵＴを正の電圧レールＨＰＶＤＤ上の電圧（即ち、＋１５Ｖ）まで充電させる。ブーストキャパシタＣＯＵＴが充電されると、サンプル充電信号ＳＡＭＣＨがスイッチＳ１１及びＳ１２を不活性化し、一方、（この例では）選択信号ＳＥＬ１−Ａがアサートされ、選択信号ＳＥＬ１−Ｂ〜ＳＥＬＮ−Ｂがディアサートされる。選択信号ＳＥＬ１−Ａのアサートは、スイッチＳ６−１、Ｓ７−１、及びＳ１０−１を作動させて、セル４０２−１の出力及び入力端子がスイッチＳ７−１及びＳ６−１を介して共に結合されるようにする。また、ブーストキャパシタＣＯＵＴの頂部プレートが、スイッチＱ４−１のゲートに結合されて、サンプリング時点の入力信号ＩＮ１からの電圧に加えてキャパシタＣ１にストアされた電圧（即ち、＋１５Ｖ）が、スイッチＱ４−１のゲートに印加され得る。そのため、サンプリング時点の入力信号ＩＮ１からの電圧は、ＭＵＸ３０４の出力信号ＯＵＴとしてＡＤＣ１０４に提供され得る。その後、変換位相の間、選択信号ＳＥＬ１−Ａ／ＳＥＬ１−Ｂ〜ＳＥＬＮ−Ａ／ＳＥＬＮ−Ｂがディアサートされる。選択ロジック１０８により選択される場合、この同じプロセスが、その後セル４０２−２〜４０２−４の各々に対し適用され得る。

【0029】

ＭＵＸ３０４は、図示するように、ＭＵＸ１０２と同じ利点の多くを提供することができるが、同じ欠点は有さない。ＭＵＸ３０４において、チャネル毎又はセル毎（即ち、４０２−１）スイッチ（即ち、Ｑ４−１）の数が低減され、これはＭＵＸ１０２に対しＭＵＸ３０４によって占められるエリアを低減し、ＡＤＣ１０４の速度を制限しない。また、スイッチＳ８−１〜Ｓ８−Ｎが、変換位相の間及びサンプル位相の間（選択されないチャネル又はセルに対し）、各セル４０２−１〜４０２−Ｎの入力端子と出力端子との間のノードを接地するため、クロストークが低減される。また、ブースト回路４０４が用いられるため、ブーストキャパシタ（これは典型的に、かなりの量のエリアを占める）の数が低減され得る。

【0030】

図５は、ＭＵＸ３０４−Ａと同様の方式で動作するＭＵＸ３０４−Ｂの別の実装を示す。ＭＵＸ３０４−Ａと３０４−Ｂの間の差は概して、スイッチＳ７−１〜Ｓ７−Ｎ及びＳ８−１〜Ｓ８−Ｎがなくっている点、及び伝送ゲート５０４−１〜５０４−Ｎが含まれている点で、セル５０２−１〜５０２−Ｎの構成にある。この構成において、ブーストキャパシタＣＯＵＴの底部プレートが、セル（ＭＵＸ３０４−Ａなど）の各々の出力端子の代わりに、（「離れた」端子で）伝送ゲート５０４−１〜５０４−Ｎの各々に結合される。これは概して、ＭＵＸ１０２に較べて低い周波数でのクロストークを低減する。また、伝送ゲート５０４−１〜５０４−Ｎは、一層小さくされ、寄生容量を低減し、セトリング時間が改善されるように、低減された抵抗を有する並列であると考えることができる。

【0031】

図６は、ＭＵＸ３０４−Ａと同様の方式で動作するＭＵＸ３０４−Ｃの別の実装を示す。ＭＵＸ３０４−Ｂと同様、ＭＵＸ３０４−Ａと３０４−Ｃとの間の差は概して、スイッチＳ７−１〜Ｓ７−Ｎ及びＳ８−１〜Ｓ８−Ｎの点で、セル６０２−１〜６０２−Ｎの構成にある。ＭＵＸ３０４−Ｃは、伝送ゲート５０４−１〜５０４−Ｎがなくなる（エリアが低減される）点でＭＵＸ３０４−Ｂより利点を有する。しかし、ＭＵＸ３０４−Ｃは、ＭＵＸ３０４−Ａがするように、サンプリングの間（及び変換中の全てのセル）、各選択されていないセルの入力端子と出力端子との間のノードを接地に結合することはなく、そのため、クロストークの点でＭＵＸ３０４−Ａに対しＭＵＸ３０４−Ｃに性能欠点がある。しかし、ＭＵＸ３０４−Ｃは、ＭＵＸ３０４−Ａより小さなエリアを占める（これは、幾つかの応用例において好ましい可能性がある）。

【0032】

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】