特許 6014777 データ経路整合性の照合

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6014777

(24)【登録日】2016年9月30日

(45)【発行日】2016年10月25日

(54)【発明の名称】データ経路整合性の照合

(51)【国際特許分類】

   G11C 16/06 20060101AFI20161011BHJP

   G11C 29/34 20060101ALI20161011BHJP

【ＦＩ】

   G11C17/00 636A

   G11C29/00 673P

【請求項の数】21

【全頁数】14

(21)【出願番号】特願2015-552736(P2015-552736)

(86)(22)【出願日】2014年1月8日

(65)【公表番号】特表2016-507125(P2016-507125A)

(43)【公表日】2016年3月7日

(86)【国際出願番号】US2014010595

(87)【国際公開番号】WO2014110077

(87)【国際公開日】20140717

【審査請求日】2015年10月7日

(31)【優先権主張番号】61/752,137

(32)【優先日】2013年1月14日

(33)【優先権主張国】US

(31)【優先権主張番号】13/919,135

(32)【優先日】2013年6月17日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー， インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】グルンツケ，テリー エム．

【審査官】 塚田 肇

(56)【参考文献】

【文献】 特表２００８−５０４６３７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０２５４７８５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／００７０６７５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０６

Ｇ１１Ｃ ２９／３４

(57)【特許請求の範囲】

【請求項1】

メモリデバイスにおいてデータ経路整合性を照合する方法であって、
第１のレジスタに第１のデータ・セットをロードすることと、
第２のレジスタに前記第１のデータ・セットを伝送することと、
前記第１のレジスタを消去することと、
前記メモリデバイスのアレイへの前記第１のデータ・セットのプログラミング中に、前記第１のレジスタに第２のデータ・セットをロードすることと、
前記アレイへの前記第１のデータ・セットのプログラミング中に、前記第１のレジスタから前記第２のデータ・セットを読み出すことと、
前記第１のレジスタから読み出された前記第２のデータ・セットを前記第２のデータ・セットの元となるデータ・セットと比較することと、
を含む、
ことを特徴とする方法。

【請求項2】

データ経路整合性を照合することは、プログラム動作中に実施される、
ことを特徴とする請求項１に記載の方法。

【請求項3】

メモリデバイスにおいてデータ経路整合性を照合する方法であって、
前記メモリデバイスのアレイに第２のデータ・セットが書き込まれる間に、前記メモリデバイスの第１のレジスタから前記第２のデータ・セットとは異なる第１のデータ・セットを読み出すことと、
前記読み出された第１のデータ・セットを、前記第１のレジスタへの前記第１のデータ・セットの書き込みにおいて使用されたデータ・セットと比較することと、
を含む、
ことを特徴とする方法。

【請求項4】

前記第１のデータ・セットを読み出すことは、
前記第１のレジスタから第２のレジスタに前記第１のデータ・セットをロードすることをさらに含み、
前記アレイに第２のデータ・セットを書き込むことは、
前記第１のレジスタを消去することと、
前記アレイに前記第２のデータ・セットを書き込む前に、前記第１のレジスタに前記第２のデータ・セットをロードすることと、
を含む、
ことを特徴とする請求項３に記載の方法。

【請求項5】

メモリデバイスにおいてデータ経路整合性を照合する方法であって、
前記メモリデバイスのアレイから前記メモリデバイスのページレジスタに部分的にプログラムされた第１のデータ・セットを読み出すことと、
前記メモリデバイスのキャッシュレジスタに前記部分的にプログラムされた第１のデータ・セットをロードすることと、
前記ページレジスタに前記アレイから第２のデータ・セットを読み出す間に、前記キャッシュレジスタのうちの前記部分的にプログラムされた第１のデータ・セットを含まない部分に、部分的な試験データを書き込むことと、
前記アレイから前記ページレジスタへの前記第２のデータ・セットの前記読み出しの間に、前記キャッシュレジスタから前記部分的な試験データを読み出すことと、
前記キャッシュレジスタから読み出された部分的な試験データを前記部分的な試験データの元となる試験データと、比較することと、
を含む、
ことを特徴とする方法。

【請求項6】

データ経路整合性を照合することは、アレイ読み出し動作中に実施される、
ことを特徴とする請求項５に記載の方法。

【請求項7】

データ経路整合性を照合することは、前記メモリデバイスのアレイ動作中にデバッグモードにおいて実施される、
ことを特徴とする請求項１、３、５のうちのいずれか一項に記載の方法。

【請求項8】

前記１のデータ・セットをロードする前に、デバッグモードに入ることをさらに含む、
ことを特徴とする請求項１に記載の方法。

【請求項9】

データ経路整合性を照合するためのコマンドは、前記デバッグモードにおいてのみ利用可能である、
ことを特徴とする請求項８に記載の方法。

【請求項10】

前記第１のレジスタから読み出された前記第２のデータ・セットを前記元となるデータ・セットと比較した後に、前記デバッグモードを終了することをさらに含む、
ことを特徴とする請求項８に記載の方法。

【請求項11】

前記キャッシュレジスタから読み出された前記データは、前記キャッシュレジスタに書き込まれた前記試験データを含む、
ことを特徴とする請求項５に記載の方法。

【請求項12】

前記第２のデータ・セットの前記読み出し中に、前記キャッシュレジスタを消去することをさらに含む、
ことを特徴とする請求項５に記載の方法。

【請求項13】

前記キャッシュレジスタから読み出された前記データは、前記キャッシュレジスタの任意の部分に由来する、
ことを特徴とする請求項１２に記載の方法。

【請求項14】

部分的な試験データを書き込むことは、前記キャッシュレジスタの任意の部分へと書き込むことを含む、
ことを特徴とする請求項１２に記載の方法。

【請求項15】

メモリデバイスにおいてデータ経路整合性を照合する方法であって、
前記メモリデバイスのアレイからあるデータ・セットを読み出す間に、前記メモリデバイスの部分的には一杯の第１のレジスタのうちのプログラムされていない部分にある試験データ・セットを書き込むことと、
前記メモリデバイスのアレイから前記あるデータ・セットが読み出される間に、前記第１のレジスタから前記ある試験データ・セットを読み出すことと、
前記読み出された試験データ・セットを、前記ある試験データ・セットの書き込みにおいて使用された試験データ・セットと比較することと、
を含む、
ことを特徴とする方法。

【請求項16】

メモリデバイスであって、
メモリセルのアレイと、
前記メモリデバイスにおけるデータ経路整合性を照合するように構成されたメモリ制御回路と、
を含み、
前記メモリ制御回路は、前記メモリデバイスのアレイに第２のデータ・セットが書き込まれる間に、前記メモリデバイスの第１のレジスタから前記第２のデータ・セットとは異なる第１のデータ・セットを読み出し、前記読み出された第１のデータ・セットを、前記第１のレジスタへの前記第１のデータ・セットの書き込みにおいて使用されたデータ・セットと比較するように構成される、
ことを特徴とするメモリデバイス。

【請求項17】

前記メモリ制御回路は、前記第１のレジスタから第２のレジスタに前記第１のデータ・セットをロードし、前記第１のレジスタを消去することにより前記アレイに第２のデータ・セットを書き込み、前記アレイに前記第２のデータ・セットを書き込む前に前記第１のレジスタに前記第２のデータ・セットをロードすることによって、前記第１のデータ・セットを読み出すようにさらに構成される、
ことを特徴とする請求項１６に記載のメモリデバイス。

【請求項18】

前記メモリ制御回路は、前記メモリデバイスのアレイ動作中に、デバッグモードにおいてデータ経路整合性を照合するようにさらに構成される、
ことを特徴とする請求項１６に記載のメモリデバイス。

【請求項19】

前記データ経路は、前記メモリデバイスの前記第２のレジスタと、複数の入力／出力接続との間の物理的接続を含む、
ことを特徴とする請求項１７に記載のメモリデバイス。

【請求項20】

前記第１のレジスタは、前記アレイと動作可能に接続され、前記第２のレジスタは、前記第１のレジスタと動作可能に接続され、
前記メモリデバイスは、複数の入力／出力接続をさらに含み、
前記データ経路は、前記第２のレジスタおよび前記複数の入力／出力接続の間に接続される、
ことを特徴とする請求項１６に記載のメモリデバイス。

【請求項21】

メモリデバイスであって、
メモリセルのアレイと、
前記メモリデバイスにおけるデータ経路整合性を照合するように構成されたメモリ制御回路と、
を含み、
前記メモリ制御回路は、前記メモリデバイスのアレイに第２のデータ・セットが書き込まれる間に、前記メモリデバイスの第１のレジスタから第１のデータ・セットを読み出し、前記読み出された第１のデータ・セットを前記第１のレジスタに書き込まれるデータと比較するように構成され、
前記第１のレジスタは、前記アレイと動作可能に接続され、前記第２のレジスタは、前記第１のレジスタと動作可能に接続され、
前記メモリデバイスは、複数の入力／出力接続をさらに含み、
前記データ経路は、前記第２のレジスタおよび前記複数の入力／出力接続の間に接続され、
前記メモリ制御回路は、前記メモリデバイスの前記アレイからあるデータ・セットを読み出す間に、前記メモリデバイスの部分的には一杯の第１のレジスタのうちのプログラムされていない部分へある試験データ・セットを書き込み、前記メモリデバイスのアレイから前記あるデータ・セットが読み出される間に、前記第１のレジスタから前記ある試験データ・セットを読み出し、前記読み出された試験データ・セットを、前記ある試験データ・セットの書き込みにおいて使用された試験データ・セットと、比較するようにさらに構成される、
ことを特徴とするメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０１３年１月１４日に出願された米国仮特許出願整理番号６１／７５２，１３７および２０１３年６月１７日に出願された米国非仮特許出願整理番号１３／９１９，１３５の優先権を享受する権利を主張し、それらは、参照によってその全体において本明細書に組み入れられる。

【0002】

本実施形態は、概してメモリデバイスに関し、特定の実施形態は、メモリデバイスにおけるデータ経路の整合性（ｉｎｔｅｇｒｉｔｙ）に関する。

【背景技術】

【0003】

メモリデバイス（時には、本明細書において“メモリ”と称されることもある）は、典型的には、コンピュータもしくは他の電子システムにおける内部の半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）およびフラッシュメモリを含む、様々なタイプの多数のメモリが存在する。

【0004】

フラッシュメモリデバイスは、広範囲の電子アプリケーションを用途とする不揮発性メモリの普及の源となってきた。フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性および低電力消費を可能とする１トランジスタメモリセルを利用する。セルの閾値電圧における変化は、例えば浮遊ゲートやトラップ層といった電荷蓄積構造のプログラミングもしくは他の物理的現象を介して、各セルのデータ状態を決定する。フラッシュメモリデバイスを利用する一般的な電子システムは、ここに列挙するものには限定されないが、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダ、ゲーム、家電製品、自動車、無線デバイス、携帯電話およびリムーバブルメモリモジュールを含み、フラッシュメモリの用途は拡大し続けている。

【0005】

フラッシュメモリは、ＮＯＲフラッシュおよびＮＡＮＤフラッシュとして知られる二つの基本アーキテクチャのうちの一つを典型的には利用する。その指定は、デバイスを読み出すために用いられる論理に由来する。ＮＯＲフラッシュアーキテクチャにおいては、メモリセルのストリングは、データ線に結合された各メモリセルと並列に結合され、データ線は、典型的には、デジット（例えば、ビット）線と称される。ＮＡＮＤフラッシュアーキテクチャにおいては、メモリセルのストリングは、ビット線に結合されたストリングの第１のメモリセルのみと直列に結合される。

【0006】

電子システムの性能や複雑さが増すにつれて、システム内にメモリを追加する必要性も増加する。しかしながら、システムのコストを低減し続けるために、部品数は最小限に維持しなければならない。これは、マルチレベルセル（ＭＬＣ）などの技術を利用して集積回路のメモリ密度を増加させることによって達成することができる。例えば、ＭＬＣ・ＮＡＮＤフラッシュメモリは、非常に対費用効果の高い不揮発性メモリである。

【0007】

ビットエラー形式におけるデータの整合性は、メモリデバイスの２以上の部分の影響を受けることがある。例えば、ビットエラーレートは、データ経路ビットエラーおよびアレイビットエラーから生じることがある。アレイ経路エラーは、典型的には、適切にプログラムすべきデータセルの故障もしくは所望の閾値電圧からの閾値電圧シフトを有するセルによって引き起こされる。

【0008】

ＮＡＮＤメモリデバイスなどのメモリデバイスにおけるデータ経路は、メモリセルのアレイ、ページレジスタおよびキャッシュレジスタなどのレジスタ、コンポーネントを接続する導電性トレースを有する入力／出力（Ｉ／Ｏ）パッドの間の物理的経路を含む。Ｉ／Ｏパッドは、典型的には、メモリデバイスの外部に取付けられ、ダイの大部分によって、アレイおよびレジスタから物理的に分離することができる。データ経路エラーは、例えば、シグナル・インテグリティの問題、電源供給の問題、グランドバウンス（ｇｒｏｕｎｄ ｂｏｕｎｃｅ）、ノイズなどによって生じる可能性がある。このようなデータ経路エラーは、アレイ経路エラーのレートもしくは重要度を改悪するか増大させる可能性がある（アレイエラーとは、セル故障もしくはＶ_ｔシフトである）。データ経路エラーは散発的でありうるが、ほとんど予測不可能でもある。データ経路ビットエラーは、ハードエラーとも称されることがある。

【0009】

メモリデバイス用のコントローラは、典型的には、エラー訂正をすることができ、生ビットエラーレートＲＢＥＲの幾つかのレベルを固定できる。低密度パリティチェック（ＬＤＰＣ）および他のタイプのエラー訂正などのエラー訂正用のスキームでは、ハードエラーを訂正することは更に困難であるため、より多くのあらゆる利用可能な量のエラー訂正を利用することとなる。メモリデバイスエラーが生じると、ユーザは、通常、どのタイプのエラー、つまりデータ経路ビットエラーもしくはアレイビットエラーのいずれがエラーを引き起こしたかを識別することができない。

【0010】

本明細書を当業者が読解することによって明らかとなる上述された理由および他の理由で、本技術分野には、メモリ内のデータ経路ビットエラーとアレイビットエラーの間で識別する必要性が存在する。

【図面の簡単な説明】

【0011】

【図1】ＮＡＮＤアーキテクチャメモリアレイの一部の一実施形態の概略図を示す。

【図2】本開示の一実施形態による電子システムのブロック概略図である。

【図3】本開示の別の実施形態によるプログラムシーケンス方法のフローチャート図である。

【図4】本開示のプログラムシーケンスの実施形態による、メモリの一部のブロック概略図と、操作コードを有するタイミング図である。

【図5】本開示の別の実施形態による、読み出しシーケンス方法のフローチャート図である。

【図6】本開示の読み出しシーケンスの実施形態による、メモリの一部のブロック概略図と、操作コードを有するタイミング図である。

【図7】本開示の別の実施形態による方法のフローチャート図である。

【図8】本開示のさらに別の実施形態による方法のフローチャート図である。

【発明を実施するための形態】

【0012】

以下の詳細な説明においては、本明細書の一部を形成する添付の図面に対して参照がなされ、図面には、例示する目的のために特定の実施形態が示される。図面においては、類似の参照番号は、幾つかの図面を通して、実質的に類似の構成要素を記述する。他の実施形態が使用されてもよく、構造的、論理的および電気的変更が本開示の範囲を逸脱することなく加えられてもよい。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではない。

【0013】

不揮発性メモリは、ＮＯＲおよびＮＡＮＤを含む異なるアーキテクチャを利用することができる。アーキテクチャの指定は、デバイスを読み出すために使用される論理に由来する。ＮＯＲアーキテクチャにおいては、メモリセルの論理列がデータ線に結合された各メモリセルと並列に結合され、データ線は、典型的にはビット線と称される。ＮＡＮＤアーキテクチャにおいては、メモリセルの列がビット線に結合された列の第１のメモリセルとのみ直列に結合される。

【0014】

図１は、不揮発性メモリセルの直列ストリングを含むＮＡＮＤアーキテクチャメモリアレイ１０１の一部の一実施形態の概略図を示す。

【0015】

メモリアレイ１０１は、直列ストリング１０４、１０５などの列に配置された不揮発性メモリセル（例えば、浮遊ゲート）のアレイを含む。各セルは、各直列ストリング１０４、１０５において、ドレインがソースに結合されている。複数の直列ストリング１０４、１０５を横切って広がるアクセス線（例えば、ワード線）ＷＬ０−ＷＬ３１は、行におけるメモリセルの制御ゲートをバイアスするために、行における各メモリセルの制御ゲートへと結合される。偶数／奇数ビット線ＢＬ＿Ｅ、ＢＬ＿Ｏなどのデータ線は、直列ストリングに結合されて、選択されたビット線上の電流もしくは電圧を検知することによって各セルの状態を検出して格納する検知回路およびページバッファに最終的には結合される。

【0016】

メモリセルの各直列ストリング１０４、１０５は、ソース選択ゲート１１６、１１７（例えば、トランジスタ）によってソース線１０６へと結合され、ドレイン選択ゲート１１２、１１３（例えば、トランジスタ）によって個々のビット線ＢＬ＿Ｅ、ＢＬ＿Ｏへと結合される。ソース選択ゲート１１６、１１７は、その制御ゲートに結合されたソース選択ゲート制御線ＳＧ（Ｓ）１１８によって制御される。ドレイン選択ゲート１１２、１１３は、ドレイン選択ゲート制御線ＳＧ（Ｄ）１１４によって制御される。

【0017】

典型的な従来のメモリアレイのプログラミング技術においては、各メモリセルは、シングルレベルセル（ＳＬＣ）もしくはマルチレベルセル（ＭＬＣ）のいずれかとして個々にプログラムされる。セルの閾値電圧（Ｖｔ）は、セル内に格納されているデータを示すものとして使用することができる。例えば、ＳＬＣメモリデバイスにおいては、２．５ＶのＶｔは、プログラムされたセルを示し、−０．５ＶのＶｔは、消去されたセルを示すことがある。ＭＬＣメモリデバイスにおいては、ある特定のＶｔ範囲にあるビットパターンを割り当てることによって、複数のＶｔ範囲は、異なる状態を各々示すことができる。

【0018】

図２は、一実施形態による、電子システムの形をとる第三の装置の一部としてプロセッサ２３０の形をとる第二の装置と通信を行う、メモリデバイス２００の形をとる第一の装置の簡略化されたブロック図である。電子システムの幾つかの実施例には、コンピュータサーバ、ネットワークデバイス、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダ、ゲーム、家電製品、自動車、無線デバイス、携帯電話などを含む。プロセッサ２３０は、メモリコントローラもしくは他の外部ホストデバイスであってもよい。

【0019】

メモリデバイス２００は、行および列に論理的に配置されたメモリセルのアレイ２０４を含む。論理行のメモリセルは、典型的には、同一のアクセス線（通常、ワード線と称される）に結合され、論理列のメモリセルは、典型的には、同一のデータ線（通常、ビット線と称される）に選択的に結合される。１本のアクセス線が、メモリセルのうちの２つ以上の論理行に関連付けられ、１本のデータ線が、２以上の論理列に関連付けられてもよい。

【0020】

行デコード回路２０８および列デコード回路２１０は、アドレス信号を復号するために備えられる。アドレス信号は、メモリセルのアレイ２０４にアクセスするために受信され、復号される。メモリデバイス２００は、メモリデバイス２００からのデータおよび状態情報の出力だけでなく、メモリデバイス２００へのコマンド、アドレスおよびデータの入力についても管理するための入力／出力（Ｉ／Ｏ）制御回路２１２も含む。アドレスレジスタ２１４は、復号前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路２１２、行デコード回路２０８、列デコード回路２１０と通信を行う。コマンドレジスタ２２４は、入力コマンドをラッチするために、Ｉ／Ｏ制御回路２１２および制御論理２１６と通信を行う。

【0021】

制御論理２１６は、コマンドに応じてメモリセルのアレイ２０４へのアクセスを制御し、外部プロセッサ２３０に対する状態情報を生成する。制御論理２１６は、アドレスに応じて行デコード回路２０８および列デコード回路２１０を制御するために、行デコード回路２０８および列デコード回路２１０と通信を行う。

【0022】

制御論理２１６は、キャッシュレジスタ２１８とも通信を行う。メモリセルのアレイ２０４が其々他のデータの書き込みもしくは読み出しでビジーである間に、キャッシュレジスタ２１８は、データを一時的に格納するように制御論理２１６によって指示されると、入ってくるデータまたは出て行くデータのいずれかのデータをラッチする。書き込み動作中、データは、メモリセルのアレイ２０４へと伝送するために、キャッシュレジスタ２１８からページレジスタ２２０へと送られ、その後、新規のデータが、Ｉ／Ｏ制御回路２１２からキャッシュレジスタ２１８でラッチされる。読み出し動作中、データは、外部プロセッサ２３０への出力用に、キャッシュレジスタ２１８からＩ／Ｏ制御回路２１２へと送られ、その後、新規のデータが、ページレジスタ２２０からキャッシュレジスタ２１８へと送られる。状態レジスタ２２２は、プロセッサ２３０への出力用の状態情報をラッチするために、Ｉ／Ｏ制御回路２１２および制御論理２１６と通信を行う。

【0023】

状態レジスタ２２２は、レディ／ビジーレジスタを含んでもよい。例えば、１ビットレジスタは、メモリデバイス２００がビジー（ｂｕｓｙ：使用中）である（例えば、メモリデバイス２００がアクセス動作を実施している）か、またはレディ（ｒｅａｄｙ：準備完了状態）である（例えば、メモリデバイス２００がアクセス動作を完了させたか、またはアクセス動作を実施していない）かを示すために使用することができる。このように、プロセッサ２３０もしくは制御論理２１６などによって状態レジスタ２２２を読み出すことを、メモリデバイス２００がアクセス動作に携わっているか否か、例えば、メモリデバイスがアクセス動作を開始するのにレディであるか否かを判定するために利用することができる。あるいは、またはそれに加えて、メモリデバイス２００の制御論理２１６は、メモリデバイス２００がアクセス動作に携わっているか否かを示す情報をプロセッサ２３０に対して提供するためのレディ／ビジー（Ｒ／Ｂ＃）信号を提供してもよい。例えば、メモリデバイスには、デバイスがアクセス動作に携わるときは論理ロウへとアサートされ、デバイスが再度利用可能である（例えば、アクセス動作に携わっていない）ときは論理ハイに引き上げられるピン（例えば、制御リンク２３２のピン）がよく備えられる。

【0024】

メモリデバイス２００は、制御リンク２３２を介してプロセッサ２３０から制御論理２１６で制御信号を受信する。制御信号は、少なくともチップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥおよび書き込みイネーブルＷＥ＃を含んでもよい。メモリデバイス２００の性質によっては、さらなる制御信号（図示されていない）が制御リンク２３２を介してさらに受信されるか、または提供されてもよい。メモリデバイス２００は、（コマンドを表す）コマンド信号、（アドレスを表す）アドレス信号および（データを表す）データ信号を、多重化入力／出力（Ｉ／Ｏ）バス２３４を介してプロセッサ２３０から受信し、Ｉ／Ｏバス２３４を介してプロセッサ２３０へとデータを出力する。

【0025】

例えば、コマンドは、Ｉ／Ｏ制御回路２１２におけるＩ／Ｏバス２３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、コマンドレジスタ２２４へと書き込まれる。アドレスは、Ｉ／Ｏ制御回路２１２におけるバス２３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、アドレスレジスタ２１４へと書き込まれる。データは、Ｉ／Ｏ制御回路２１２の８ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［７：０］もしくは１６ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して受信され、キャッシュレジスタ２１８へと書き込まれる。データは、その後、メモリセルのアレイ２０４をプログラミングするためにページレジスタ２２０へと書き込まれる。データ、例えば、メモリセルのアレイ２０４もしくは状態レジスタ２２２からのデータは、８ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［７：０］もしくは１６ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力される。

【0026】

さらなる回路および信号を提供することができ、図２のメモリデバイスは簡略化されたものであることを当業者には理解されたい。図２を参照して記述された種々のブロックコンポーネントの機能は、必ずしも集積回路デバイスの個別のコンポーネントもしくはコンポーネント部分に分離される必要はないことも理解されたい。例えば、集積回路デバイスの単一のコンポーネントもしくはコンポーネント部分は、図２の２以上のブロックコンポーネントの機能を実施するように適応することができる。あるいは、集積回路デバイスの１以上のコンポーネントもしくはコンポーネント部分を、図２の単一のブロックコンポーネントの機能を実施するように組み合わせることができる。

【0027】

さらに、特定のＩ／Ｏおよびコマンドピンが、種々の信号の送受信の慣例に従って記述されているが、種々の実施形態においては、他の組み合わせもしくは他の数のピンが使用されてもよいことに留意されたい。

【0028】

メモリデバイスにおけるデータ経路ビットエラーとアレイビットエラーとの間で識別できることが望ましい。メモリデバイスにおいて、リアルタイム動作速度でデータ経路ビットエラーとアレイビットエラーとを識別することがさらに望ましい。メモリデバイスにおいて、アレイ動作中にデータ経路ビットエラーとアレイビットエラーとを識別することもまた望ましい。

【0029】

図３を参照すると、プログラム動作中にデータ経路の整合性を照合するための一方法３００が示される。方法３００は、一実施形態においては、ブロック３０２において、キャッシュレジスタに第１のデータ・セットをロードすることと、ブロック３０４において、ページレジスタへと第１のデータ・セットを伝送することと、ブロック３０６において、キャッシュレジスタを消去することと、ブロック３０８において、メモリデバイスのアレイに第１のデータ・セットをプログラミングする間に、キャッシュレジスタに第２のデータ・セットをロードすることと、ブロック３１０において、アレイに第１のデータ・セットをプログラミングする間に、キャッシュレジスタから第２のデータ・セットを読み出すことと、ブロック３１２において、キャッシュレジスタから読み出された第２のデータ・セットを元の第２のデータ・セットと比較することと、を含む。

【0030】

図４は、図３の方法に対する動作および操作コードの一例を示す。メモリデバイス４００はアレイ４０２を有し、アレイ４０２は、ページレジスタ４０４へと接続されてこれと通信を行い、ページレジスタは、キャッシュレジスタ４０６に接続されてこれと通信を行う。キャッシュレジスタ４０６は、データ経路４１０を介して、Ｉ／Ｏパッド４０８と接続される。動作においては、メモリに対するコマンドは、操作コードの形式であるか、オペコード（ｏｐｃｏｄｅ）の形式である。オペコードは製造者によって異なる。

【0031】

一実施形態においては、プログラミング中のデータ経路４１０の整合性の照合には、メモリデバイスのデバッグモード（ｄｅｂｕｇ ｍｏｄｅ）を利用する。設定機能（ｆｅａｔｕｒｅ）コマンドおよび機能アドレスによって当該モードに入り、設定機能コマンドおよび機能アドレスによってデバッグモードは有効となる。プログラミング動作中の整合性チェックを動作させるために、第１のデータ・セットは、Ｉ／Ｏパッド４０８を介してキャッシュレジスタ４０６にロードされる。このデータは、キャッシュレジスタ４０６からページレジスタ４０８へとロードされ、アレイ動作ビットＳＲ５がアクティブ（ロウ）になるとプログラミングを開始する。第２のデータ・セットは、プログラミング動作中にキャッシュレジスタ４０６へと書き込まれ、その間アレイ動作はアクティブのままである。第２のデータ・セットのキャッシュレジスタ４０６への書き込み後、いまだページレジスタ４０４からアレイ４０２へのアクティブプログラミングの最中であるが、第２のデータ・セットはキャッシュレジスタ４０６から読み出され、元の第２のデータ・セットと比較される。２つのデータ・セットが一致する場合には、データ経路の整合性が確認される。これは、デバッグモードを通して、アレイ動作中に通常は制限されるコマンドを許可することによって、読み出し動作中に達成される。さらに、この方法は、データ経路の整合性のみを試験することによって、アレイビットエラーを回避する。なぜなら、アレイ４０２からはいずれのデータも読み出されていないからである。

【0032】

典型的なメモリ上には多くのページレジスタおよびキャッシュレジスタがあるが、各レジスタのうちの一つだけが例示する目的のために示されていることを理解されたい。

【0033】

図５を参照すると、読み出し動作中のデータ経路の整合性を照合するための一方法５００が示される。方法５００は、一実施形態においては、ブロック５０２において、メモリデバイスのアレイからメモリデバイスのページレジスタへと、部分的にプログラムされた第１のデータ・セットを読み出すことと、ブロック５０４において、メモリデバイスのキャッシュレジスタに部分的にプログラムされた第１のデータ・セットをロードすることと、ブロック５０６において、アレイからページレジスタに第２のデータ・セットを読み出している間に、部分的にプログラムされた第１のデータ・セットを含まないキャッシュレジスタの一部に部分的な試験データ・セットを書き込むことと、ブロック５０８において、アレイからページレジスタに第２のデータ・セットを読み出している間に、キャッシュレジスタから部分的な試験データ・セットを読み出すことと、ブロック５１０において、キャッシュレジスタから読み出された部分的な試験データ・セットと元の部分的な試験データ・セットとを比較することとを含む。

【0034】

図６は、図５の方法に対する動作および操作コードの一例を示す。図６のメモリデバイス４００は、図４に示されたメモリデバイスと同一であり、類似の参照番号は類似の構成要素を示す。読み出し動作に対して、キャッシュ読み出しコマンドは、部分的にプログラムされたページ、例えば、８ＫＢのページのうちの２ＫＢに対して発行される。部分的なページデータは、アレイ４０２からページレジスタ４０４へと伝送される。その後、別のキャッシュ読み出しコマンドは、ページレジスタ４０４からキャッシュレジスタ４０６へとそのデータを書き込む。この時点において、キャッシュレジスタ４０６は、アレイ４０２からの部分的なページデータを含む。データは、プログラムされたデータおよびブランク（例えば、プログラムされていない）データを含む。その後、別の読み出し動作を開始することができる。第２の読み出し動作がアクティブになると、第２の部分的なデータ・セットが、キャッシュレジスタ４０６のブランク部分に書き込まれ、第２の部分的なデータ・セットは、キャッシュレジスタ４０６から読み出されて、元の第２の部分的なデータ・セットと比較される。２つのデータ・セットが一致する場合、データ経路の整合性が確認される。これは、デバッグモードを通して、アレイ動作中には通常は制限されるコマンドを許可することによって、読み出し動作中に達成される。一実施形態においては、キャッシュレジスタに書き込まれる試験データだけがキャッシュレジスタから読み出される。さらに、この方法は、データ経路の整合性のみを試験することによってアレイビットエラーを回避する。なぜなら、アレイ４０２からはいずれのデータも読み出されていないからである。

【0035】

別の実施形態においては、図５の方法ではキャッシュレジスタを消去しないままとしているが、この代わりに、キャッシュレジスタは、第２の読み出し動作がアクティブである間に消去される。本実施形態においては、データの書き込みおよび読み出しは、キャッシュレジスタの任意の部分に対して行うものであってもよい。

【0036】

別の実施形態においては、メモリデバイスにおけるデータ経路の整合性を照合する方法７００が、図７において、フローチャート形式で示される。方法７００は、ブロック７０２において、第２のデータ・セットがメモリデバイスのアレイに書き込まれる間に、第１のデータ・セットをメモリデバイスの第１のレジスタから読み出すことと、ブロック７０４において、読み出した第１のデータ・セットを第１のレジスタに書き込まれたデータと比較することと、を含む。

【0037】

さらに別の実施形態においては、メモリデバイスにおいてデータ経路の整合性を照合する方法８００が、図８にフローチャート形式で示される。方法８００は、ブロック８０２において、メモリデバイスのアレイからあるデータ・セットを読み出す間に、メモリデバイスの部分的には一杯の第１のレジスタのうちのプログラムされていない部分に試験データ・セットを書き込むことと、ブロック８０４において、メモリデバイスのアレイからデータ・セットが読み出される間に、第１のレジスタから試験データ・セットを読み出すことと、ブロック８０６において、読み出した試験データ・セットを試験データ・セットと比較することとを含む。

【0038】

［結論］
要約すると、本開示の一つ以上の実施形態は、メモリデバイスのアレイ動作中のデータ経路の整合性の照合を示している。これは、例えば、メモリデバイスのデバッグモードにおいて、試験データ・セットをメモリデバイスからのデータ、もしくはメモリデバイスへと書き込まれたデータと比較することによって達成される。

【0039】

本明細書には特定の実施形態が示され、記述されてきたが、同一の目的を達成すると推定される任意の配置が、示された特定の実施形態に対して置換されてもよいことが当業者には理解されたい。本開示の多くの適応は、当業者に対して明らかであろう。したがって、この出願は、本開示の任意の適応もしくは変形を包含することを意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】