特許 6015858 信号伝達回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6015858

(24)【登録日】2016年10月7日

(45)【発行日】2016年10月26日

(54)【発明の名称】信号伝達回路

(51)【国際特許分類】

   H03K 17/08 20060101AFI20161013BHJP

   H03K 17/687 20060101ALI20161013BHJP

   H02M 1/00 20070101ALI20161013BHJP

   H02M 1/08 20060101ALI20161013BHJP

【ＦＩ】

   H03K17/08 C

   H03K17/687 F

   H02M1/00 C

   H02M1/08 A

【請求項の数】5

【全頁数】20

(21)【出願番号】特願2015-523929(P2015-523929)

(86)(22)【出願日】2014年5月27日

(86)【国際出願番号】JP2014063929

(87)【国際公開番号】WO2014208249

(87)【国際公開日】20141231

【審査請求日】2015年7月6日

(31)【優先権主張番号】特願2013-133228(P2013-133228)

(32)【優先日】2013年6月25日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100112003

【弁理士】

【氏名又は名称】星野 裕司

(74)【代理人】

【識別番号】100145344

【弁理士】

【氏名又は名称】渡辺 和徳

(72)【発明者】

【氏名】赤羽 正志

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開平０８−３３０９２９（ＪＰ，Ａ）

【文献】 特開２００７−０８２３６０（ＪＰ，Ａ）

【文献】 特開２００２−０２７６６５（ＪＰ，Ａ）

【文献】 特開平１１−０１７５０８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／０８

Ｈ０２Ｍ １／００

Ｈ０２Ｍ １／０８

Ｈ０３Ｋ １７／６８７

(57)【特許請求の範囲】

【請求項1】

第１の電位を基準電位として動作するハイサイド回路に設けられて、複数の信号の優先度に応じて複数種のパルス信号を選択的に生成して出力する出力回路と、
この出力回路から出力されたパルス信号によりオン・オフ駆動され、前記第１の電位よりも低い第２の電位を基準電位として動作するローサイド回路に前記ハイサイド回路の電源電圧をオン・オフして伝達するスイッチ素子と、
前記ローサイド回路に設けられて、前記スイッチ素子を介して伝達される前記電源電圧を前記第２の電位を基準電位とする所定電圧のパルス信号に変換する電圧変換回路と、
この電圧変換回路を介して求められた前記パルス信号を解析して前記複数の信号を復元する信号解析回路と
を具備した信号伝達回路において、
前記出力回路は、並列に設けられた複数の前記スイッチ素子を択一的にオンさせる複数種のパルス信号を選択的に生成し、
前記電圧変換回路は、前記各スイッチ素子を介して選択的に伝達される電圧をそれぞれ前記第２の電位を基準電位とする所定電圧のパルス信号に変換して前記複数種のパルス信号を並列に出力するものであって、
前記信号解析回路は、前記電圧変換回路から並列に出力される前記複数種のパルス信号から生成したクロック信号に同期して該複数種のパルス信号を各別に順にラッチする複数段のラッチ回路を並列に備え、これらのラッチ回路にそれぞれ保持された信号レベルを解析して前記複数の信号を復元することを特徴とする信号伝達回路。

【請求項2】

前記クロック信号は、前記電圧変換回路から並列に出力される前記複数種のパルス信号のいずれかの反転タイミングに同期した信号として生成されるものである請求項１に記載の信号伝達回路。

【請求項3】

前記信号解析回路は、前記各ラッチ回路にそれぞれ保持された信号レベルが前記複数のスイッチ素子の同時オン状態を示すとき、受信エラー処理として判定する請求項１に記載の信号伝達回路。

【請求項4】

第１の電位を基準電位として動作するハイサイド回路に設けられて、複数の信号の優先度に応じて複数種のパルス信号を選択的に生成して出力する出力回路と、
この出力回路から出力されたパルス信号によりオン・オフ駆動され、前記第１の電位よりも低い第２の電位を基準電位として動作するローサイド回路に前記ハイサイド回路の電源電圧をオン・オフして伝達するスイッチ素子と、
前記ローサイド回路に設けられて、前記スイッチ素子を介して伝達される前記電源電圧を前記第２の電位を基準電位とする所定電圧のパルス信号に変換する電圧変換回路と、
この電圧変換回路を介して求められた前記パルス信号を解析して前記複数の信号を復元する信号解析回路と
を具備した信号伝達回路において、
前記出力回路は、前記複数の信号の優先度に応じて、パルス幅の異なるパルス信号を該信号の種別に応じて生成して前記スイッチ素子をオン・オフするものであって、
前記電圧変換回路は、前記各スイッチ素子を介して選択的に伝達される電圧を前記ローサイド回路における前記第２の電位を基準電位とするパルス信号に変換して該パルス信号のパルス幅に亘ってコンデンサを充電し、
前記信号解析回路は、前記コンデンサの充電電圧を判定して前記複数の信号を復元することを特徴とする信号伝達回路。

【請求項5】

第１の電位を基準電位として動作するハイサイド回路に設けられて、複数の信号の優先度に応じて複数種のパルス信号を選択的に生成して出力する出力回路と、
この出力回路から出力されたパルス信号によりオン・オフ駆動され、前記第１の電位よりも低い第２の電位を基準電位として動作するローサイド回路に前記ハイサイド回路の電源電圧をオン・オフして伝達するスイッチ素子と、
前記ローサイド回路に設けられて、前記スイッチ素子を介して伝達される前記電源電圧を前記第２の電位を基準電位とする所定電圧のパルス信号に変換する電圧変換回路と、
この電圧変換回路を介して求められた前記パルス信号を解析して前記複数の信号を復元する信号解析回路と
を具備した信号伝達回路において、
前記出力回路は、前記複数の信号の優先度に応じて、パルス数の異なるパルス信号列を該信号の種別に応じて生成して前記スイッチ素子をオン・オフするものであって、
前記電圧変換回路は、前記各スイッチ素子を介して選択的に伝達される電圧を前記ローサイド回路における前記第２の電位を基準電位とするパルス信号に変換し、一定時間に亘って前記パルス信号が検出される毎にコンデンサを充電し、
前記信号解析回路は、前記一定時間後における前記コンデンサの充電電圧を判定して前記複数の信号を復元することを特徴とする信号伝達回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ハイサイド回路における複数種のアラーム信号をレベルダウンしてローサイド回路に伝達するに好適な信号伝達回路に関する。

【背景技術】

【0002】

交流負荷を駆動する電力変換器として、トーテムポール接続されてハーフブリッジ回路を形成し、交互にオン・オフ動作して直流電圧をスイッチングする２つのスイッチング素子Ｑ１,Ｑ２を備えた電力変換器が知られている。この種の電力変換器の駆動回路には、例えば上アーム側のスイッチング素子Ｑ１をオン・オフ駆動するハイサイドドライバを含むハイサイド回路と、下アーム側のスイッチング素子Ｑ２をオン・オフ駆動するローサイドドライバを含むローサイド回路とを備えた高電圧集積回路ＨＶＩＣが用いられる。

【0003】

ちなみに前記ハイサイド回路は、第１の電位である前記ハーフブリッジ回路の中点電位ＶＳを基準電位とし、所定の電源電圧ＶＢ（＞ＶＳ）を受けて動作するように構成される。また前記ローサイド回路は、前記中点電位（第１の電位）ＶＳよりも低い前記ハーフブリッジ回路の接地電位（第２の電位）ＧＮＤを基準電位とし、所定の電源電圧ＶＣＣ（＞ＧＮＤ）を受けて動作するように構成される。

【0004】

ところで前記ハイサイド回路および前記ローサイド回路には、前記スイッチング素子Ｑ１,Ｑ２の過電流や過熱等の異常を検出して該スイッチング素子Ｑ１,Ｑ２を保護する保護回路や、異常検出信号を前記ハイサイド回路および前記ローサイド回路の制御回路部に通知する信号出力回路が設けられる。しかしながら前記ハイサイド回路は、前述したように前記ハーフブリッジ回路の中点電位ＶＳを基準電位として動作するように構成されている。これ故、接地電位ＧＮＤを基準電位として動作する前記制御回路部に前記異常検出信号を伝達するには、該異常検出信号をレベルダウンすることが必要である。

【0005】

そこで従来では、例えば図２０に示すように、前記ハイサイド側における異常検出信号である電圧信号Ｖinを電圧・電流変換器を介して電流に変換し、この電流を、トランジスタＮＤ１からなる高耐圧抵抗を介してローサイド側に伝達する。そしてローサイド側では前記高耐圧抵抗を介して伝達された前記電流を電流・電圧変換器を介して電圧変換することで、レベルダウンした出力電圧Ｖoutを得るようにしている。この手法については、例えば特許文献１に詳しく紹介されている。

【0006】

また、例えば特許文献２には、ハイサイド側の異常検出信号によりオン・オフ駆動されるＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタのドレインに接続した抵抗とからなるソース接地増幅回路を介して前記異常検出信号をローサイド側に伝達し、前記抵抗に生じる電圧をローサイド側に取り込むことが提唱されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００３−３２１０２号公報

【特許文献2】特許第２８８６４９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら特許文献１,２に紹介される構成のレベルダウン回路を用いる場合、ハイサイド側における複数種の信号を伝達する為には、その信号数に応じた数のレベルダウン回路が必要となる。しかもレベルダウン回路の前記ハイサイド側に設けられる、いわゆるハイサイド回路は、通常、フローティング動作する。この為、前記ハイサイド回路の電源電圧変動（dＶ／dｔ）に起因して前記ＰＭＯＳトランジスタの寄生容量の充放電を伴う電位変動が発生し易く、前記レベルダウン回路が誤動作する虞がある。

【0009】

本発明はこのような事情を考慮してなされたもので、その目的は、ハイサイド回路における電源電圧の変動の影響を受けることなく前記ハイサイド回路における複数種の異常検出信号をレベルダウンしてローサイド回路に確実に伝達することのできる簡易な構成の信号伝達回路を提供することにある。

【課題を解決するための手段】

【0010】

上述した目的を達成するべく本発明に係る信号伝達回路は、
第１の電位を基準電位として動作するハイサイド回路に設けられて、例えば異常検出信号示す複数の信号の優先度に応じて複数種のパルス信号を選択的に生成して出力する出力回路と、
この出力回路から出力されたパルス信号によりオン・オフ駆動され、前記第１の電位よりも低い第２の電位を基準電位として動作するローサイド回路に前記ハイサイド回路の電源電圧をオン・オフして伝達する、例えばＭＯＳトランジスタからなるスイッチ素子と、
前記ローサイド回路に設けられて、前記スイッチ素子を介して伝達される前記電源電圧を前記第２の電位を基準電位とする所定電圧のパルス信号に変換する電圧変換回路と、
この電圧変換回路を介して求められた前記パルス信号を解析して前記複数の信号を復元する信号解析回路とを備えることを特徴としている。

【0011】

好ましくは前記出力回路は、例えば並列に設けられた複数の前記スイッチ素子を択一的にオンさせる複数種のパルス信号を選択的に生成し、また前記電圧変換回路は、前記各スイッチ素子を介して選択的に伝達される電圧をそれぞれ前記第２の電位を基準電位とするパルス信号に変換して前記複数種のパルス信号を並列に出力するものからなる。
そして前記信号解析回路は、前記電圧変換回路から並列に出力される前記複数種のパルス信号から生成したクロック信号に同期して該複数種のパルス信号を各別に順にラッチする複数段のラッチ回路を並列に備え、これらのラッチ回路にそれぞれ保持された信号レベルを解析して前記複数の信号を復元するように構成される。

【0012】

具体的には前記クロック信号は、例えば前記電圧変換回路から並列に出力される前記複数種のパルス信号のいずれかの反転タイミングに同期した信号として生成される。

【0013】

また前記信号解析回路は、前記各ラッチ回路にそれぞれ保持された信号レベルが前記複数のスイッチ素子の同時オン状態を示すとき、受信エラー処理として判定する機能を備えることが望ましい。

【0014】

或いは前記出力回路を、例えば前記複数の信号の優先度に応じて、パルス幅の異なるパルス信号を該信号の種別に応じて生成して前記スイッチ素子をオン・オフするように構成する。そして前記電圧変換回路を、前記各スイッチ素子を介して選択的に伝達される電圧を前記ローサイド回路における前記第２の電位を基準電位とするパルス信号に変換して該パルス信号のパルス幅に亘ってコンデンサを充電するように構成する。更に前記信号解析回路においては、前記コンデンサの充電電圧を判定して前記複数の信号を復元するように構成することも好ましい。

【0015】

また前記出力回路を、例えば前記複数の信号の優先度に応じて、パルス数の異なるパルス信号列を該信号の種別に応じて生成して前記スイッチ素子をオン・オフするように構成する。そして前記電圧変換回路を、前記各スイッチ素子を介して選択的に伝達される電圧を前記ローサイド回路における前記第２の電位を基準電位とするパルス信号に変換し、一定時間に亘って前記パルス信号が検出される毎にコンデンサを充電するように構成する。そして前記信号解析回路においては、前記一定時間後における前記コンデンサの充電電圧を判定して前記複数の信号を復元するように構成することも望ましい。

【発明の効果】

【0016】

上記構成の信号伝達回路によれば、ハイサイド回路における複数種の異常検出信号の優先度に応じて複数種のパルス信号を選択的に生成し、このパルス信号をレベルダウンしていたローサイド回路に伝達するので、フローティング動作する前記ハイサイド回路の電源電圧の変動の影響を受けることがない。しかも前記パルス信号に応じて択一的にオン動作するスイッチ素子を介して該パルス信号を伝達するので、例えば同相ノイズ等の影響を受けることなく前記パルス信号を正確に伝達することができる。

【0017】

また本発明に係る信号伝達回路は、複数種の異常検出信号の優先度に応じて並列に設けられた複数のスイッチ素子を択一的にオンさせる複数種のパルス信号を選択的に生成して、或いはパルス幅またはパルス数の異なるパルス信号を前記異常検出信号の種別に応じて生成してローサイド回路に伝達する構成である。従って前記スイッチ素子および前記電圧変換回路からなるレベルダウン回路を簡素に構成することができる。しかも前記出力回路および前記信号解析回路については論理回路や比較器等を用いて簡易に構築することができる。従って前記ハイサイド回路および前記ローサイド回路を含む全体構成を安価に、且つ簡易に実現し得る等の効果が奏せられる。

【図面の簡単な説明】

【0018】

【図1】本発明に係る信号伝達回路を備えて構成される電力変換器の概略構成図。

【図2】本発明の第１の実施形態に係る信号伝達回路の要部概略構成図。

【図3】アービタ回路の処理機能を示す図。

【図4】アービタ回路の出力に応じてパルス生成回路により生成されるパルス信号の例を示す図。

【図5】図２に示す信号伝達回路による信号伝達の形態を示すタイミング図。

【図6】図２に示す電圧変換回路の構成例を示す図。

【図7】図２に示す電圧変換回路の変形例を示す図。

【図8】図２に示すラッチ回路の構成例を示す図。

【図9】図２に示す信号解析回路の構成例を示す図。

【図10】図２に示すアラーム出力回路の構成例を示す図。

【図11】図２に示すアラーム出力回路の動作を示すタイミング図。

【図12】本発明の第２の実施形態に係る信号伝達の概念を示す図。

【図13】本発明の第２の実施形態に係る信号伝達回路の要部概略構成図。

【図14】図１３に示す信号伝達回路による信号伝達の形態を示すタイミング図。

【図15】本発明の第３の実施形態に係る信号伝達の概念を示す図。

【図16】本発明の第３の実施形態に係る信号伝達回路の要部概略構成図。

【図17】図１６に示すタイマー回路の構成例を示す図。

【図18】図１６に示すデコーダの構成例を示す図。

【図19】図１６に示す信号伝達回路による信号伝達の形態を示すタイミング図。

【図20】従来の信号伝達回路の一例を示す構成図。

【発明を実施するための形態】

【0019】

以下、図面を参照して本発明の実施形態に係る信号伝達回路について説明する。

【0020】

図１は本発明に係る信号伝達回路を備えて構成される電力変換器の要部概略構成図である。図１においてＨＱ,ＬＱはトーテムポール接続されてハーフブリッジ回路を形成し、交互にオン・オフ動作して直流電圧Ｅをスイッチングする、例えばＩＧＢＴからなるスイッチング素子である。

【0021】

前記上アーム側のスイッチング素子ＨＱは、制御回路ＣＯＮＴからの制御信号を受けて動作するハイサイドドライバＨＤによりオン・オフ駆動される。また下アーム側のスイッチング素子ＬＱは、前記制御回路ＣＯＮＴからの制御信号を受けて動作するローサイドドライバＬＤによりオン・オフ駆動される。尚、前記制御回路ＣＯＮＴ、前記ハイサイドドライバＨＤおよび前記ローサイドドライバＬＤは、例えば高電圧集積回路ＨＶＩＣに集積一体化される。

【0022】

ちなみに前記ハイサイドドライバＨＤは、第１の電位である前記ハーフブリッジ回路の中点電位ＶＳを基準電位とし、所定の電源電圧ＶＢ（＞ＶＳ）を受けて動作するように構成される。また前記ローサイドドライバＬＤおよび前記制御回路ＣＯＮＴのそれぞれは、前記中点電位ＶＳよりも低い第２の電位として前記ハーフブリッジ回路の接地電位ＧＮＤを基準電位とし、所定の電源電圧ＶＣＣ（＞ＧＮＤ）を受けて動作するように構成される。従ってここでは前記ハイサイドドライバＨＤをハイサイド回路と称し、また前記ローサイドドライバＬＤおよび前記制御回路ＣＯＮＴをローサイド回路と称する。

【0023】

ここで前記ハイサイドドライバＨＤおよび前記ローサイドドライバＬＤは、前記スイッチング素子ＨＱ,ＬＱをそれぞれオン・オフ駆動する役割を担う。更に前記ハイサイドドライバＨＤおよび前記ローサイドドライバＬＤは、前記スイッチング素子ＨＱ,ＬＱにそれぞれ流れる電流、およびその動作温度を監視する機能を備える。前記電流の検出は、例えば前記各スイッチング素子ＨＱ,ＬＱに設けられた電流検出用エミッタを介して行われる。また前記温度の検出は、例えば前記各スイッチング素子ＨＱ,ＬＱに一体に組み込まれた温度検出用ダイオードを介して行われる。

【0024】

そして前記ハイサイドドライバＨＤおよび前記ローサイドドライバＬＤは、過電流や過熱等の異常を検出したとき、前記各スイッチング素子ＨＱ,ＬＱの駆動を停止することで該スイッチング素子ＨＱ,ＬＱを保護すると共に、その異常検出信号を前記制御回路ＣＯＮＴに通知する機能を備える。この際、ハイサイド回路である前記ハイサイドドライバＨＤから前記制御回路ＣＯＮＴに通知する前記異常検出信号を、該制御回路ＣＯＮＴの基準電位にレベルダウンすることが必要となる。

【0025】

図２は本発明の第１の実施形態に係る信号伝達回路１の要部概略構成図であり、１０は前述したＨＶＩＣに設けられるハイサイド回路、２０はローサイド回路である。この信号伝達回路１は、前記ハイサイド回路１０（具体的にはハイサイドドライバＨＤ）において検出される複数種の異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥをレベルダウンして前記ローサイド回路２０に伝達する役割を担う。前記異常検出信号ＯＨＥは、過熱検出部１１により検出された過熱を示す信号、前記異常検出信号ＯＣＥは、過電流検出部１２により検出された過電流を示す信号、そして前記異常検出信号ＵＶＥは、電圧低下検出部１３により検出された電圧低下を示す信号である。

【0026】

前記信号伝達回路１は、前記各検出部１１,１２,１３から入力される複数種の異常検出入力ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮを、その優先度に応じて出力するアービタ回路１４を備える。このアービタ回路１４は、基本的には先着優先で前記異常検出入力ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮに応じて異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを出力する。しかし前記複数種の異常検出入力ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮが同時に発生した場合、前記アービタ回路１４は、例えば図３に示すように［ＯＨＩＮ＞ＵＶＩＮ＞ＯＣＩＮ］なる優先順位で前記異常検出信号ＯＨＥ,ＵＶＥ,ＯＣＥを出力する。

【0027】

また前記信号伝達回路１は、前記アービタ回路１４から出力される前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じてパルス信号を生成するパルス生成回路１５を備える。更に前記信号伝達回路１は、前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを前記ローサイド回路２０に伝達する為の２つのスイッチ素子１６,１７を並列に備える。これらのスイッチ素子１６,１７は、例えば高耐圧のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ１,ＰＭ２からなる。これらのスイッチ素子１６,１７は、それぞれそのソースを前記電源電圧ＶＢに接続し、ドレインを前記ローサイド回路２０の後述する電圧変換回路に接続したものである。前記パルス生成回路１５は、前記各スイッチ素子１６,１７が同時にオンすることのないタイミングで、前記各異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じた複数のパルス信号を生成し、該パルス信号を前記スイッチ素子１６,１７の各ゲートに印加する。

【0028】

具体的には前記パルス信号は、例えば図４に示すように過熱を示す前記異常検出信号ＯＨＥの出力時には前記スイッチ素子１７を第１の周期で連続的にオン・オフする連続パルス信号からなる。また過電流を示す前記異常検出信号ＯＣＥの出力時には前記スイッチ素子１６を第１の周期で連続的にオン・オフする連続パルス信号からなる。そして電圧低下を前記異常検出信号ＵＶＥの出力時には前記２つのスイッチ素子１６,１７を前記第１の周期よりも長い第２の周期で交互にオン・オフするパルス信号からなる。

【0029】

即ち、前記アービタ回路１４は、過熱異常、過電流異常、および電圧低下異常の発生状況に応じて異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを生成する。そして前記パルス生成回路１５は、例えば図５に示すように前記アービタ回路１４の管理の下で前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて前記スイッチ素子１６,１７をそれぞれオン・オフ駆動するパルス信号を生成する。

【0030】

具体的には過熱異常だけが発生したときには、図５において区間Ａに示すように前記スイッチ素子１７だけが第１の周期でオン・オフ駆動される。また電圧低下異常だけ発生した場合には、区間Ｂに示すように前記スイッチ素子１６,１７が第２の周期で交互にオン・オフ駆動される。そして前記過熱異常と電圧低下異常とが同時に発生した場合には、区間Ｃに示すように前記電圧低下異常よりも前記過熱異常が優先して前記スイッチ素子１７だけが第１の周期でオン・オフ駆動される。

【0031】

また過電流異常だけが発生したときには、図５において区間Ｄに示すように前記スイッチ素子１６だけが第１の周期でオン・オフ駆動される。また過電流異常に加えて前記過熱異常が同時に発生した場合には、区間Ｅに示すように前記スイッチ素子１６の駆動に優先して前記スイッチ素子１７だけが第１の周期でオン・オフ駆動される。また前記過電流異常と前記電圧低下異常とが同時に発生した場合には、区間Ｆに示すように前記スイッチ素子１６,１７が第２の周期で交互にオン・オフ駆動される。そして前記過熱異常、および過電流異常と共に電圧低下異常とが同時に発生した場合には、区間Ｇに示すように前記過熱異常が優先して前記スイッチ素子１７だけが第１の周期でオン・オフ駆動される。

【0032】

一方、前記ローサイド回路２０は、前記スイッチ素子１６,１７を介して伝達される上述したパルス信号を電圧変換して取り込んで、該ローサイド回路２０の基準電位である接地電位ＧＮＤを基準とするパルス信号を生成する電圧変換回路２１を備える。この電圧変換回路２１は、例えば図６に示すように電圧変換部２１ａと同相ノイズフィルタ２１ｂを備えて構成され、前記パルス信号を復元するパルス生成機能を備えたものとして実現される。

【0033】

具体的には前記電圧変換回路２１における前記電圧変換部２１ａは、例えば図６に示すように前記スイッチ素子１６,１７の各ドレインに直列接続された抵抗Ｒ１,Ｒ２と、これらの各抵抗Ｒ１,Ｒ２にそれぞれ並列接続されて該抵抗Ｒ１,Ｒ２に生起される電圧をクランプするツェナーダイオードＺＤ１,ＺＤ２からなる。そして前記電圧変換部２１ａは、前記抵抗Ｒ１,Ｒ２に生起される電圧として、前記パルス信号を前記接地電位ＧＮＤを基準として復元するように構成される。

【0034】

尚、前記電圧変換部２１ａを、例えば図７に示すように一対のｎチャネル型ＭＯＳ-ＦＥＴからなる第１のカレントミラー回路ＣＭ１１,ＣＭ２１、および一対のｐチャネル型ＭＯＳ-ＦＥＴからなる第２のカレントミラー回路ＣＭ１２,ＣＭ２２を用いて構成することも可能である。この場合には前記第１のカレントミラー回路ＣＭ１１,ＣＭ２１のドレイン・ソース間電圧を前記ツェナーダイオードＺＤ１,ＺＤ２によりクランプする。

【0035】

そして前記第１のカレントミラー回路ＣＭ１１,ＣＭ２１の出力にて前記第２のカレントミラー回路ＣＭ１２,ＣＭ２２を駆動し、該第２のカレントミラー回路ＣＭ１２,ＣＭ２２の出力電流にて前記抵抗Ｒ１,Ｒ２に電圧を生起する。従ってこのように構成された前記電圧変換部２１ａにおいても、前記抵抗Ｒ１,Ｒ２に生起される電圧として、前記スイッチ素子１６,１７を介して伝達されたパルス信号が、前記接地電位ＧＮＤを基準とするパルス信号として復元される。

【0036】

また前記同相ノイズフィルタ２１ｂは、例えば図６および図７にそれぞれ示すようにｐチャネル型ＭＯＳ-ＦＥＴおよびｎチャネル型ＭＯＳ-ＦＥＴをそれぞれ２段ずつ、計４段にトーテムポール接続したスイッチ回路ＳＷ１,ＳＷ２として構成される。第１のスイッチ回路ＳＷ１における１段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ１１および３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ１１は、前記抵抗Ｒ２から得られるパルス信号を各ゲートに入力して相補的にオン・オフ動作する。また２段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ１２および４段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ１２は、前記抵抗Ｒ１から得られ、ノット回路ＮＯＴ１を介して反転されたパルス信号を各ゲートに入力して相補的にオン・オフ動作する。

【0037】

従って前記第１のスイッチ回路ＳＷ１は、前記スイッチ素子１６,１７を介して同時にパルス信号が入力されたとき、これらのパルス信号の出力を禁止する。そして前記スイッチ素子１６だけを介して前記パルス信号が入力されたとき、当該パルス信号を出力する。このようにして同相フィルタリング処理されて前記ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ１２と３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ１１の接続点に得られるパルス信号は、出力アンプＡＭＰ１を介して異常検出信号ＥＲ１として出力される。

【0038】

また同様に前記第２のスイッチ回路ＳＷ２における１段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２１および３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２１は、前記抵抗Ｒ１から得られるパルス信号を各ゲートに入力して相補的にオン・オフ動作する。また２段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２２および４段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２２は、前記抵抗Ｒ２から得られ、ノット回路ＮＯＴ２を介して反転されたパルス信号を各ゲートに入力して相補的にオン・オフ動作する。

【0039】

従って前記第２のスイッチ回路ＳＷ２は、前記第１のスイッチ回路ＳＷ１と同様に第１の前記スイッチ素子１６,１７を介して同時にパルス信号が入力されたとき、これらのパルス信号の出力を禁止する。そして前記スイッチ素子１７だけを介して前記パルス信号が入力されたとき、当該パルス信号を出力する。このようにして同相フィルタリング処理されて前記２段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２２と３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２１の接続点に得られるパルス信号は、出力アンプＡＭＰ２を介して異常検出信号ＥＲ２として出力される。

【0040】

ここで前記ローサイド回路２０の構成の説明に戻って、前記ローサイド回路２０は図２に示すように前記電圧変換回路２１により電圧変換して復元されたパルス信号をラッチするラッチ回路２２を備える。また前記ローサイド回路２０は、前記ラッチ回路２２にラッチされた前記パルス信号を解析して前述した異常検出信号の種別を判定する信号解析回路２３を備える。更に前記ローサイド回路２０は、前記信号解析回路２３の出力である信号解析結果に応じてアラーム信号ＡＬＭを出力するアラーム出力回路２４を備える。

【0041】

前記ラッチ回路２２は、具体的には、例えば図８に示すように前述したパルス信号からなる前記異常検出信号ＥＲ１,ＥＲ２をそれぞれラッチする２段構成のラッチＬＴ１１,ＬＴ１２とラッチＬＴ２１,ＬＴ２２とを並列に備える。これらのラッチＬＴ１１,ＬＴ１２,ＬＴ２１,ＬＴ２２は、前記異常検出信号ＥＲ１,ＥＲ２を入力するパルス生成回路ＰＧが生成するクロック信号ＣＬＫを受けてラッチ動作する。

【0042】

ちなみに前記パルス生成回路ＰＧは、前記異常検出信号ＥＲ１,ＥＲ２をそれぞれ形成するパルス信号の一方が反転したとき、これに同期して前記クロック信号ＣＬＫを生成するように構成される。そして前記１段目のラッチＬＴ１１,ＬＴ２１は、前記クロック信号ＣＬＫを受けて前記異常検出信号ＥＲ１,ＥＲ２をそれぞれラッチする。また前記２段目のラッチＬＴ１２,ＬＴ２２は、前記１段目のラッチＬＴ１１,ＬＴ２１に保持されている異常検出信号をそれぞれラッチする。

【0043】

従って前述した２段構成の前記ラッチＬＴ１１,ＬＴ１２および前記ラッチＬＴ２１,ＬＴ２２には、前記異常検出信号ＥＲ１,ＥＲ２の変化の状態を示す信号がラッチされる。そして前記ラッチＬＴ１１,ＬＴ１２および前記ラッチＬＴ２１,ＬＴ２２にそれぞれラッチされて保持された計２ビットの信号は、過熱および過電流をそれぞれ示す異常検出信号ＯＨＲ,ＯＣＲとしてそれぞれ出力される。尚、前記各ラッチＬＴ１１,ＬＴ１２,ＬＴ２１,ＬＴ２２は、後述するクリア信号ＣＬＲを受けて一斉にリセットされて初期化される。

【0044】

このように構成された前記ラッチ回路２２に保持された前記異常検出信号ＥＲ１,ＥＲ２を解析する前記信号解析回路２３は、例えば図９に示す論理に従って前記異常検出信号ＥＲ１,ＥＲ２の経時的な遷移状態変化から、当該異常検出信号ＥＲ１,ＥＲ２が示す異常の種別を判定する。即ち、前記信号解析回路２３は、前記異常検出信号ＯＨＲ,ＯＣＲが［００］,［００］であるとき、これを異常なしとして判定する。そして前記異常検出信号ＯＨＲが［１１］であり、且つ前記異常検出信号ＯＣＲが［００］であるとき、これを過熱異常であるとして判定する。

【0045】

また前記信号解析回路２３は、前記異常検出信号ＯＨＲが［００］であり、且つ前記異常検出信号ＯＣＲが［１１］であるとき、これを過電流異常であるとして判定する。そして前記異常検出信号ＯＨＲが［０１］または［１０］であり、且つ前記異常検出信号ＯＣＲが［１０］または［０１］であるとき、これを低電圧異常であるとして判定する。この低電圧異常の判定は、前述したように前記異常検出信号ＵＶＥの出力時には前記２つのスイッチ素子１６,１７が前記過熱および過電流の検出時よりも長い周期で交互にオン・オフされることに基づいている。即ち、この場合には、前記ラッチ回路２２に保持される信号が１段目と２段目とで異なり、且つ前記異常検出信号ＥＲ１,ＥＲ２間において互いに異なることに基づいている。

【0046】

そして前記異常検出信号ＯＨＲ,ＯＣＲが［１０（１１）］,［１１（１０）］として、共に同じ値を示すとき、前述したように前記スイッチ素子１６,１７を同時にオンさせることがない条件で前記パルス信号を生成していることから、この状態を受信異常として判定する。この場合、前記クリア信号ＣＬＲを生成して前記ラッチ回路２２をリセットする。このようにして前記異常検出信号ＯＨＲおよび前記異常検出信号ＯＣＲを解析する前記信号解析回路２３は、前記異常検出信号ＯＨＲおよび前記異常検出信号ＯＣＲを入力して、その解析結果である異常の種別を示す信号ＥＲＤＥＴ,ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲを選択的に出力するメモリとして実現される。

【0047】

さてこのような解析結果、即ち、前記信号ＥＲＤＥＴ,ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲを入力する前記アラーム出力回路２４は、例えば図１０に示すように前記異常検出信号ＥＲＤＥＴを入力してセットされるフリップフロップＦＦを備える。そしてこのフリップフロップＦＦのセット出力にてｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３１をオン駆動することでアラーム信号ＡＬＭを出力するように構成される。

【0048】

また前記アラーム出力回路２４は、前記フリップフロップＦＦのセット出力を受けて前記信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲをそれぞれラッチする４つのラッチＬＴ１,ＬＴ２,ＬＴ３,ＬＴ４を並列に備える。更に前記アラーム出力回路２４は、ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３０との間でカレントミラー回路を形成する定電流源としての４つのｐチャネル型ＭＯＳ-ＦＥＴ：ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４を並列に備える。そしてこれらの各ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４には、スイッチとしての４つのｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ４１,ＰＭ４２,ＰＭ４３,ＰＭ４４がそれぞれ直列に接続されている。

【0049】

これらのｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ４１,ＰＭ４２,ＰＭ４３,ＰＭ４４は、前記ラッチＬＴ１,ＬＴ２,ＬＴ３,ＬＴ４の各出力にて選択的にオンされて、前記ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４からなる定電流源にてコンデンサＣ１を充電する役割を担う。そして前記コンデンサＣ１の充電に伴って該コンデンサＣ１に生じる充電電圧は比較器ＣＯＭＰに与えられ、基準電圧Ｖrefと比較される。そして前記比較器ＣＯＭＰは、前記コンデンサＣ１の充電電圧が前記基準電圧Ｖrefを超えたとき、アラーム信号の出力停止を指令する終了信号ＴＥＮＤを発するものとなっている。

【0050】

この終了信号ＴＥＮＤにより、遅延回路を介して前記コンデンサＣ１に並列接続されたｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３２がオン駆動され、前記コンデンサＣ１に充電された電荷が放電されて該コンデンサＣ１がリセットされる。また前記終了信号ＴＥＮＤは、前記フリップフロップＦＦのリセット端子に印加されると共に、該フリップフロップＦＦのセット端子の前段に設けられたアンドゲート回路に入力される。このアンドゲート回路は、前記フリップフロップＦＦがリセット状態であり、且つ前記終了信号ＴＥＮＤが出力されていないときにだけ、該フリップフロップＦＦのセット端子に前記異常検出信号ＥＲＤＥＴを印加する役割を担う。

【0051】

従って前記フリップフロップＦＦは、図１１に示すように前記異常検出信号ＥＲＤＥＴが入力されたタイミングでセットされ、これに伴って前記コンデンサＣ１の充電が開始された後、該コンデンサＣ１の充電電圧が前記基準電圧Ｖrefを超えて前記終了信号ＴＥＮＤが出力されたときにリセットされる。この結果、前記フリップフロップＦＦがセットされている期間ｔに亘って前記アラーム信号ＡＬＭが出力されることになる。

【0052】

この際、前記ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４にそれぞれ設定する一定電流値に重み付けをしておけば、前記信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲの種別に応じて前記コンデンサＣ１の充電電流が変化する。この結果、該コンデンサＣ１の充電電圧が前記基準電圧Ｖrefに達するまでの期間ｔ、つまり前記終了信号ＴＥＮＤが生成されるタイミングに時間差が生じる。従って前記信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲの種別に応じて前記アラーム信号ＡＬＭの出力時間を変えることが可能となる。そしてこのアラーム信号ＡＬＭの出力時間を弁別することで前記異常検出の種別を判定することが可能となる。

【0053】

かくしてこのように構成された信号伝達回路１によれば、ハイサイド回路１０において発生する複数種（この例では３種）の異常検出信号ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮに応じて、所定の優先順位で異常の種別を示す信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲが生成される。そしてこれらの信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲに応じて、前述した２つのスイッチ素子１６,１７の一方を連続してオン・オフさせるパルス信号、または前記スイッチ素子１６,１７を交互にオンさせるパルス信号が生成される。そしてこれらのパルス信号が前記スイッチ素子１６,１７を介してローサイド回路２０に伝達される。

【0054】

従って前記ハイサイド回路１０における電源電圧変動（dＶ／dｔ）の影響を受けることなく前記ローサイド回路２０への信号伝達を行い得る。また前記スイッチ素子１６,１７が同時にオン駆動されることがないので、該２つのスイッチ素子１６,１７に混入する同相ノイズの影響を簡易に、且つ効果的に除去して、前記各パルス信号をそれぞれ確実に検出することができる。

【0055】

故に前記ローサイド回路２０においては前記スイッチ素子１６,１７をそれぞれ介して伝達されるパルス信号から前記ハイサイド回路１０において発生した異常の種別を正確に判別することが可能となる。特に前記２つのスイッチ素子１６,１７を用いて、前記ハイサイド回路１０において発生する３種類の異常の種別を、異常なしの状態を含めて簡易に、且つ確実に前記ローサイド回路２０に伝達することが可能であり、その実用的利点が多大である。

【0056】

尚、３個のスイッチ素子ＰＭ１,ＰＭ２,ＰＭ３を並列に設け、これらのスイッチ素子ＰＭ１,ＰＭ２,ＰＭ３を択一的にオンさせるパルス信号を生成して前記ハイサイド回路１０から前記ローサイド回路２０への信号伝達を行うように構成することも可能である。この場合、前記ハイサイド回路１０に生じた異常の種別に応じて、例えば前記スイッチ素子ＰＭ１,ＰＭ２,ＰＭ３の１つだけを第１の周期でオン・オフするパルス信号と、前記スイッチ素子ＰＭ１,ＰＭ２,ＰＭ３の中の２つを交互にオン・オフする第２の周期のパルス信号を生成するようにすれば良い。このようにすれば異常なしの状態を含めて、６種類の異常の種別を伝達することが可能となる。

【0057】

次に本発明の第２の実施形態に係る信号伝達回路１について説明する。

【0058】

この実施形態は前述したアービタ回路１４により信号種別の優先度に応じて求められた異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて、例えば図１２に示すようにパルス幅の異なる３種類のパルス信号を生成する。そしてこのパルス信号は、例えば図１３に示すように１つのスイッチ素子１６だけを介してローサイド回路２０に伝達するように構成される。ちなみに前記３種類のパルス信号のパルス幅Ｔ１,Ｔ２,Ｔ３は、例えば図１２に示すように［Ｔ２＝２・Ｔ１］,［Ｔ３＝２・Ｔ２＝４・Ｔ１］として設定される。

【0059】

このような異常信号の種別に応じたパルス幅Ｔ１,Ｔ２,Ｔ３のパルス信号は、例えば所定周波数の基準クロック信号を計数する３ビットのカウンタ１８と、該カウンタ１８の出力を選択するマルチプレクサ１９とを用いて生成される。具体的には前記カウンタ１８および前記マルチプレクサ１９の各動作を、例えば２ビットのデータ［０１］,［１０］,［１１］からなる異常信号の種別を示す前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて制御することによって生成される。そして前記パルス幅Ｔ１,Ｔ２,Ｔ３のパルス信号を用いて前記スイッチ素子１６を連続的にオン・オフ駆動する。

【0060】

一方、前記ローサイド回路２０においては、前記電圧変換部２１ａを介して電圧変換して得られるパルス信号を用いて、該パルス信号のパルス幅時間に亘ってコンデンサＣ２を充電する。そしてパルス幅検出回路２５においては、前記コンデンサＣ２の充電電圧を、並列に設けられた３つの比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３にて基準電圧Ｖref1,Ｖref2,Ｖref3とそれぞれ比較して前記各パルス幅に相当する出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３をそれぞれ求める。その上で前記パルス幅検出回路２５は、前記各比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３の出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３を、アンドゲート回路ＡＮＤ１,ＡＮＤ２を介してマスキング処理し、前記出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３の１つを選択的に出力する。

【0061】

ちなみにこの例では［ＡＬＭ１＜ＡＬＭ２＜ＡＬＭ３］なる優先順位でアラーム信号を出力するように構成されている。また図１３において前記コンデンサＣ２に並列接続されたｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３１は、ノット回路を介して反転された前記パルス信号によりオン駆動されて、前記コンデンサＣ２の充電電荷を放電する役割を担う。

【0062】

かくしてこのように構成された信号伝達回路１によれば、図１４にその動作タイミングを示すように、異常検出信号の種別に応じて前記スイッチ素子ＰＭ１をオン駆動するパルス信号のパルス幅Ｔ１,Ｔ２,Ｔ３が変更されるので、これに伴って前記コンデンサＣ２の充電電圧が変化する。そして前記コンデンサＣ２の充電電圧が前記基準電圧Ｖref1,Ｖref2,Ｖref3を超えた際、前記比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３は順次その出力Ａ１,Ａ２,Ａ３を反転させる。

【0063】

そして前記各比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３の出力Ａ１,Ａ２,Ａ３は、前記基準電圧が高く設定されている上位の比較器ＣＭＰ２,ＣＭＰ３の出力Ａ２,Ａ３により順にマスキングされる。この結果、前記コンデンサＣ２がリセットされるタイミングで前記各比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３の出力Ａ１,Ａ２,Ａ３を抽出すれば、これによって前記異常の種別に応じた異常検出出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３を択一的に求めることが可能となる。

【0064】

従って上述した如く異常の種別に応じたパルス幅Ｔ１,Ｔ２,Ｔ３のパルス信号を前記スイッチ素子１６を介して伝達するようにしても、先の実施形態と同様にハイサイド回路１０において発生した異常の種別を前記ローサイド回路２０に対して簡易に、しかも確実に伝達することができる。しかも１つのスイッチ素子１６を用いるだけで、異常の種別を示す信号伝達を確実に行うことができる。但し、この実施形態の場合、前記パルス信号のパルス幅Ｔ１,Ｔ２,Ｔ３の設定条件によっては、その信号伝達から該パルス信号の解析までの時間が掛かることが否めない。従って異常の種別によって定まる緊急度に応じて前記パルス幅Ｔ１,Ｔ２,Ｔ３を最適に設定することが望ましいことは言うまでもない。

【0065】

また本発明を次のようにして実施することも可能である。

【0066】

この第３の実施形態は前述したアービタ回路１４により信号種別の優先度に応じて求められた異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて、例えば図１５に示すようにパルス数ｎの異なる３種類のパルス信号列を生成する。そしてこのパルス信号列を、例えば図１６に示すように１つのスイッチ素子１６を介してローサイド回路２０に伝達する。ちなみにパルス数の異なる前記３種類のパルス信号列は、例えば図１５に示すように一定の休止期間Ｔｂを挟んで設定される一定の信号出力期間Ｔａに出力するパルス数ｎを異ならせたものである。

【0067】

この図１５に示す例では前記信号出力期間Ｔａにおけるパルス数ｎを、前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて４パルス、６パルス、８パルスとして設定している。このようなパルス信号列は、例えば図１６に示すように基準クロック信号ＣＬＫを分周器３１にて分周した後、３ビットのカウンタ３２にて計数する。そしてこのカウンタ３２による計数値と、前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを示す２ビットのアラーム情報とを比較器３３にて比較し、その比較結果によりアンドゲート回路３４を制御して前記基準クロック信号ＣＬＫをマスキングすることで生成される。

【0068】

この結果、前記アンドゲート回路３４を介して前記スイッチ素子１６に与えられる前記基準クロック信号ＣＬＫのパルス数が前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥの種別に応じて制限される。そして前記スイッチ素子１６は、前記カウンタ３２の１動作周期（Ｔａ＋Ｔｂ）において、前記アンドゲート回路３４を通過した前記基準クロック信号ＣＬＫのパルス数だけオン・オフ駆動される。

【0069】

またこのようにして前記ハイサイド回路１０から伝達されるパルス信号を受信する前記ローサイド回路２０においては、次のようにして前記パルス信号のパルス数から前記異常検出信号の種別を解析すれば良い。即ち、前記電圧変換部２１ａを介して電圧変換して得られるパルス信号を４ビットのカウンタ３６にて計数し、その計数値をラッチ回路３７にてラッチする。この際、前記カウンタ３６による計数動作と、前記ラッチ回路３７によるラッチタイミングをタイマー回路３８にて制御する。

【0070】

ちなみに前記タイマー回路３８は、例えば図１７に示すように前記電圧変換部２１ａから得られるパルス信号を受けてセットされるフリップフロップ（ＦＦ）３８ａを備える。また前記タイマー回路３８は、前記フリップフロップ３８ａのセット出力を受けて充電されるコンデンサＣ１１の充電電圧を第１の比較器ＣＭＰ１１にて所定の基準電圧Ｖref１１と比較する第１のタイマー３８ｂを備える。そしてこの第１のタイマー３８ｂにより、前記パルス信号の出力期間Ｔａを求めるように構成される。

【0071】

更に前記タイマー回路３８は、前記第１の比較器ＣＭＰ１１の出力にて充電されるコンデンサＣ１２の充電電圧を第２の比較器ＣＭＰ１２にて所定の基準電圧Ｖref１２と比較する第２のタイマー３８ｃを備える。そしてこの第２のタイマー３８ｃにて前記パルス信号の休止期間Ｔｂを求めるように構成される。その上で前記タイマー回路３８は、前記第２のタイマー３８ｃである前記第２の比較器ＣＭＰ１２の出力により前記フリップフロップ３８ａをリセットすることで、前記第１および第２のタイマー３８ｂ,３８ｃをそれぞれ初期化するように構成される。

【0072】

このように構成された前記タイマー回路３８によれば、前記電圧変換部２１ａを介して前記ハイサイド回路１０から伝達されたパルス信号を受信した時点で前記フリップフロップ３８ａがセットされる。従って前記第１のタイマー３８ｂは、前記パルス信号の受信タイミングを起点としてタイマー動作を開始し、前記期間Ｔａが経過した時点で前記カウンタ３６によるカウンタ動作を停止させる。従って前記カウンタ３６は、前記期間Ｔａの間に受信したパルス信号だけを計数する。換言すれば前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥの種別に応じて前記ハイサイド回路１０から伝達されたパルス信号のパルス数が前記カウンタ３６において求められる。

【0073】

その後、前記第２のタイマー３８ｃによって前記休止期間Ｔｂが経過した時点で前記ラッチ回路３７が起動され、前記カウンタ３６において求められた前記パルス信号のパルス数がラッチされる。そして前記ラッチ回路３７に保持された計数値であるパルス数がデコーダ３９に与えられ、当該パルス数に応じたアラーム出力が求められる。ちなみに前記デコーダ３９は、例えば図１８に示すように前記ラッチ回路３７に保持された計数値に応じて、その出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３を変化させるように構成される。

【0074】

従って上述した如く構成された信号伝達回路１によれば、図１９にその動作タイミングを示すように、異常検出信号の種別に応じて前記スイッチ素子１６をオン駆動するパルス信号の一定期間Ｔａにおける出力パルス数ｎが変更される。故に前記ローサイド回路２０においては、前記一定期間Ｔａにおいて検出されるパルス信号のパルス数を前記カウンタ３６にて計数し、その計数値を解析することで先の実施形態と同様にハイサイド回路１０において発生した異常の種別を判定することが可能となる。

【0075】

特にこの実施形態に係る信号伝達回路１によれば、一定期間Ｔａにおいて前記スイッチ素子１６を介して伝達するパルス信号のパルス数ｎを前記異常検出信号の種別に応じて変更するだけで良いので、該異常検出信号の種別を前記ローサイド回路２０に対して簡易に、しかも確実に伝達することができる。しかも先の実施形態と同様に１つのスイッチ素子１６を用いるだけで、異常の種別を示す信号伝達を確実に行うことができる。故に先の各実施形態と同様な効果が奏せられる。

【0076】

尚、本発明は上述した各実施形態に限定されるものではない。例えば第１の実施形態における信号伝達の制御と、第２または第３の実施形態による信号伝達の制御とを併用して信号伝達を行うことも可能である。具体的には前記２つのスイッチ素子１６,１７の一方を連続的にオン・オフする連続パルス信号の周期を前記異常検出信号の種別に応じて変え、または前記２つのスイッチ素子１６,１７を交互にオン・オフするパルス信号の周期を前記異常検出信号の種別に応じて変えるようにしても良い。このようにすれば更に多くの種別の信号を前記ハイサイド回路１０から前記ローサイド回路２０へと伝達することが可能となる。

【0077】

また前述した各実施形態におけるパルス信号の周期等については、前記ハイサイド回路１０から前記ローサイド回路２０へと伝達する信号の発生頻度や、信号伝達の緊急性等の仕様に応じて設定すれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

【符号の説明】

【0078】

ＨＱ,ＬＱ 高耐圧スイッチング素子
ＨＶＩＣ 高電圧集積回路
ＨＤ ハイサイドドライバ
ＬＤ ローサイドドライバ
ＣＯＮＴ 制御回路
１ 信号伝達回路
１０ ハイサイド回路
１１ 過熱検出部
１２ 過電流検出部
１３ 電圧低下検出部
１４ アービタ回路
１５ パルス生成回路
１６ スイッチ素子（ＰＭ１）
１７ スイッチ素子（ＰＭ２）
１８ カウンタ
１９ マルチプレクサ
２０ ローサイド回路
２１ 電圧変換回路
２１ａ 電圧変換部
２１ｂ 同相ノイズフィルタ
２２ ラッチ回路
２３ 信号解析回路
２４ アラーム出力回路
２５ パルス幅検出回路
３１ 分周器
３２ カウンタ
３３ 比較器
３４ アンドゲート回路
３６ カウンタ
３７ ラッチ回路
３８ タイマー回路
３９ デコーダ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】