特許 6016003 不揮発性メモリのゲートのパターニング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6016003

(24)【登録日】2016年10月7日

(45)【発行日】2016年10月26日

(54)【発明の名称】不揮発性メモリのゲートのパターニング方法

(51)【国際特許分類】

   H01L 21/8247 20060101AFI20161013BHJP

   H01L 27/115 20060101ALI20161013BHJP

   H01L 21/336 20060101ALI20161013BHJP

   H01L 29/788 20060101ALI20161013BHJP

   H01L 29/792 20060101ALI20161013BHJP

   H01L 27/10 20060101ALI20161013BHJP

【ＦＩ】

   H01L27/10 434

   H01L29/78 371

   H01L27/10 481

【請求項の数】13

【全頁数】19

(21)【出願番号】特願2011-189293(P2011-189293)

(22)【出願日】2011年8月31日

(65)【公開番号】特開2012-54558(P2012-54558A)

(43)【公開日】2012年3月15日

【審査請求日】2014年9月1日

(31)【優先権主張番号】12/872,073

(32)【優先日】2010年8月31日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】フリースケール セミコンダクター インコーポレイテッド

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】メユール ディ．シュロフ

【審査官】 上田 智志

(56)【参考文献】

【文献】 米国特許出願公開第２００９／０１１１２２６（ＵＳ，Ａ１）

【文献】 特表２００１−５０９９５３（ＪＰ，Ａ）

【文献】 国際公開第２００９／１５４８１３（ＷＯ，Ａ２）

【文献】 特開２０１０−０５０３５７（ＪＰ，Ａ）

【文献】 特開２００７−１０３７７１（ＪＰ，Ａ）

【文献】 特開２００８−１５３４３３（ＪＰ，Ａ）

【文献】 特開平１１−１１１９３４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０２６１３６７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

不揮発性メモリ領域と、前記不揮発性メモリ領域と重ならない非不揮発性メモリ領域とを有する半導体基板の上に不揮発性メモリのゲートスタックを形成するための方法において、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域において、前記半導体基板上に選択ゲート層を形成する工程と、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域における前記選択ゲート層を同時にエッチングする工程であって、前記不揮発性メモリ領域における選択ゲート層をエッチングする工程が前記選択ゲート層の第１部分を前記不揮発性メモリ領域に残ることを生じ、前記非不揮発性メモリ領域の選択ゲート層を完全に除去することによって前記不揮発性メモリ領域の制御ゲート層のエッチングの終点を検出する、前記不揮発性メモリ領域における選択ゲート層をエッチングする工程と、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域において、前記基板の上方に、かつ前記選択ゲート層の前記第１部分の上方に電荷蓄積層を形成する工程と、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域において前記電荷蓄積層上に制御ゲート層を形成する工程と、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域において前記制御ゲート層を同時にエッチングする工程と、
前記選択ゲート層の前記第１部分上に前記電荷蓄積層の部分が生じ、前記選択ゲート層の前記第１部分の側壁と重なり、かつ前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じるように、前記不揮発性メモリ領域及び前記非不揮発性メモリ領域において前記電荷蓄積層を同時にエッチングする工程と、
前記選択ゲート層の前記第１部分、前記電荷蓄積層の部分、制御ゲート層の部分を用いてスプリットゲートデバイスを形成する工程と、
を備える、方法。

【請求項2】

前記非不揮発性メモリ領域の前記選択ゲート層はタイル領域上に形成される、請求項１に記載の方法。

【請求項3】

前記非不揮発性メモリ領域の前記選択ゲート層はアクティブ回路フィーチャ上に形成される、請求項１に記載の方法。

【請求項4】

前記不揮発性メモリ領域に選択ゲート層及び前記非不揮発性メモリ領域から前記選択ゲート層を同時にエッチングする工程は、前記選択ゲートが非不揮発性メモリ領域から完全に除去されるように実行される、請求項１に記載の方法。

【請求項5】

前記半導体基板は論理領域を含み、
前記選択ゲート層を形成する工程は、前記論理領域における基板上に形成されるように行われ、
前記電荷蓄積層を形成する工程は、前記論理領域の前記選択ゲート層上に前記電荷蓄積層が形成されるように行われ、
前記制御ゲート層を形成する工程は、前記論理領域の前記電荷蓄積層上に前記制御ゲート層が形成されるように行われる、請求項１に記載の方法。

【請求項6】

前記不揮発性メモリ領域における前記選択ゲート層及び前記非不揮発性メモリ領域における前記選択ゲート層を同時にエッチングする工程では、前記論理領域における前記選択ゲート層をエッチングしない、請求項５に記載の方法。

【請求項7】

前記制御ゲート層を同時にエッチングする工程は、前記制御ゲート層を前記論理領域から除去するように行い、
前記電荷蓄積層を同時にエッチングする工程は、前記電荷蓄積層を前記論理領域から除去するように行う、
請求項６に記載の方法。

【請求項8】

前記電荷蓄積層を同時にエッチングした後、論理デバイスゲートを形成するために前記論理領域における前記選択ゲート層をパターニングする、請求項７に記載の方法。

【請求項9】

不揮発性メモリ領域と、前記不揮発性メモリ領域と重ならない非不揮発性メモリ領域とを有する半導体基板上に不揮発性メモリのゲートスタックを形成するための方法において、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域における前記半導体基板上の、タイル領域上に選択ゲート層を形成する工程と、
前記不揮発性メモリ領域の前記選択ゲート層及び前記非不揮発性メモリ領域の前記選択ゲート層を同時にエッチングする工程であって、前記非不揮発性メモリ領域における前記選択ゲート層をエッチングすることによって前記タイル領域を露出し、かつ前記不揮発性メモリ領域における前記選択ゲート層をエッチングすることによって前記不揮発性メモリ領域に前記選択ゲート層の第１部分を残し、前記非不揮発性メモリ領域の選択ゲート層を完全に除去することによって前記不揮発性メモリ領域の選択ゲート層のエッチングの終点を検出する、前記不揮発性メモリ領域と前記非不揮発性メモリ領域の前記選択ゲート層を同時にエッチングする工程と、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域の前記基板上において、前記選択ゲート層の前記第１部分上に電荷蓄積層を形成する工程と、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域の前記基板上に前記電荷蓄積層を形成する工程と、前記不揮発性メモリ領域及び前記非不揮発性メモリ領域の前記電荷蓄積層上に制御ゲート層を形成する工程と、
前記不揮発性メモリ領域の制御ゲート層及び前記非不揮発性メモリ領域の制御ゲート層を同時にエッチングする工程と、
前記不揮発性メモリ領域及び前記非不揮発性メモリ領域における前記電荷蓄積層を同時にエッチングする工程であって、前記非不揮発性メモリ領域における前記電気蓄積層及び前記制御ゲート層をエッチングする工程によって前記タイル領域を露出し、前記不揮発性メモリ領域における前記制御ゲート層をエッチングする工程によって、前記選択ゲート層の前記第１部分上に前記電荷蓄積層の部分が生じ、前記選択ゲート層の前記第１部分の側壁と重なり、かつ前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じる、前記不揮発性メモリ領域及び前記非不揮発性メモリ領域における前記電荷蓄積層を同時にエッチングする工程と、
前記選択ゲート層、前記電荷蓄積層の前記部分、前記制御ゲート層の前記部分を用いてスプリットゲートデバイスを形成する工程とを備える、方法。

【請求項10】

不揮発性メモリ領域と、前記不揮発性メモリ領域と重ならない非不揮発性メモリ領域と、論理領域とを有する半導体基板上に不揮発性メモリのゲートスタックを形成するための方法において、
前記不揮発性メモリ領域、前記非不揮発性メモリ領域、前記論理領域において、前記半導体基板上に選択ゲート層を形成する工程と、
前記不揮発性メモリ領域の前記選択ゲート層及び前記非不揮発性メモリ領域の前記選択ゲート層を同時にエッチングする工程であって、前記不揮発性メモリ領域の前記選択ゲート層をエッチングする工程によって、前記選択ゲート層の第１部分を前記不揮発性メモリ領域に残し、前記非不揮発性メモリ領域の選択ゲート層を完全に除去することによって前記不揮発性メモリ領域の選択ゲート層のエッチングの終点を検出する、前記不揮発性メモリ領域の前記選択ゲート層及び前記非不揮発性メモリ領域の前記選択ゲート層を同時にエッチングする工程と、
前記不揮発性メモリ領域、前記非不揮発性メモリ領域、前記論理領域において、前記半導体基板上に電荷蓄積層を形成する工程であって、前記電荷蓄積層は前記選択ゲート層の前記第１部分上に形成される、前記不揮発性メモリ領域、前記非不揮発性メモリ領域、前記論理領域において、前記半導体基板上に電荷蓄積層を形成する工程と、
前記不揮発性メモリ領域、前記非不揮発性メモリ領域、前記論理領域において、前記電荷蓄積層上に制御ゲート層を形成する工程と、
前記不揮発性メモリ領域、前記非不揮発性メモリ領域、前記論理領域の前記制御ゲート層を同時にエッチングする工程と、
前記不揮発性メモリ領域、前記非不揮発性メモリ領域、前記論理領域の前記電荷蓄積層を同時にエッチングする工程であって、前記不揮発性メモリ領域の前記制御ゲート層をエッチングする工程の結果、前記選択ゲート層の前記第１部分上に前記電荷蓄積層の部分が生じ、前記選択ゲート層の前記第１部分の側壁と重なり、かつ前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じる、前記不揮発性メモリ領域、前記非不揮発性メモリ領域、前記論理領域の前記電荷蓄積層を同時にエッチングする工程と、
前記選択ゲート層の前記第１部分、前記電荷蓄積層の前記部分、前記制御ゲート層の前記部分を用いてスプリットゲートを形成する工程と、
前記論理領域の前記選択ゲート層を用いて論理デバイスゲートを形成する工程とを備える、方法。

【請求項11】

前記論理デバイスゲートを形成する工程は、
前記電荷蓄積層を同時にエッチングする工程の後に、前記論理デバイスゲートを形成するために前記論理領域における前記選択ゲート層をパターニングすることを含む、請求項１０記載の方法。

【請求項12】

前記不揮発性メモリ領域における前記選択ゲート層及び前記非不揮発性メモリ領域における前記選択ゲート層を同時にエッチングする工程は前記論理領域における前記選択ゲート層をエッチングしない、請求項１０記載の方法。

【請求項13】

前記非不揮発性メモリ領域におけるアクティブ回路フィーチャ上に前記選択ゲート層を形成するように前記非不揮発性メモリ領域における前記半導体基板上に前記選択ゲート層を形成する工程を行う、請求項１０記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリ（ＮＶＭ）のゲートのパターニング方法に関し、より詳細には、ＮＶＭのゲートスタックをパターニングするための方法に関する。

【背景技術】

【0002】

ＮＶＭビットセルのゲートスタックが２つの導電材料の層を含み、その導電材料層のうちの１つが論理回路及び他の回路を形成するために使用されることがある。１つの目的は、必要以上のマスク工程を使用しないためであり、すなわち、マスク工程は少ないほど好適である。別の検討事項は選択性によってエッチングは様々であり、そして、特にゲートスタックにおいては、ほぼ垂直な側壁を有することは望ましいことである。最も良好な選択性を有するエッチャントが垂直な側壁を得るために最も良好となるわけではない。幾つかのエッチングにおいて、終点を検出することは非常に重要である。この問題が選択性によって生じるため、オーバエッチングは制限された選択肢である。また、オーバエッチは好適でないポリマーを残存させる可能性がある。

【0003】

図３０〜３２は、ＮＶＭ領域とタイル領域を有する集積回路を従来技術によって製造する場合における各種工程を示している。図３０を参照すると、ＮＶＭ領域とタイル領域の両方で基板の上に第１のポリシリコン層が形成されている。第１のポリシリコン層は、ＮＶＭ領域とタイル領域のそれぞれで分離領域の間に残るようにパターニングされる。続いて、ＮＶＭ領域とタイル領域の両方で第１のポリシリコン層の上に誘電体層が形成され、ＮＶＭ領域とタイル領域の両方で誘電体層の上に第２のポリシリコン層が形成される。図３１では、第２のポリシリコン層の上にフォトレジストが形成され、そしてパターニングされ、フォトレジスト層が残された領域はＮＶＭ領域とタイル領域のゲートスタックに対応する。第１のポリシリコン層、誘電体層、及び第２のポリシリコン層は、パターニングされたフォトレジスト層を用いて、ＮＶＭ領域とタイル領域で同時にエッチングされる。したがって、図３２を参照すると、ＮＶＭ領域とタイル領域の同時のエッチングの結果、第１及び第２のポリシリコン層の一部からなるゲートスタックをＮＶＭ領域に形成し、かつ第１及び第２のポリシリコン層の一部からなるタイルフィーチャをタイル領域に形成する。タイルフィーチャはタイル領域において、基板の分離領域の間に形成され、分離領域の上には形成されない。タイル領域のタイルフィーチャとＮＶＭ領域のゲートスタックを同時にエッチングするためには、ゲートスタックのエッチングの終点を検出するために追加の材料を用いることが必要である。タイルフィーチャは形成後に電気的に機能するわけではない。

【発明の概要】

【発明が解決しようとする課題】

【0004】

従って、改善されたパターニングを生じるように上述の問題を考慮するＮＶＭのゲートスタックをパターニングを提供することが望ましい。

【課題を解決するための手段】

【0005】

一実施形態によると、ダミーゲートスタックを含む犠牲領域は、不揮発性メモリ（ＮＶＭ）アレイが配置された領域と異なる領域に形成される。ＮＶＭスタックに使用された実際のＮＶＭゲートスタックを模倣する態様でダミーゲートスタックを使用することが可能である。ＮＶＭゲートスタックのエッチングの間、両方のスタックのエッチングの終点が同時に起こるようにダミーゲートスタックもエッチングされる。これはパターニングのエッチングである場合も、そうでない場合もあるので、エッチング後に、ダミーゲートスタックは残留する部分を有することも有しないこともある。加えられた終点指示材料がエッチングの終了時に露出されることによって、ＮＶＭゲートスタックの終点検出を改善することを可能にする。また、パターニングを用いるエッチングにおいて、ダミーゲートスタックをエッチングした後、他のタイリングのフィーチャを残すことも可能である。これは、以下の説明及び図面を参照することによって、より明確に理解することができる。

【図面の簡単な説明】

【0006】

【図1】不揮発性メモリ（ＮＶＭ）及び他の回路機構を含む集積回路の上面図。

【図2】第１実施形態に従う処理工程を図１の集積回路の２つの異なる部分で示す断面図。

【図3】図２に示された２つの異なる部分における、後の工程を示す断面図。

【図4】図３に示された２つの異なる部分における後の工程を示す断面図。

【図5】図４に示された２つの異なる部分における後の工程を示す断面図。

【図6】図５に示された２つの異なる部分における後の工程を示す断面図。

【図7】図６に示された２つの異なる部分における後の工程を示す断面図。

【図8】図７に示された２つの異なる部分における後の工程を示す断面図。

【図9】第２実施形態に従う処理工程を示す、図１の集積回路に類似する集積回路の２つの異なる部分の断面図。

【図10】図９に示された２つの異なる部分における後続の工程を示す断面図。

【図11】図１０に示された２つの異なる部分における後続の工程を示す断面図。

【図12】図１１に示された２つの異なる部分における後続の工程を示す断面図。

【図13】図１２に示された２つの異なる部分における後続の工程を示す断面図。

【図14】図１３に示された２つの異なる部分における後続の工程を示す断面図。

【図15】第３実施形態に従って、図１０に示された処理工程に後続する工程におけるデバイス構造を示す断面図。

【図16】図１５に示された２つの異なる部分における後続の工程でのデバイス構造を示す断面図。

【図17】図１６に示された２つの異なる部分における後続の工程でのデバイス構造を示す断面図。

【図18】図１７に示された２つの異なる部分における後続の工程でのデバイス構造を示す断面図。

【図19】第４実施形態に従う処理工程を示す、図１の集積回路に類似する集積回路の２つの異なる部分の断面図。

【図20】図１９に示された２つの異なる部分における後続の工程を示す断面図。

【図21】図２０に示された２つの異なる部分における後続の工程を示す断面図。

【図22】図２１に示された２つの異なる部分における後続の工程を示す断面図。

【図23】図２２に示された２つの異なる部分における後続の工程を示す断面図。

【図24】第５実施形態を理解するために有用な、図１９に示されたデバイス構造に類似するデバイス構造の第３部分を示す断面図。

【図25】第５実施形態に従う、図２４の後続の処理工程におけるデバイス構造を示す断面図。

【図26】第５実施形態に従う、図２５の後続の処理工程におけるデバイス構造を示す断面図。

【図27】第５実施形態に従う、図２６の後続の処理工程におけるデバイス構造を示す断面図。

【図28】第５実施形態に従う、図２７の後続の処理工程におけるデバイス構造を示す断面図。

【図29】第５実施形態に従う、図２８の後続の処理工程におけるデバイス構造を示す断面図。

【図30】従来技術による工程を示す断面図。

【図31】従来技術による工程を示す断面図。

【図32】従来技術による工程を示す断面図。

【発明を実施するための形態】

【0007】

図１は、ＮＶＭアレイ１２、ＳＲＡＭアレイ１４、論理回路１６、アナログ回路１８、論理回路２０、及び複数のダミーゲートスタック２２を有する集積回路１０の上面図を示す。ダミーゲートスタック２２は回路ブロックの間または回路ブロックの内部に配置されることが可能である。代表的ダミーゲートスタック２６は論理回路２０に示す。同様に、代表的なＮＶＭゲートスタック２４はＮＶＭアレイ１２に示される。

【0008】

図２は、処理の初期の工程におけるでＮＶＭゲートスタック２４及びダミーゲートスタック２６の断面図を示す。図２が、シリコンから形成されることが可能な基板２８と、ダミーゲートスタック２６のためにアクティブ領域を包囲する分離領域３０と（分離領域３０は浅いトレンチ分離（ＳＴＩ）領域であることが可能である）、アクティブ領域上に形成され、かつ分離領域３０に取り囲まれているダミー誘電体３２と、ＮＶＭゲートスタック２４用のゲート誘電体３４とを含む。

【0009】

図３は、導電材料層３８を形成し、導電材料層３６を形成するように導電材料を堆積し、それをパターニングした後のＮＶＭゲートスタック２４及びダミーゲートスタック２６を示す。導電材料層３６，３８はポリシリコンであってもよい。導電材料層３６，３８は従って、ポリシリコンのデポジション及びそれに続くパターニングのためのエッチングによって形成されることが可能である。

【0010】

図４は、酸化物、窒化物、酸化物を連続的に堆積することによって達成された誘電体層４０を堆積した後のＮＶＭゲートスタック２４及びダミーゲートスタック２６を示す。この種類の層はＯＮＯ層と呼ぶことができる。他の絶縁体もまた、使用することができる。

【0011】

図５は、導電材料層４２を誘電体層４０上に堆積した後のＮＶＭゲートスタック２４及びダミーゲートスタック２６を示す。導電材料層４２はポリシリコンであってもよい。導電材料層３６、３８、４２がポリシリコンから形成された場合、導電材料３６、３８を第１ポリシリコン層、導電材料層４２を第２ポリシリコン層と呼ぶこともできる。

【0012】

図６は、ダミーゲートスタック２６を形成する領域にパターニングされたフォトレジスト部分４４を、及びＮＶＭゲートスタックを形成する領域にパターニングされたフォトレジスト部分４６を形成した後のＮＶＭゲートスタック２４及びダミーゲートスタック２６を示す。

【0013】

図７は、導電材料層４２、誘電体層４０、導電材料層３６、３８を貫通するようエッチングした後の、ＮＶＭゲートスタック２４及びダミーゲートスタック２６を示す。ダミーゲートスタック２４が除去された側をエッチングする間、エッチングによって、導電材料層４２の部分が分離領域３０上に残るが、分離領域３０によって包囲されたアクティブ領域における導電材料３６、４２を完全に除去する。これが、ダミー誘電体３２が露出されたこと、及び終点検出に有用であることを示す。このエッチング間、異方性エッチングを用いてほぼ垂直な側壁を望ましく有するように導電材料３８、４２がパターニングされる。ＮＶＭゲートスタック２４の領域におけるゲート誘電体３４までエッチングが到達したことによってこのエッチングが終了される。エッチングがポリシリコンの垂直なエッチングを超えて、ゲート誘電体３４及びダミー誘電体３２を徐々にエッチングする（両方とも成長酸化物から形成されてもよく、熱酸化物も呼ばれる）時、エッチングチャンバにおける材料組成の変化が検出される。ダミー誘電体３２が、終点に到達したことの検出に付加的材料を提供する。この時、第１ポリシリコン層が、論理回路１６，２０、アナログ回路１８、ＳＲＡＭ１４のような回路機構用のゲートの形成のためにエッチングされたので、第１ポリシリコン層の大部分が除去された。第１ポリシリコン層の大部分が除去されたので、何らかのゲート誘電体の種類の材料、例えば、ＮＶＭゲートスタック２４のエッチングの終点でゲート誘電体３４が露出されるのと同時に、分離領域３０で囲まれたアクティブ領域の上方にあるゲート誘電体があることが終点の検出のために有用である。。

【0014】

図８は、ダミー誘電体３２及びゲート誘電体３４の残っている露出された部分を除去した後のＮＶＭゲートスタック２４及びダミーゲートスタック２６を示す。ダミーゲートスタック２６の領域に残っている第２ポリシリコン層の部分はタイル４８であり、タイル４８が誘電体層４０の部分を含む。タイル４８は分離領域３０上に存在し、他の機能に使用される、例えば、後の化学機械研磨（ＣＭＰ）のための支持を与える。後続の論理回路のポリシリコンパターニングにおいて、後のエッチングによって形成されたフィーチャを保護するためにパターニングされた領域２６はフォトレジストによって覆う。この実施例において、ダミーゲートスタック２６は構築され、次に、ほぼ完全に除去され、タイル４８のみが残る。このことは、ダミー領域ゲートスタックの領域はタイリングのために使用されることが可能であることを示し、従って、ダミーゲートスタック２６が、あるとしてもタイルのみを形成するために必要な空間より少ない付加的空間を要する。同様に、ポリシリコンがアクティブ領域上に存在しない回路フィーチャを形成するために本明細書に記載されたスキームを使用することが可能である。このようなフィーチャの例には、フリンジコンデンサのポリシリコンレジスタ及びポリシリコンシールドがある。図１〜８には論理トランジスタのようなトランジスタは示されていない。論理トランジスタの場合、論理トランジスタのゲートの層として導電材料層４２を使用することは便利である。

【0015】

図９は、図３に示された処理の代替の工程におけるＮＶＭゲートスタック５０及びダミーゲートスタック５２を示す。ＮＶＭゲートスタック５２はＮＶＭゲートスタック２４と同様であり、ダミーゲートスタック５０はダミーゲートスタック２６と同様の機能を実行するためであるが、異なる様式で使用される。図９に示すように、基板５４が、ダミーゲートスタック５０の領域にてアクティブ領域を包囲する分離領域５６、及び、アクティブ領域におけるダミー誘電体層５８を有する。ＮＶＭゲートスタック５２の領域内にゲート誘電体６０が存在する。誘電体５８、６０は熱酸化物でもよい。導電材料層６２は誘電体５８、６０及び分離領域５６の上方に堆積される。誘電体層６２はポリシリコンでもよい。

【0016】

図１０は、ＯＮＯから形成され得る誘電体層６４を導電材料層６２の上方に、さらに導電材料６６を誘電体層６４の上方に堆積した後のＮＶＭゲートスタック５２及びダミーゲートスタック５０を示す。導電材料層６６はポリシリコンでもよい。

【0017】

図１１は、導電材料層６６上の、分離領域５６の上方に相当する部分にパターニングされたフォトレジスト部分６８を形成し、及び、導電材料層６６上で、ゲート誘電体６０の上方に相当する部分パターニングされたフォトレジスト部分７０を形成した後のＮＶＭゲートスタック５２及びダミーゲートスタック５０を示す。図６のフォトレジスト部分４４の場合のように、パターニングされたフォトレジスト部分５８はタイルを画定するためである。図６のフォトレジスタ部分４６の場合のように、パターニングされたフォトレジスト部分７０はＮＶＭゲートスタック５２を画定するためである。

【0018】

図１２は、図７、８示されたステップと類似した工程を示し、パターニングされたフォトレジスト部分６８、７０のパターンに従ってエッチングを実行された後にフォトレジスト部分６８，７０を除去した状態のＮＶＭゲートスタック５２及びダミーゲートスタック５０を示す。このエッチングは、導電材料６２をエッチングされたエッチャントに晒されるダミー誘電体５８を使用する終点の検出を利用する。フォトレジスト部分６８下に得られる構造は構造物７２である。

【0019】

図１３は、構造物７２を除き、ダミーゲートスタック５０の領域及びＮＶＭゲートスタック５２をフォトレジスト層７４で覆われた状態の、ＮＶＭゲートスタック５２及びダミーゲートスタック５０を示す。このフォトレジストの使用は、第２ポリシリコン層にトランジスタゲートを形成するための集積回路１０の他の領域にエッチング（「論理ポリエッチング」と呼ばれる）のためである。

【0020】

図１４は、第２ポリシリコン層をエッチングし、及びフォトレジスト層７４の除去した後のＮＶＭゲートスタック５２及びダミーゲートスタック５０を示す。図８のタイル４８と実質的に同様なタイルを残すように第２ポリシリコン層のエッチングが誘電体６４で止められるが、構造物７２の場合、タイル４８の場合のＯＮＯ層上の導電材料層の上面に存在するのではなく、誘電体層６４は導電材料６２の上面に存在する。この場合、誘電体層６４が、論理トランジスタを形成するための第２ポリシリコン層のエッチングにおける終点検出を助ける。構造７２物はタイル４８と同様にタイルとして使用されることが可能である。 図１５は、図１１のデバイス構造を得られる工程の代替の工程としてパターニングされたフォトレジストを含まないダミーゲートスタック５１を示す。図１１のダミーゲートスタック５０は、図１４に示すようなタイル７２を得られるフォトレジスト層７０の部分を含む。図１５にも示されているのは、基板５４上にある論理ゲートスタック５３である。フォトレジスト層７０が論理ゲートスタック５３を完全に覆う。図１５に示されるように、論理ゲートスタック５３は、ポリシリコン層６６及び基板５４に形成されたゲート誘電体６５を含む。図９、１０に示される処理の間、ポリシリコン層６６（２番目に堆積されたポリシリコン層）はパターニングされない。図９に示された構造の前に、ポリシリコン６２及びＯＮＯ層６４は論理ゲートスタック５３から除去された。

【0021】

図１６は、ダミーゲートスタック５１を除去し、図１５のＮＶＭゲートスタック５２がパターニングされたようにフォトレジスト層７０に従ってＮＶＭゲートスタック５２をパターニングし、かつ、ポリシリコン層６６はエッチングされていないことを示している。ＮＶＭゲートスタック５２のエッチングは、ダミーゲートスタック５１の除去から利益を得られる。ダミーゲートスタック５１は終点検出に有用な材料を含んでいる。ＮＶＭゲートスタック５２がエッチングされる時と同時にダミーゲートスタック５１のエッチングの間に除去された材料が、チャンバにおけるエッチトレスの信号対雑音比を増加することによって終点検出を補助する。

【0022】

図１７は、フォトレジスト層７４によって覆われたダミーゲートスタック５１の領域、フォトレジスト層７４によって覆われたＮＶＭゲートスタック５２、ポリシリコン層６６におけるフォトレジスト層７４のパターニングされた部分を有する論理ゲート６６を示す。ポリシリコン６６はダミーゲートスタック５１から既に除去された。

【0023】

図１８は、図１７に示されたようにフォトレジスト層７４の部分のパターニングに従ってエッチングされた後の論理ゲートスタック５３を示す。従って、論理トランジスタのための第２ポリシリコン層のエッチングは、第２ポリシリコン層をダミーゲートスタックの領域から除去された時と異なるときに実行される。エッジシールのような最終構造にポリシリコンを要しない領域上に使用するためにダミーゲートスタック５１の完全な除去が、図１５〜１８の方法の便利な使用を提供する。フリンジコンデンサのウェルタイ、アクティブダイオード、アクティブレジスタ、アクティブシールドのような回路フィーチャは同様に形成されることが可能である。

【0024】

図１９は、図９に示された構造と実質的に同一な構造を示し、該構造は同一であることが可能であるが、スプリットゲートＮＶＭセルの形成に使用するためのものである。図１５に示すように、基板８４、ダミーゲートスタック８０におけるアクティブ領域を包囲する分離領域８６、アクティブ領域におけるダミー誘電体８８、ＮＶＭゲートスタック８２の領域における基板８４におけるゲート誘電体９０、ダミー誘電体８８における導電材料層９２、ゲート誘電体９０を含むＮＶＭゲートスタック８２及びダミーゲートスタック８０の領域である。典型的に、導電材料層はポリシリコンから形成され、ポリシリコン層と呼ばれるが、他の導電性材料を用いることも可能である。

【0025】

図２０は、選択ゲートとして機能するようにゲート誘電体９０における導電材料層９２の部分及び分離領域８６におけるダミーゲートスタックの領域におけるタイル９４を残るように導電材料層９２を選択的にエッチングされた後のＮＶＭゲートスタック８２及びダミーゲートスタック８０を示す。導電材料層９２のエッチングは、ダミーゲートスタック８０の領域におけるアクティブ領域上の導電材料層９２をエッチングすることによって終点検出を行うために有用である。終点検出はまた、分離領域８６における第１ポリシリコン層の除去によっても有用に行われる。これも、それぞれのＮＶＭゲートスタック２４、５２の領域における第１ポリを除去する時分離領域３０及び５６の除去に適用する。

【0026】

図２１は、ダミーゲートスタック８０の領域及びＮＶＭゲートスタック８２の領域上にナノ結晶層９６及びナノ結晶層９６上に導電材料層９８を堆積した後のＮＶＭゲートスタック８２及びダミーゲートスタック８０を示す。ナノ結晶９６は不揮発電荷蓄積のためである。タイル９４は、ナノ結晶層９６及び導電材料層９８によって覆われる。

【0027】

図２２は、導電材料層９２の残りの部分の部分上に第２ポリを除去するＮＶＭゲートスタック８２の領域における導電材料層９８のパターニングされたエッチングを実行した後のＮＶＭゲートスタック８２及びダミーゲートスタック８０を示す。導電材料層９８が除去された場所では、ナノ結晶層９６も除去される。導電材料９８の非常に大きな部分が除去されたので、終点検出は困難にならない。

【0028】

図２３は、ＮＶＭゲートスタック８２の形成を完成するためにナノ結晶層９６及び導電材料層９８のパターニングされたエッチングし、及びダミーゲートスタック８０の領域からナノ結晶及び導電材料９８を除去した後のＮＶＭゲートスタック８２及びダミーゲートスタック８０を示す。ダミーゲートスタック８０の領域における導電材料９８の除去が、ＮＶＭゲートスタック８２の領域における導電材料９８のエッチングの終点検出に補助する。図２３に得られた構造がタイル９４を含み、該タイル９４はタイル４８、７６に関連して記載されたのと同様に使用されることが可能である。ダミーゲートスタック８０からタイル９４を形成するのと同様に、ポリシリコンのフィーチャを形成することが可能であり、電気的な機能に使用され得る。

【0029】

図２３に示された工程と代替の処理方法においては、図２２に示されたナノ結晶スタック９６及び導電材料層９８はダミーゲートスタック８０から除去され、同時にＮＶＭゲートスタック８２における相当する層をパターニングする。別のスキームにおいて、図１６に示される導電材料層９２をエッチングするときに、タイル９４は存在しない。導電材料はダミーゲートスタック８０では除去され、タイルは代わりに、ナノ結晶層９６及び導電材料９８をその後に堆積することによって形成される。

【0030】

図２４は図１９と類似するが、図２４が、基板８４及びポリシリコン層９２の上にゲート誘電体を含む論理ゲートスタック９３を更に示す。ポリシリコン層９２は１番目に堆積されたポリシリコン層でもよい。論理ゲートスタック９３の存在は、図２０〜２３示された工程の代わりを理解するのに有用である。

【0031】

図２５は、ダミーゲートスタック８０は除去され、ＮＶＭゲートスタック８２はパターニングされ、かつ、フォトレジストによって保護されることによって論理ゲートスタック８３上のポリシリコン層９２はエッチングされていないことを示す。

【0032】

図２６は、電荷蓄積層９６及び電荷蓄積層９６上にポリシリコン層９８を堆積した後のダミーゲートスタック８０、ＮＶＭゲートスタック８２、論理ゲートスタック８３を示す。電荷蓄積層９６は、酸化物のような絶縁材料によって包囲されたナノ結晶の層であってもよい。

【0033】

図２７は、ＮＶＭゲートスタック８２におけるポリシリコン層９２の部分上にパターニングされ、及びエッチングされたポリシリコン層９８を有するＮＶＭゲートスタック８２を示す。ポリシリコン層９８に露出されたＮＶＭゲートスタック８２における電荷蓄積層９６の部分も除去されている。

【0034】

図２８は、図２７の結果生じたエッチングとは反対側におけるポリシリコン層９８及び電荷蓄積層９６の、第２のパターニングエッチングの結果を示す。第１ポリシリコンの論理ゲート層のエッチングは、第１ポリシリコン層９２及び第２ポリシリコン層９８をパターニングするエッチング時と異なるときに行う。第１ポリシリコン層及び第２ポリシリコン層の両方を有するダミーゲートスタック８０の領域が除去された。従って、これは、覆われるポリシリコン層が要しないエッジシール領域または他の領域でもよい。

【0035】

従って、機能的フィーチャまたは完全に犠牲的に得られるダミーフィーチャの使用はＮＶＭゲートスタックのエッチングに使用されることが可能であることを理解されたい。スプリットゲートメモリセルの場合、第１ポリ及び第２ポリのエッチングの終点検出は、第１ポリを除去し、次にダミーゲートスタックとして第２ポリを使用することによって補助される。

【0036】

本明細書記載された半導体基板はいかなる半導体材料またはそれの組み合わせ、例えば、ヒ化ガリウム、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単一結晶シリコン等、またはこれらの組み合わせであってもよい。

【0037】

以上、ＮＶＭ領域、ＮＶＭ領域と重ならない非ＮＶＭ領域を有する半導体基板上に不揮発メモリ（ＮＶＭ）のゲートスタックを形成するための方法が提供される。該方法は、ＮＶＭ領域及び非ＮＶＭ領域における半導体基板上に第１導電材料層を形成する工程を備える。そして、ＮＶＭ領域における第１導電材料層の第１部分及び非ＮＶＭ領域における第１導電材料層の第１部分を形成するために第１導電材料層をパターニングする工程を更に備え、ここで、第１導電材料の第１部分は第１導電材料の第２部分から物理的に分離されている。次に、ＮＶＭ領域及び非ＮＶＭ領域における第１導電材料層上にＮＶＭ誘電体層を形成する工程を更に備える。該方法が、第１導電材料層の第１部分上にＮＶＭ領域におけるＮＶＭ誘電体層の第１部分及び第１導電材料層の第２部分上に非ＮＶＭ領域におけるＮＶＭ誘電体層の第２部分を形成するためにＮＶＭ誘電体層をパターニングする工程を更に備え、ここで、ＮＶＭ誘電体層の第１部分はＮＶＭ誘電体層の第２部分から物理的に分離されている。また、該方法は、ＮＶＭ領域及び非ＮＶＭ領域におけるＮＶＭ誘電体層上に第２導電材料層を形成する工程を更に備える。そして、ＮＶＭ領域における少なくとも１つのＮＶＭゲートスタックを画定するために少なくともＮＶＭ領域における第２導電材料層上にパターニングされたマスク層を形成する工程を更に備える。該方法は、パターニングされたマスク層を用いてＮＶＭ領域における第２導電材料層をエッチングし、同時に非ＮＶＭ領域における第２導電材料層をエッチングする工程を更に備える。該方法は、パターニングされた層を用いてＮＶＭ領域におけるＮＶＭ誘電体層をエッチングし、非ＮＶＭ領域におけるＮＶＭ誘電体層を同時にエッチングする工程を更に備える。そして、パターニングされた層を用いてＮＶＭ領域における第１導電材料層をエッチングし、非ＮＶＭ領域における第１導電材料層を同時にエッチングする工程を更に備える。さらに、第１導電材料層の第２部分はタイリングフィーチャ上に形成されたように第１導電材料層をパターニングする工程を実行されることを更に特徴とすることが可能である。該方法は、非ＮＶＭ領域におけるダミーフィーチャを更に画定し、非ＮＶＭ領域における第２導電材料層上に形成されるように第２導電材料層上にパターニングされたマスク層を形成する工程を更に備えることが可能である。該方法において、第２導電材料層が第１導電材料の第２部分と重なることが可能であり、ここで、パターニングされたマスク層が、第２導電材料層と基板との間の第１導電材料層の第２部分を含まない非ＮＶＭ領域の領域における第２導電材料層上にダミーフィーチャを画定する。該方法は、エッチング工程の後、パターニングされたマスク層によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、基板上のＮＶＭ誘電体層の残りの部分及びＮＶＭ誘電体層の残りの部分上の第２導電材料層の残りの部分を含む可能であり、ここで、得られたダミーフィーチャが第１導電材料層のいかなる残りの部分を含まない。

【0038】

該方法は、エッチングする工程の後、パターニングされたマスク層によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、半導体基板上の第１導電材料層の残りの部分、第１導電材料層の残りの部分上のＮＶＭ誘電体層の残りの部分、及びＮＶＭ誘電体層の残りの部分上の第２導電材料層の残りの部分を含むことを更に特徴とすることが可能である。該方法において、エッチングする工程の後、得られたダミーフィーチャから第２導電材料層の残りの部分を除去することが可能である。該方法において、エッチングする工程の後、得られたダミーフィーチャはＮＶＭ誘電体層の残りの部分を含むパターニングされたマスク層によって画定されてもよい。該方法において、第１導電材料を形成する前に、ＮＶＭ領域及び非ＮＶＭ領域における半導体基板上にゲート誘電体層を形成する工程を更に備えることが可能であり、ここで、第１導電材料層はゲート誘電体層上に形成される。該方法において、ＮＶＭ誘電体層が第１酸化層、第１酸化層上の窒化層、窒化層上の第２酸化層を含む可能である。

【0039】

不揮発メモリ（ＮＶＭ）領域及びＮＶＭ領域と重ならない非ＮＶＭ領域を有する半導体基板上のＮＶＭのゲートスタックを形成するための方法も提供されている。該方法では、ＮＶＭ領域及び非ＮＶＭ領域における半導体基板上に浮遊ゲート層を形成する工程を備える。次に、ＮＶＭ領域における浮遊ゲート層の第１部分及び非ＮＶＭ領域における浮遊ゲート層の第２部分を形成するために浮遊ゲート層をパターニングする工程を更に備え、ここで、浮遊ゲート層の第１部分は浮遊ゲート層の第２部分から物理的に分離される。該方法が、ＮＶＭ領域及び非ＮＶＭ領域における浮遊ゲート層上のＮＶＭ誘電体層を形成する工程を更に備える。該方法は、浮遊ゲート層の第１部分上のＮＶＭ領域におけるＮＶＭ誘電体層の第１部分及び浮遊ゲート層の第２部分上の非ＮＶＭ領域におけるＮＶＭ誘電体層の第２部分を形成するためにＮＶＭ誘電体層をパターニングする工程を更に備え、ここで、ＮＶＭ誘電体層の第１部分はＮＶＭ誘電体層の第２部分から物理的に分離される。該方法は、ＮＶＭ領域及び非ＮＶＭ領域におけるＮＶＭ誘電体層上に制御ゲート層を形成する工程を更に備える。そして、ＮＶＭ領域及び非ＮＶＭ領域における制御ゲート層上にパターニングされたマスク層を形成する工程を更に備え、ここで、パターニングされたマスク層の第１部分がＮＶＭ領域における少なくとも１つのＮＶＭゲートスタックを画定し、パターニングマスク層の第２部分が非ＮＶＭ領域におけるダミーフィーチャを画定する。また、パターニングされたマスク層を用いてＮＶＭ領域及び非ＮＶＭ領域における制御ゲート層を同時にエッチングする工程を更に備える。そして、パターニングされたマスク層を用いてＮＶＭ領域及び非ＮＶＭ領域におけるＮＶＭ誘電体層を同時にエッチングする工程を更に備える。該方法は、パターニングされたマスク層を用いてＮＶＭ領域及び非ＮＶＭ領域における浮遊ゲート層を同時にエッチングする工程を更に備える。該方法が、浮遊ゲート層の第２部分の端部を重なるように制御ゲート層を形成する工程を行うことが可能であり、ここで、パターニングされたマスク層が、制御ゲート層と半導体基板との間の浮遊ゲート層の第２部分を含まない非ＮＶＭ領域の領域における制御ゲート層上のダミーフィーチャを画定する。該方法において、同時にエッチングする工程の後、パターニングされたマスク層の第２部分によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、半導体基板上のＮＶＭ誘電体層の残りの部分及びＮＶＭ誘電体層の残りの部分上の制御ゲート層の残りの部分を含むことが可能であり、ここで、得られたダミーフィーチャが浮遊ゲート層のいかなる残りの部分を含まない。該方法が、エッチングする工程の後、パターニングされたマスク層の第２部分によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、基板上の浮遊ゲート層の残りの部分、浮遊ゲート層の残りの部分上のＮＶＭ誘電体層の残りの部分、ＮＶＭ誘電体層の残りの部分上の制御ゲート層の残りの部分を含むものであってもよい。該方法が、同時にエッチングする工程後、制御ゲート層の残りの部分を得られたダミーフィーチャから除去する工程をさらに備えることが可能である。該方法が、同時にエッチングする工程後、パターニングされたマスク層の第２部分によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、ＮＶＭ誘電体層の残りの部分及び制御ゲート層の残りの部分の１つまたは選択ゲート層の残りの部分の１つを含むことが可能である。

【0040】

不揮発メモリ（ＮＶＭ）領域及びＮＶＭ領域と重ならない非ＮＶＭ領域を有する半導体基板上のＮＶＭのゲートスタックを形成する方法も提供された。該方法は、ＮＶＭ領域及び非ＮＶＭ領域における半導体基板上に選択ゲート層を形成する工程を備え、選択ゲート層はタイリング特徴上に形成された。次に、ＮＶＭ領域における選択ゲート層及び非ＮＶＭ領域における選択ゲート層を同時にエッチングする工程を更に備え、ここで、非ＮＶＭ領域における選択ゲート層を形成する工程がタイリング特徴を露出し、ＮＶＭ領域における選択ゲート層を形成する工程が選択ゲート層の第１部分をＮＶＭ領域に残る。該方法が、ＮＶＭ領域及び非ＮＶＭ領域における半導体基板上に電荷蓄積層を形成する工程を更に備え、ここで、電荷蓄積層は選択ゲート層の第１部分上に形成された。該方法は、ＮＶＭ領域及び非ＮＶＭ領域における電荷蓄積層上に制御ゲート層を形成する工程を更に備える。該方法は、ＮＶＭ領域及び非ＮＶＭ領域における制御ゲート層を同時にエッチングする工程を更に備える。該方法において、ＮＶＭ領域及び非ＮＶＭ領域における電荷蓄積層を同時にエッチングする工程を更に含み、ここで、非ＮＶＭ領域における制御ゲート層及び電荷蓄積層を形成する工程がタイリング特徴を露出し、ＮＶＭ領域における選択ゲート層を形成する工程によって、選択ゲート層の第１部分上に電荷蓄積層の部分が生じ、選択ゲート層の第１部分の側壁と重なり、そして前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じる。該方法は、選択ゲート層、電荷蓄積層の部分、制御ゲート層の部分を用いてスプリットゲートデバイスを形成する工程を更に備える。該方法が、非ＮＶＭ領域に選択ゲート層を形成する工程が選択ゲート層の第２部分を非ＮＶＭ領域に残す可能であり、ここで、第２部分はダミーフィーチャとして更に特徴とされる。該方法が、ダミーフィーチャの上面が露出されるように非ＮＶＭ領域における制御ゲート層及び電荷蓄積層を形成する工程を行う可能である。該方法において、ダミーフィーチャはタイリング特徴上に形成されてもよい。

【0041】

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。

【0042】

特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従って、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】