特許 6016444 プリエンファシス電圧ジッターを減少させる装置および方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6016444

(24)【登録日】2016年10月7日

(45)【発行日】2016年10月26日

(54)【発明の名称】プリエンファシス電圧ジッターを減少させる装置および方法

(51)【国際特許分類】

   H04L 25/03 20060101AFI20161013BHJP

   H04L 25/02 20060101ALI20161013BHJP

   H03K 19/177 20060101ALI20161013BHJP

   H03K 19/0175 20060101ALI20161013BHJP

   H03K 19/0948 20060101ALI20161013BHJP

【ＦＩ】

   H04L25/03 C

   H04L25/02 S

   H03K19/177

   H03K19/00 101F

   H03K19/094 B

【請求項の数】20

【全頁数】18

(21)【出願番号】特願2012-104825(P2012-104825)

(22)【出願日】2012年5月1日

(65)【公開番号】特開2012-235468(P2012-235468A)

(43)【公開日】2012年11月29日

【審査請求日】2015年3月4日

(31)【優先権主張番号】13/102,918

(32)【優先日】2011年5月6日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】597154922

【氏名又は名称】アルテラ コーポレイション

【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ

(74)【代理人】

【識別番号】100078282

【弁理士】

【氏名又は名称】山本 秀策

(74)【代理人】

【識別番号】100062409

【弁理士】

【氏名又は名称】安村 高明

(74)【代理人】

【識別番号】100113413

【弁理士】

【氏名又は名称】森下 夏樹

(72)【発明者】

【氏名】アレン チャン

(72)【発明者】

【氏名】ウィルソン ウォン

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特開２００９−１４７９４８（ＪＰ，Ａ）

【文献】 特開平０６−３０９０５０（ＪＰ，Ａ）

【文献】 特表２００７−５０５５７５（ＪＰ，Ａ）

【文献】 特開２００６−０３２８２３（ＪＰ，Ａ）

【文献】 特開平１１−１７７４１０（ＪＰ，Ａ）

【文献】 特開２００６−０６０３２０（ＪＰ，Ａ）

【文献】 米国特許第０６２８１７１５（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２５／０３

Ｈ０３Ｋ １９／０１７５

Ｈ０３Ｋ １９／０９４８

Ｈ０３Ｋ １９／１７７

Ｈ０４Ｌ ２５／０２

(57)【特許請求の範囲】

【請求項1】

第一の電流源と、
該第一の電流源と第一のノードとの間に直列で結合されている第一のフィルタと、
該第一の電流源と第二のノードとの間に直列で結合されている第二のフィルタと、
第二の電流源と、
該第二の電流源と第三のノードとの間に直列で結合されている第三のフィルタと、
該第二の電流源と第四のノードとの間に直列で結合されている第四のフィルタと、
該第一のノード、該第二のノード、該第三のノードおよび該第四のノードに結合されているドライバースイッチ回路と
を含む、送信器回路。

【請求項2】

前記第一のフィルタ、前記第二のフィルタ、前記第三のフィルタおよび前記第四のフィルタは、それぞれ、低域フィルタを含む、請求項１に記載の送信器回路。

【請求項3】

前記第一の電流源は、プルアップ電流源を含み、前記第二の電流源は、プルダウン電流源を含む、請求項１に記載の送信器回路。

【請求項4】

前記プルアップ電流源は、ＰＭＯＳ電流源を含み、前記プルダウン電流源は、ＮＭＯＳ電流源を含む、請求項３に記載の送信器回路。

【請求項5】

前記ドライバースイッチ回路は、前記第一のノードおよび前記第三のノードに接続されているメインドライバー回路と、前記第二のノードおよび前記第四のノードに接続されているプリエンファシスドライバー回路とを含む、請求項３に記載の送信器回路。

【請求項6】

前記メインドライバー回路は、デジタルデータ信号を受信するように構成されており、前記プリエンファシスドライバー回路は、プリエンファシス信号を受信するように構成され、該プリエンファシス信号は、該デジタルデータ信号の位相シフトされ、スケーリングされたバージョンである、請求項５に記載の送信器回路。

【請求項7】

前記ドライバースイッチ回路は、前記プリエンファシス信号を前記デジタルデータ信号に加えることと、結果生じる信号を出力することとを行うように構成されている、請求項６に記載の送信器回路。

【請求項8】

前記メインドライバー回路は、
前記第一のノードと前記第三のノードとの間に直列で接続されている第一のトランジスタおよび第二のトランジスタと、
該第一のトランジスタと該第二のトランジスタとの間の第一の出力ノードと、
該第一のノードと該第三のノードとの間に直列で接続されている第三のトランジスタおよび第四のトランジスタと、
該第三のトランジスタと該第四のトランジスタとの間の第二の出力ノードと、
該第一の出力ノードと該第二の出力ノードとの間に接続されている抵抗器と
を含む、請求項５に記載の送信器回路。

【請求項9】

前記プリエンファシスドライバー回路は、
前記第二のノードと前記第四のノードとの間に直列で接続されている第五のトランジスタおよび第六のトランジスタであって、前記第一の出力ノードは、該第五のトランジスタと該第六のトランジスタとの間に接続されている、第五のトランジスタおよび第六のトランジスタと、
該第二のノードと該第四のノードとの間に直列で接続されている第七のトランジスタおよび第八のトランジスタであって、前記第二の出力ノードは、該第七のトランジスタと該第八のトランジスタとの間に接続されている、第七のトランジスタおよび第八のトランジスタと
を含む、請求項８に記載の送信器回路。

【請求項10】

前記抵抗器は、前記第一の出力ノードと前記第二の出力ノードとの間に直列で接続されている第一の抵抗器および第二の抵抗器と、
該第一の抵抗器と該第二の抵抗器との間の同相モード電圧ノードと
を含む、請求項９に記載の送信器回路。

【請求項11】

前記同相モード電圧ノードと接地との間に接続されている同相モード電圧源をさらに含む、請求項１０に記載の送信器回路。

【請求項12】

前記第一のトランジスタ、前記第三のトランジスタ、前記第五のトランジスタおよび前記第七のトランジスタは、ＰＭＯＳトランジスタであり、前記第二のトランジスタ、前記第四のトランジスタ、前記第六のトランジスタおよび前記第八のトランジスタは、ＮＭＯＳトランジスタである、請求項９に記載の送信器回路。

【請求項13】

送信信号を、最小電圧ジッターを有しているプリエンファシスによって駆動する方法であって、
該方法は、
デジタルデータ信号を受信することと、
プリエンファシス信号を生成することであって、該プリエンファシス信号は、該デジタルデータ信号の位相シフトされ、スケーリングされたバージョンである、ことと、
該デジタルデータ信号および該プリエンファシス信号をドライバースイッチ回路に入力することと、
低域フィルタリングを該ドライバースイッチ回路に対する電流源に適用することであって、該低域フィルタリングは、複数のフィルタによって適用され、該複数のフィルタの各々は、それぞれの電流源と該ドライバースイッチ回路との間に直列で接続されている、ことと、
該プリエンファシス信号を該ドライバースイッチ回路における該デジタルデータ信号に加えることによって、出力信号を生成することと
を含む、方法。

【請求項14】

前記電流源は、プルアップ電流源およびプルダウン電流源を含み、前記低域フィルタリングは、該プルアップ電流源と前記ドライバースイッチ回路との間に接続されている第一の低域フィルタと、該プルダウン電流源と該ドライバースイッチ回路との間に接続されている第二の低域フィルタと、該プルアップ電流源と該ドライバースイッチ回路との間に接続されている第三の低域フィルタと、該プルダウン電流源と該ドライバースイッチ回路との間に接続されている第四の低域フィルタとによって適用される、請求項１３に記載の方法。

【請求項15】

前記ドライバースイッチ回路は、第一のノードおよび第三のノードに接続されているメインドライバー回路と、第二のノードおよび第四のノードに接続されているプリエンファシスドライバー回路とを含む、請求項１４に記載の方法。

【請求項16】

前記メインドライバー回路は、
前記第一のノードと前記第三のノードとの間に直列で接続されている第一のトランジスタおよび第二のトランジスタと、
該第一のトランジスタと該第二のトランジスタとの間の第一の出力ノードと、
該第一のノードと該第三のノードとの間に直列で接続されている第三のトランジスタおよび第四のトランジスタと、
該第三のトランジスタと該第四のトランジスタとの間の第二の出力ノードと、
該第一の出力ノードと該第二の出力ノードとの間に接続されている抵抗器と
を含む、請求項１５に記載の方法。

【請求項17】

前記プリエンファシスドライバー回路は、
前記第二のノードと前記第四のノードとの間に直列で接続されている第五のトランジスタおよび第六のトランジスタであって、前記第一の出力ノードは、該第五のトランジスタと該第六のトランジスタとの間に接続されている、第五のトランジスタおよび第六のトランジスタと、
該第二のノードと該第四のノードとの間に直列で接続されている第七のトランジスタおよび第八のトランジスタであって、前記第二の出力ノードは、該第七のトランジスタと該第八のトランジスタとの間に接続されている、第七のトランジスタおよび第八のトランジスタと
を含む、請求項１６に記載の方法。

【請求項18】

前記抵抗器は、
前記第一の出力ノードと前記第二の出力ノードとの間に直列で接続されている第一の抵抗器および第二の抵抗器と、
該第一の抵抗器と該第二の抵抗器との間の同相モード電圧ノードと
を含む、請求項１７に記載の方法。

【請求項19】

送信器であって、該送信器は、デジタルデータ信号を受信することと、プリエンファシス信号を生成することとを行うように構成され、該プリエンファシス信号は、該デジタルデータ信号の位相シフトされ、スケーリングされたバージョンである、送信器と、
該送信器のためのドライバースイッチ回路であって、該ドライバースイッチ回路は、該プリエンファシス信号を該デジタルデータ信号に加えることによって、出力信号を生成するように構成されている、ドライバースイッチ回路と、
複数の低域フィルタであって、該複数の低域フィルタの各々は、複数の電流源のうちのそれぞれの電流源と該ドライバースイッチ回路との間に直列で接続されている、複数の低域フィルタと
を含む、集積回路。

【請求項20】

前記集積回路は、複数のプログラマブルロジックアレイブロックを含むフィールドプログラマブルゲートアレイを含み、前記送信器は、該複数のプログラマブルロジックアレイブロックに結合されているトランシーバーチャネル回路の一部として含まれる、請求項１９に記載の集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

（背景）
（技術分野）
本発明は、概して、電気回路に関する。より具体的には、本発明は、データ送信における電圧ジッターを減少させることに関する。

【背景技術】

【0002】

（背景技術の説明）
シリアルリンクは、システムにおいて、デバイス間で通信するために用いられ得る。典型的には、そのようなシステムにおいて、送信器が２つの弁別的レベルと、それらのレベルの片方から他方のレベルへの明確な（つまり、非常に急な）遷移とを有しているデジタル（バイナリ）信号を送信することが意図されている。しかし、信号を送信器から受信器へ伝達する媒体は、通常、送信される信号に対して損失を負わす。これらの損失は、一般的に、減損された信号振幅および減少された遷移急峻度を含む。

【0003】

正確で高速なデータ送信を維持するためには、回路がそれらの損失を補償することが必要である。１つの補償技術は、プリエンファシスと呼ばれるものを送信器において用いることである。別の補償技術は、等化を受信器において行うことである。

【発明の概要】

【発明が解決しようとする課題】

【0004】

高速シリアルインターフェースおよび他の用途のためのトランシーバー回路を改善することが非常に望ましい。

【課題を解決するための手段】

【0005】

（概要）
１つの実施形態は、送信信号を、最小電圧ジッターを有しているプリエンファシスによって駆動させる方法に関する。デジタルデータ信号が受信され、プリエンファシス信号が生成される。プリエンファシス信号は、デジタルデータ信号の位相シフトされ、スケーリングされたバージョンであり得る。出力信号は、低域フィルタリングをドライバースイッチ回路の電流源に適用する一方で、プリエンファシス信号をドライバースイッチ回路内のデジタルデータ信号に加えることによって生成される。

【0006】

別の実施形態は、複数の電流源と、複数のフィルタと、ドライバースイッチ回路とを含む送信器回路に関する。第一のフィルタは、第一の電流源と第一のノードとの間に結合されており、第二のフィルタは、第一の電流源と第二のノードとの間に結合されている。第三のフィルタは、第二の電流源と第三のノードとの間に結合されており、第四のフィルタは、第二の電流源と第四のノードとの間に結合されている。ドライバースイッチ回路は、第一、第二、第三および第四のノードに結合されている。ドライバースイッチ回路は、第一および第三のノードに接続されているメインドライバー回路と、第二および第四のノードに接続されているプリエンファシスドライバー回路とを含み得る。

【0007】

別の実施形態は、集積回路に関する。集積回路は、デジタルデータ信号を受信することと、デジタルデータ信号の位相シフトされ、スケーリングされたバージョンであるプリエンファシス信号を生成することとを行うように構成されている送信器を含む。送信器のためのドライバースイッチ回路は、プリエンファシス信号をデジタルデータ信号に加えることによって、出力信号を生成するように構成されている。加えて、複数の低域フィルタは、電流源とドライバースイッチとの間に有利に接続されている。

【0008】

他の実施形態、局面および特徴も開示される。

【0009】

例えば、本発明は以下の項目を提供する。
（項目１）
第一の電流源と、
該第一の電流源と第一のノードとの間に結合されている第一のフィルタと、
該第一の電流源と第二のノードとの間に結合されている第二のフィルタと、
第二の電流源と、
該第二の電流源と第三のノードとの間に結合されている第三のフィルタと、
該第二の電流源と第四のノードとの間に結合されている第四のフィルタと、
該第一のノード、該第二のノード、該第三のノードおよび該第四のノードに結合されているドライバースイッチ回路と
を含む、送信器回路。
（項目２）
前記第一のフィルタ、前記第二のフィルタ、前記第三のフィルタおよび前記第四のフィルタは、それぞれ、低域フィルタを含む、上記項目のうちのいずれかに記載の送信器回路。
（項目３）
前記第一の電流源は、プルアップ電流源を含み、前記第二の電流源は、プルダウン電流源を含む、上記項目のうちのいずれかに記載の送信器回路。
（項目４）
前記プルアップ電流源は、ＰＭＯＳ電流源を含み、前記プルダウン電流源は、ＮＭＯＳ電流源を含む、上記項目のうちのいずれかに記載の送信器回路。
（項目５）
前記ドライバースイッチ回路は、前記第一のノードおよび前記第三のノードに接続されているメインドライバー回路と、前記第二のノードおよび前記第四のノードに接続されているプリエンファシスドライバー回路とを含む、上記項目のうちのいずれかに記載の送信器回路。
（項目６）
前記メインドライバー回路は、デジタルデータ信号を受信するように構成されており、前記プリエンファシスドライバー回路は、プリエンファシス信号を受信するように構成され、該プリエンファシス信号は、デジタル入力信号の位相シフトされ、スケーリングされたバージョンである、上記項目のうちのいずれかに記載の送信器回路。
（項目７）
前記ドライバースイッチ回路は、前記プリエンファシス信号を前記デジタルデータ信号に加えることと、結果生じる信号を出力することとを行うように構成されている、上記項目のうちのいずれかに記載の送信器回路。
（項目８）
前記メインドライバー回路は、
前記第一ノードと前記第三のノードとの間に直列で接続されている第一のトランジスタおよび第二のトランジスタと、
該第一のトランジスタと該第二のトランジスタとの間の第一の出力ノードと、
該第一のノードと該第三のノードとの間に直列で接続されている第三のトランジスタおよび第四のトランジスタと、
該第三のトランジスタと該第四のトランジスタとの間の第二の出力ノードと、
該第一の出力ノードと該第二の出力ノードとの間に接続されている抵抗器と
を含む、上記項目のうちのいずれかに記載の送信器回路。
（項目９）
前記プリエンファシスドライバー回路は、
前記第二のノードと前記第四のノードとの間に直列で接続されている第五のトランジスタおよび第六のトランジスタであって、前記第一の出力ノードは、該第五のトランジスタと該第六のトランジスタとの間に接続されている、第五のトランジスタおよび第六のトランジスタと、
該第二のノードと該第四のノードとの間に直列で接続されている第七のトランジスタおよび第八のトランジスタであって、前記第二の出力ノードは、該第七のトランジスタと該第八のトランジスタとの間に接続されている、第七のトランジスタおよび第八のトランジスタと
を含む、上記項目のうちのいずれかに記載の送信器回路。
（項目１０）
前記抵抗器は、前記第一の出力ノードと前記第二の出力ノードとの間に直列で接続されている第一の抵抗器および第二の抵抗器と、
該第一の抵抗器と該第二の抵抗器との間の同相モード電圧ノードと
を含む、上記項目のうちのいずれかに記載の送信器回路。
（項目１１）
前記同相モード電圧ノードと接地との間に接続されている同相モード電圧源をさらに含む、上記項目のうちのいずれかに記載の送信器回路。
（項目１２）
前記第一のトランジスタ、前記第三のトランジスタ、前記第五のトランジスタおよび前記第七のトランジスタは、ＰＭＯＳトランジスタであり、前記第二のトランジスタ、前記第四のトランジスタ、前記第六のトランジスタおよび前記第八のトランジスタは、ＮＭＯＳトランジスタである、上記項目のうちのいずれかに記載の送信器回路。
（項目１３）
送信信号を、最小電圧ジッターを有しているプリエンファシスによって駆動する方法であって、
該方法は、
デジタルデータ信号を受信することと、
プリエンファシス信号を生成することであって、該プリエンファシス信号は、該デジタルデータ信号の位相シフトされ、スケーリングされたバージョンである、ことと、
該デジタルデータ信号および該プリエンファシス信号をドライバースイッチ回路に入力することと、
低域フィルタリングを該ドライバースイッチ回路に対する電流源に適用することと、
該プリエンファシス信号を該ドライバースイッチ回路におけるデジタルデータ信号に加えることによって、出力信号を生成することと
を含む、方法。
（項目１４）
前記電流源は、プルアップ電流源およびプルダウン電流源を含み、前記低域フィルタリングは、該プルアップ電流源と前記ドライバースイッチ回路との間に接続されている第一の低域フィルタと、該プルダウン電流源と該ドライバースイッチ回路との間に接続されている第二の低域フィルタと、該プルアップ電流源と該ドライバースイッチ回路との間に接続されている第三の低域フィルタと、該プルダウン電流源と該ドライバースイッチ回路との間に接続されている第四の低域フィルタとによって適用される、上記項目のうちのいずれかに記載の方法。
（項目１５）
前記ドライバースイッチ回路は、前記第一のノードおよび前記第三のノードに接続されているメインドライバー回路と、前記第二のノードおよび前記第四のノードに接続されているプリエンファシスドライバー回路とを含む、上記項目のうちのいずれかに記載の方法。
（項目１６）
前記メインドライバー回路は、
前記第一のノードと前記第三のノードとの間に直列で接続されている第一のトランジスタおよび第二のトランジスタと、
該第一のトランジスタと該第二のトランジスタとの間の第一の出力ノードと、
該第一のノードと該第三のノードとの間に直列で接続されている第三のトランジスタおよび第四のトランジスタと、
該第三のトランジスタと該第四のトランジスタとの間の第二の出力ノードと、
該第一の出力ノードと該第二の出力ノードとの間に接続されている抵抗器と
を含む、上記項目のうちのいずれかに記載の方法。
（項目１７）
前記プリエンファシスドライバー回路は、
前記第二のノードと前記第四のノードとの間に直列で接続されている第五のトランジスタおよび第六のトランジスタであって、前記第一の出力ノードは、該第五のトランジスタと該第六のトランジスタとの間に接続されている、第五のトランジスタおよび第六のトランジスタと、
該第二のノードと該第四のノードとの間に直列で接続されている第七のトランジスタおよび第八のトランジスタであって、前記第二の出力ノードは、該第七のトランジスタと該第八のトランジスタとの間に接続されている、第七のトランジスタおよび第八のトランジスタと
を含む、上記項目のうちのいずれかに記載の方法。
（項目１８）
前記抵抗器は、
前記第一の出力ノードと前記第二の出力ノードとの間に直列で接続されている第一の抵抗器および第二の抵抗器と、
該第一の抵抗器と該第二の抵抗器との間の同相モード電圧ノードと
を含む、上記項目のうちのいずれかに記載の方法。
（項目１９）
送信器であって、該送信器は、デジタルデータ信号を受信することと、プリエンファシス信号を生成することとを行うように構成され、該プリエンファシス信号は、該デジタルデータ信号の位相シフトされ、スケーリングされたバージョンである、送信器と、
該送信器のためのドライバースイッチ回路であって、該ドライバースイッチ回路は、該プリエンファシス信号を該デジタルデータ信号に加えることによって、出力信号を生成するように構成されている、ドライバースイッチ回路と、
電流源と該ドライバースイッチ回路との間に接続されている複数の低域フィルタと
を含む、集積回路。
（項目２０）
前記集積回路は、複数のプログラマブルロジックアレイブロックを含むフィールドプログラマブルゲートアレイを含み、前記送信器は、該複数のプログラマブルロジックアレイブロックに結合されているトランシーバーチャネル回路の一部として含まれる、上記項目のうちのいずれかに記載の集積回路。

【0010】

（摘要）
１つの実施形態は、送信信号を、最小電圧ジッターを有しているプリエンファシスによって駆動させる方法に関する。デジタルデータ信号が受信され、プリエンファシス信号が生成される。プリエンファシス信号は、デジタルデータ信号の位相シフトされ、スケーリングされたバージョンであり得る。出力信号は、低域フィルタリングをドライバースイッチ回路の電流源に適用する一方で、プリエンファシス信号をドライバースイッチ回路内のデジタルデータ信号に加えることによって、生成される。他の実施形態、局面および特徴も開示される。

【図面の簡単な説明】

【0011】

【図1】図１は、従来の送信器および受信器に対する一時的なアイダイアグラムを示す。

【図2】図２は、発明の実施形態に従う減少された電圧ジッターを有している送信器および受信器に対する一時的なアイダイアグラムを示す。

【図3】図３は、プリエンファシス回路を有している送信器の回路図である。

【図4】図４は、プリエンファシス回路を有している送信器のシステム図である。

【図5A】図５Ａは、本出願人たちが、プリエンファシススイッチングに起因して、送信器において生じていることを発見したデータ依存変動のソースを例示する回路図である。

【図5B】図５Ｂは、本出願人たちが、プリエンファシススイッチングに起因して、送信器において生じていることを発見したデータ依存変動のソースを例示する回路図である。

【図6】図６は、発明の実施形態に従い電流源の変調を抑制するフィルタリングを示すブロック図である。

【図7】図７は、発明の実施形態に従ってフィルタリングを適所に有することで、ジッターノイズの減少を明示する電圧対時間のグラフである。

【図8A】図８Ａは、フィルタンリングを適所に有していない送信器に対する一時的なアイダイアグラムである。

【図8B】図８Ｂは、発明の実施形態に従うフィルタリングを適所に有している送信器に対する一時的なアイダイアグラムである。

【図9】図９は、本発明の実施形態を実装するように構成され得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の簡略化された部分的なブロック図である。

【図10】図１０は、本発明の実施形態を使用するように構成され得る例示的デジタルシステムのブロック図を示す。

【発明を実施するための形態】

【0012】

（詳細な説明）
シリアルリンクのデータレートおよび帯域幅要件は増加し続けているため、集積回路（ＩＣ）間のシグナルインテグリティを最大化するソリューションを果たすトランシーバーのデザインに課される需要および複雑さも増加し続けている。

【0013】

上で言及したように、プリエンファシスは、チャネル媒体によって引き起こされる高周波数損失の効果を最小化する１つの技術である。高周波数信号成分は、一般的に、信号が媒体を介して送信される場合に、より大きい漸減を受けるため、プリエンファシスは、典型的には、送信データ信号における高周波数をブーストする。しかし、下にさらに記載されるが、本出願人たちは、プリエンファシスによって引き起こされた周波数応答の変動は、データ依存ジッターおよび他の符号間干渉（ＩＳＩ）効果という結果になることを発見した。

【0014】

本開示は、高速トランシーバーにおけるプリエンファシス電圧ノイズを効果的に抑制するために用いられる技術を記載する。技術は、ドライバースイッチが電流源（ＶｔｐおよびＶｔｎ）ノードにおける電圧スパイクを抑制することによって、オーバーストレスコンディションに直面するのを妨げることも助ける。電圧ノイズの抑制は、電流源ノードにおける変調をフィルタリングすることによって実現される。低域（ＲＣ）フィルタがノードと電流源との間に挿入され得、高周波数変調を漸減する。

【0015】

本明細書において開示される実施形態は、数多くの利益および利点を提供する。第一に、プリエンファシスが高データレートに対して実行可能である場合に、送信器ドライバーの出力における電圧変動の量が減少される。第二に、高速トランスミッターバッファーの性能が増加される。第三に、送信器バッファーの高データレートにおけるシグナルインテグリティが、データ依存ジッターによって引き起こされる符号間干渉を減少させることによって改善される。第四に、電圧スパイクを最小化することによって、ドライバースイッチがオーバーストレスコンディションになりにくくなる。第五に、データ依存電圧変調が抑制される。

【0016】

図１は、従来の送信器および受信器に対する一時的なアイダイアグラムを示す。送信器に対する一時的なアイダイアグラムが上部に示され、受信器に対する一時的なアイダイアグラムは、下部に示される。

【0017】

送信器に対するアイダイアグラムは、重複した遷移における相対的に大きい電圧ジッターを示す。本出願人たちは、電圧ジッターが、大部分はデータ依存プリエンファシス変動によって引き起こされることを発見した。受信器に対する対応するアイダイアグラムは、相対的に小さいアイ開口部１０２を示す。小さいアイ開口部は、送信器における大きい電圧ジッターの結果である。

【0018】

図２は、発明の実施形態に従う減少された電圧ジッターを有している送信器および受信器に対する一時的なアイダイアグラムを示す。図１におけるように、送信器に対する一時的なアイダイアグラムは、上部に示され、受信器に対する一時的なアイダイアグラムは、下部に示される。

【0019】

図２の送信器に対するアイダイアグラムは、図１の対応するアイダイアグラムと比較して、実質的に小さい、重複した遷移における電圧ジッターを示す。下でさらに記載されるように、電圧ジッターの減少は、発明の実施形態に従うデータ依存プリエンファシス変動の減衰に起因する。受信器に対する対応するアイダイアグラムは、相対的に大きいアイ開口部２０２を示す。より大きいアイ開口部は、送信器における、より小さい電圧ジッターの結果である。

【0020】

図３は、プリエンファシス回路を有している送信器の回路図である。送信器は、ドライバースイッチをＨツリーバッファーアーキテクチャで有している回路ブロック３０２を含む。

【0021】

メインドライバー回路は、４つのトランジスタ（ＭＰ１Ａ、ＭＰ１Ｂ、ＭＮ１ＡおよびＭＮ１Ｂ）と、メインプルアップ電流ドライバー（Ｉｐ＿ｍａｉｎ）およびメインプルダウン電流ドライバー（Ｉｎ＿ｍａｉｎ）とを含む。メインプルアップ電流ドライバー（Ｉｐ＿ｍａｉｎ）は、直列で電力供給電圧源（ＶＤＤ）とノードＶｔｐとの間に接続され得る。メインプルダウン電流ドライバー（Ｉｎ＿ｍａｉｎ）は、直列で接地とノードＶｔｎとの間に接続され得る。

【0022】

ＰＭＯＳトランジスタＭＰ１ＡおよびＮＭＯＳトランジスタＭＮ１Ａは、直列でノードＶｔｐとノードＶｔｎとの間に接続される。特に、ノードＶｔｐは、ＭＰ１Ａのソースに接続され、ＭＰ１Ａのドレインは、ＭＮ１ＡのソースにノードＴＸＮにおいて接続され、ＭＮ１Ａのドレインは、ノードＶｔｎに接続される。

【0023】

ＰＭＯＳトランジスタＭＰ１ＢおよびＮＭＯＳトランジスタＭＮ１Ｂも直列でノードＶｔｐとノードＶｔｎとの間に接続される。特に、ノードＶｔｐは、ＭＰ１Ｂのソースに接続され、ＭＰ１Ｂのドレインは、ＭＮ１ＢのソースにノードＴＸＰにおいて接続され、ＭＮ１Ｂのドレインは、ノードＶｔｎに接続される。

【0024】

ノードＶｏｐおよびノードＶｏｎは、最終的な出力信号が差分信号（Ｖｏｐ−Ｖｏｎ）となるように、それぞれ、差分出力ＴＸＰおよびＴＸＮに接続される。抵抗器ＲＡおよびＲＢは、直列でノードＶｏｐとノードＶｏｎとの間に接続される。ＲＡとＲＢとの抵抗は等しくあり得る（ＲＡ＝ＲＢ＝Ｒ）。同相モード電圧ノードＶｃｍは、抵抗器ＲＡと抵抗器ＲＢとの間に配置され、ＶＣＭと接地との間に接続された同相モードドライバーによって駆動され得る。

【0025】

プリエンファシスドライバー回路は、４つのトランジスタ（ＭＰ２Ａ、ＭＰ２Ｂ、ＭＮ２ＡおよびＭＮ２Ｂ）と、プリエンファシスプルアップ電流ドライバー（Ｉｐ＿ｐｒｅ）およびプリエンファシスプルダウン電流ドライバー（Ｉｎ＿ｐｒｅ）とを含む。プリエンファシスプルアップ電流ドライバー（Ｉｐ＿ｐｒｅ）は、直列で電力供給電圧源（ＶＤＤ）とノードＶｔｐ＿ｐｒｅとの間に接続され得る。プリエンファシスプルダウン電流ドライバー（Ｉｎ＿ｐｒｅ）は、直列で接地とノードＶｔｎ＿ｐｒｅとの間に接続され得る。

【0026】

ＰＭＯＳトランジスタＭＰ２ＡおよびＮＭＯＳトランジスタＭＮ２Ａは、直列でノードＶｔｐ＿ｐｒｅとノードＶｔｎ＿ｐｒｅとの間に接続される。特に、ノードＶｔｐ＿ｐｒｅは、ＭＰ２Ａのソースに接続され、ＭＰ２Ａのドレインは、ＭＮ２ＡのソースにノードＴＸＮにおいて接続され、ＭＮ２Ａのドレインは、ノードＶｔｎ＿ｐｒｅに接続される。

【0027】

ＰＭＯＳトランジスタＭＰ２ＢおよびＮＭＯＳトランジスタＭＮ２Ｂも直列でノードＶｔｐ＿ｐｒｅとノードＶｔｎ＿ｐｒｅとの間に接続される。特に、ノードＶｔｐ＿ｐｒｅは、ＭＰ２Ｂのソースに接続され、ＭＰ２Ｂのドレインは、ＭＮ２ＢのソースにノードＴＸＰにおいて接続され、ＭＮ２Ｂのドレインは、ノードＶｔｎ＿ｐｒｅに接続される。

【0028】

図４は、プリエンファシス回路を有している送信器のシステム図である。図４のシステム図は、図３の回路図を考慮して考えられ得る。示されているように、メイン信号４０２が入力され、プリエンファシス信号４０４は、メイン信号４０２に基づいて生成される。この実装において、Ｚ^−１変換は、プリエンファシス信号４０４がメイン信号４０２に対して同相でわずかに遅延するように、遅延を提供する。言い換えると、この実装において、プリエンファシス信号４０４は、ポストタップ信号である。代替の実装においては、プリエンファシス信号４０４は、プレタップ信号であり得る。メイン信号４０２と、プリエンファシス信号４０４のスケーリングされたバージョンとが一緒に加えられ、出力信号４０６を作成する。

【0029】

図５Ａおよび図５Ｂは、プリエンファシススイッチングに起因して、送信器において生じると本出願人たちが発見したデータ依存変動のソースを例示する回路図である。図５Ａおよび図５Ｂの出力ノードＶｏｐおよび出力ノードＶｏｎは、それぞれ、図３の出力ノードＶｏｐおよび出力ノードＶｏｎに対応する。図５Ａおよび図５Ｂの抵抗２Ｒは、図３の直列の抵抗器ＲＡおよび抵抗器ＲＢに対応する。図５Ａおよび図５Ｂのスイッチは、以下のように、図３のトランジスタに対応する。

【0030】

【表1-A】

【0031】

【表1-B】

図５Ａと図５Ｂは、ともに、メインスイッチが正の差分（ｔｒｕｅまたは１）出力状態にある場合の電流の流れを描写する。この状態において、メインスイッチＳ０およびＳ３は、閉じており（伝導している）、メインスイッチＳ１およびＳ２は閉じていない。このことによって、メイン電流５０２が直列でＩｐ＿ｍａｉｎと、ノードＶｔｐと、スイッチＳ０と、２つの抵抗器ＲＢおよびＲＡと、スイッチＳ３と、ノードＶｔｎと、Ｉｎ＿ｍａｉｎとを流される。２つの抵抗器を流れる電流５０２に起因して、ノードＶｏｐにおける出力電圧は、ノードＶｏｎにおける出力電圧よりも高い（したがって、正の差分出力を生成する）。

【0032】

メインスイッチは、図５Ａおよび図５Ｂと同じように構成されているが、プリエンファシススイッチはそうではない。プリエンファシススイッチは、負の差分を図５Ａにおける出力に寄与するように構成されているが、プリエンファシススイッチは、正の差分を図５Ｂにおける出力に寄与するように構成されている。

【0033】

図５Ａにおいて、プリエンファシススイッチＳｐ０およびＳｐ３は、閉じている（伝導している）が、プリエンファシススイッチＳｐ１およびＳｐ２は、開いている。このことによって、プリエンファシス電流５０４が直列でＩｐ＿ｐｒｅと、ノードＶｔｐ＿ｐｒｅと、スイッチＳｐ０と、抵抗器ＲＡおよびＲＢと、スイッチＳｐ３と、ノードＶｔｎ＿ｐｒｅと、Ｉｎ＿ｐｒｅとを流される。このことは、出力への負の差分寄与となる。

【0034】

図５Ｂにおいて、プリエンファシススイッチＳｐ１およびＳｐ２は、閉じている（伝導している）が、プリエンファシススイッチＳｐ０およびＳｐ３は、開いている。このことによって、プリエンファシス電流５０４が直列でＩｐ＿ｐｒｅと、ノードＶｔｐ＿ｐｒｅと、スイッチＳｐ１と、抵抗器ＲＢおよびＲＡと、スイッチＳｐ２と、ノードＶｔｎ＿ｐｒｅと、Ｉｎ＿ｐｒｅとを流される。このことは、出力への正の差分寄与となる。

【0035】

（メインデータ信号の位相シフトされたバージョンである）プリエンファシスデータ信号に応じて、プリエンファシス信号は、正または負のどちらかの差分寄与を出力になし得る。本出願人たちは、この負の差分寄与と正の差分寄与との間のプリエンファシス電流の流れのスイッチングが最終的な差分出力信号における望まないデータ依存電圧ジッターにつながることを発見した。それは、ノードＶｔｐおよびノードＶｔｎにおける電圧が、ある程度、プリエンファシス電流の流れの方向によって変調されるからである。

【0036】

データ依存電圧ジッターの原因を発見したことに加えて、本出願人たちは、本明細書によって、データ依存電圧ジッターを減少またはなくすフィルタ設置を開示する。発明の実施形態に従って、低域フィルタは、電流源の電圧変調を抑制する回路の戦略的ポイントに設置され得る。低域フィルタの設置は、図６に描写される。

【0037】

図６のドライバースイッチブロック６０２は、図３の回路ブロック３０２に対応する。図６のＰＭＯＳ電流源６０４−Ｐは、図３の電流Ｉｐ＿ｍａｉｎおよび電流Ｉｐ＿ｐｒｅを駆動するように構成されているプルアップ電流源である。図６のＮＭＯＳ電流源６０４−Ｎは、図３の電流Ｉｎ＿ｍａｉｎおよび電流Ｉｎ＿ｐｒｅを駆動するように構成されているプルダウン電流源である。

【0038】

終端６０６は、差分電圧出力ノードＶｏｐと差分電圧出力ノードＶｏｎとの間に接続される。プリドライバーブロック６０８は、プリドライバー入力を受信し、ドライバー入力をドライバースイッチブロック６０２に出力する。ドライバースイッチブロック６０２内のトランジスタのゲートは、ドライバー入力によって駆動される。

【0039】

発明の実施形態に従って、４つの低域（ＬＰ）フィルタは、電流源とドライバースイッチとの間に有利に構成され得る。第一のＬＰフィルタ６１０−Ｐは、ＰＭＯＳ電流源６０４−ＰとノードＶｔｐとの間に構成され得る。第二のＬＰフィルタ６１０−Ｎは、ＮＭＯＳ電流源６０４−ＮとノードＶｔｎとの間に構成され得る。第三のＬＰフィルタ６１２−Ｐは、ＰＭＯＳ電流源６０４−ＰとノードＶｔｐとの間に構成され得る。最終的に、第四のＬＰフィルタ６１２−Ｎは、ＮＭＯＳ電流源６０４−ＮとノードＶｔｎとの間に構成され得る。

【0040】

図７は、フィルタリングを適所に有していないジッターノイズと、有しているジッターノイズとを示す、電圧対時間のグラフである。フィルタリング（フィルターなし）７０２を有していないＶｔｐノードにおけるジッターノイズは、フィルタリングが適所にある（フィルタノード）７０４場合に、実質的に減少されることがわかる。そのため、図６において示されるように設置されたＬＰフィルタ（６１０−Ｐ、６１０−Ｎ、６１２−Ｐおよび６１２−Ｎ）が望まないジッターを減少させる際に、驚く程効果的であることがわかる。

【0041】

図８Ａは、フィルタリングを適所に有していない送信器に対する一時的なアイダイアグラムである。比較して、図８Ｂは、発明の実施形態に従うフィルタリングを適所に有している送信器に対する一時的なアイダイアグラムである。みられるように、図８Ｂのフィルタリングを有している送信器に対するアイダイアグラムは、図８Ａのフィルタリングを有していない送信器に対するアイダイアグラムと比較して、重複した遷移における、実質的により低い電圧ジッターを示す。その非常に減少された送信器電圧ジッターのレベルは、図６に示されるＬＰフィルタの戦略的挿入からの驚くべき結果である。図１および図２を参照すると、送信器におけるその電圧ジッターの減少は、受信器における対応する電圧ジッターの減少と、実質的に増加されたアイ開口部に解釈される。

【0042】

図９は、本発明の局面を含み得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）９００の簡略化した部分的なブロック図である。本発明の実施形態は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、複雑プログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルロジックアレイ（ＰＬＡ）、デジタルシグナルプロセッサ（ＤＳＰ）および特定用途向け集積回路（ＡＳＩＣ）のような数多くのタイプの集積回路において用いられ得ることを理解されたい。

【0043】

ＦＰＧＡ９００は、その「コア」内に、プログラマブルロジックアレイブロック（またはＬＡＢ）９０２の２次元アレイを含む。プログラマブルロジックアレイブロック（またはＬＡＢ）９０２は、さまざまな長さおよび速さの行列インターコネクト伝導体のネットワークによってインターコネクトされる。ＬＡＢ９０２は、複数（例えば、１０）のロジック素子（つまりＬＥ）を含む。

【0044】

ＬＥは、ユーザー規定のロジック機能の効果的な実装を提供するプログラマブルロジックブロックである。ＦＰＧＡは、さまざまな組合わせの機能および連続した機能を実装するように構成され得る数多くのロジック素子を有している。ロジック素子は、プログラマブルインターコネクト構造へのアクセスを有している。プログラマブルインターコネクト構造は、ロジック素子をほぼ任意の所望の構成でインターコネクトするようにプログラムされ得る。

【0045】

ＦＰＧＡ９００は、アレイを通して提供されたさまざまなサイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む分散メモリ構造も含み得る。ＲＡＭブロックは、例えば、ブロック９０４、ブロック９０６およびブロック９０８を含む。それらのメモリブロックは、シフトレジスタおよびＦＩＦＯバッファーも含み得る。

【0046】

ＦＰＧＡ９００は、例えば、加算または減算特徴を有している乗算器を実装し得るデジタルシグナルプロセシング（ＤＳＰ）ブロック９１０をさらに含み得る。この例において、チップの周辺に配置された入力／出力素子（ＩＯＥ）９１２は、数多くのシングルエンドの差分入力／出力規格をサポートする。各ＩＯＥ９１２は、ＦＰＧＡ９００の外部端子（つまり、ピン）に結合される。トランシーバー（ＴＸ／ＲＸ）チャネルアレイは、例えば、各ＴＸ／ＲＸチャネル回路９２０を複数のＬＡＢに結合して、示されるように設計され得る。ＴＸ／ＲＸチャネル回路９２０は、他の回路の中でも、本明細書において記載される送信器回路を含み得る。

【0047】

ＦＰＧＡ９００は、本明細書においては例示的目的のみのために記載されること、および本発明は、多くの異なるタイプのＰＬＤ、ＦＰＧＡおよびＡＳＩＣで実装され得ることを理解されたい。

【0048】

本発明は、ＦＰＧＡを複数のコンポーネントのうちの１つとして有しているシステムにおいても実装され得る。図１０は、本発明の技術を具現化し得る例示的デジタルシステム１０００のブロック図を示す。システム１０００は、プログラムされたデジタルコンピュータシステム、デジタルシグナルプロセシングシステム、専用デジタルスイッチングネットワーク、または他の処理システムであり得る。さらに、そのようなシステムは、遠距離通信システム、自動車システム、制御システム、大衆消費電子製品、パーソナルコンピュータ、インターネット通信およびネットワーキングなどのような幅広いさまざまな用途に対してデザインされ得る。さらに、システム１０００は、単一のボード上、複数のボード上、または複数の器体内に提供され得る。

【0049】

システム１０００は、処理ユニット１００２と、メモリユニット１００４と、１つ以上のバスによって一緒にインターコネクトされた入力／出力（Ｉ／Ｏ）ユニット１００６とを含む。この例示的実施形態に従って、ＦＰＧＡ１００８は、処理ユニット１００２へ埋め込まれる。ＦＰＧＡ１００８は、システム１０００内において、多くの異なる目的を果たし得る。ＦＰＧＡ１００８は、例えば、処理ユニット１００２のロジック構築ブロックであり得、その内部動作および外部動作をサポートする。ＦＰＧＡ１００８は、その特定の役割をシステム動作において続けるのに必要とされるロジック機能を実装するようにプログラムされている。ＦＰＧＡ１００８は、特に、接続１０１０を通してメモリ１００４に結合され得、接続１０１２を通してＩ／Ｏユニット１００６に結合され得る。

【0050】

処理ユニット１００２は、データを、処理または格納のための適切なシステムコンポーネントに方向付け得、メモリ１００４に格納されているプログラムを実行し得、データをＩ／Ｏユニット１００６を介して受信および送信し得るか、または他の類似の機能をする。処理ユニット１００２は、中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラー、マイクロコントローラー、コントローラーとしての使用のためのフィールドプログラマブルゲートアレイ、ネットワークコントローラー、もしくは任意のタイプのプロセッサまたはコントローラーであり得る。さらに、多くの実施形態において、しばしば、ＣＰＵに対する必要性はない。

【0051】

例えば、ＣＰＵの代わりに、１つ以上のＦＰＧＡ１００８がシステムのロジック動作を制御し得る。別の例として、ＦＰＧＡ１００８は、特定の計算タスクを扱う必要に応じて、再プログラムされ得る再構成可能プロセッサとして作用する。あるいは、ＦＰＧＡ１００８自体が、埋め込まれたマイクロプロセッサを含み得る。メモリユニット１００４は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、固定ディスクメディアまたはフレキシブルディスクメディア、フラッシュメモリ、テープ、もしくは任意の他の格納手段、もしくはそれらの格納手段の任意の組合わせであり得る。

【0052】

上の記載において、数多くの具体的な詳細が、発明の実施形態の完全な理解を提供するために付与された。しかし、発明の例示的実施形態の上の記載は、網羅的なものであることは意図されず、または発明を、開示される明確な形態に限定することも意図されない。当業者は、発明が、１つ以上の具体的な詳細がなくとも、実施され得ること、または他の方法、コンポーネントなどによって実施され得ることを認識する。

【0053】

他の例において、周知の構造または動作は、発明の局面を不鮮明にすることを避けるために、詳細には示されておらず、または記載されていない。発明の特定の実施形態および例は、本明細書において、例示的目的のために記載されており、さまざまな相当する改変が、当業者が認識するように、発明の範囲内で可能である。それらの改変は、上の詳細な説明に照らして、発明になされ得る。

【符号の説明】

【0054】

３０２ 回路ブロック

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】