特許 6018508 不揮発性半導体記憶装置及びそのテスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6018508

(24)【登録日】2016年10月7日

(45)【発行日】2016年11月2日

(54)【発明の名称】不揮発性半導体記憶装置及びそのテスト方法

(51)【国際特許分類】

   G11C 29/12 20060101AFI20161020BHJP

   G11C 29/14 20060101ALI20161020BHJP

   G06F 11/10 20060101ALI20161020BHJP

【ＦＩ】

   G11C29/00 673B

   G11C29/00 673T

   G06F11/10 648

【請求項の数】5

【全頁数】11

(21)【出願番号】特願2013-2083(P2013-2083)

(22)【出願日】2013年1月9日

(65)【公開番号】特開2014-135105(P2014-135105A)

(43)【公開日】2014年7月24日

【審査請求日】2015年11月6日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エスアイアイ・セミコンダクタ株式会社

(72)【発明者】

【氏名】宮城 雅記

(72)【発明者】

【氏名】山▲崎▼ 太郎

【審査官】 塚田 肇

(56)【参考文献】

【文献】 特開平６−６８７００（ＪＰ，Ａ）

【文献】 特許第４７０４０７８（ＪＰ，Ｂ１）

【文献】 特開２００６−１７９０５７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／１２

Ｇ１１Ｃ ２９／１４

(57)【特許請求の範囲】

【請求項1】

ｍビットのデータビット用記憶素子とｎビットの検査ビット用記憶素子で構成された１ユニットを基本単位とする、データビットと検査ビットを格納するための不揮発性半導体記憶素子アレイと、
前記不揮発性半導体記憶素子アレイから読み出した１ユニットのデータビットと検査ビットから誤り訂正符号を生成する誤り訂正符号生成回路と、
第１状態と第２状態を切替える制御信号を出力する制御信号生成回路と、
少なくとも前記検査ビットを含む第２状態用データと、前記データビットのうち前記第２状態用データと同じビット数の第１状態用データを入力され、前記制御信号によって前記第１状態用データと前記第２状態用データとを選択して出力するマルチプレクサと、
前記データビットのうち前記第１状態用データを除いたデータと、前記第１状態用データまたは前記第２状態用データと、前記誤り訂正符号とによって前記データビットと同数のビット数のみの誤り訂正する誤り訂正回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。

【請求項2】

前記誤り訂正回路は、前記制御信号によって前記誤り訂正符号を前記第２状態用データに対応するように切替える、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。

【請求項3】

前記不揮発性半導体記憶装置は更にＣＧバイアス切替回路を有し、
前記ＣＧバイアス切替回路は、前記不揮発性半導体記憶素子アレイに通常のバイアス電圧と検査用バイアス電圧を切替えて印加する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。

【請求項4】

データビットと検査ビットを格納するための不揮発性半導体記憶素子アレイに、前記データビットと前記検査ビットに全て０、または全て１を書き込む工程と、
前記不揮発性半導体記憶素子アレイから前記データビットと前記検査ビットを読み出す工程と、
誤り訂正符号生成回路によって、前記データビットと前記検査ビットから誤り訂正符号を生成する工程と、
マルチプレクサによって、少なくとも前記検査ビットを含む第２状態用データと、前記データビットのうち前記第２状態用データと同じビット数の第１状態用データを切替えて出力する行程と、
誤り訂正回路によって、前記データビットのうち前記第１状態用データを除いたデータと、前記第１状態用データまたは前記第２状態用データと、前記誤り訂正符号とによって前記データビットと同数のビット数のみの誤り訂正する行程と、
を備えたことを特徴とする不揮発性半導体記憶装置のテスト方法。

【請求項5】

更に、ＣＧバイアス切替回路によって、前記不揮発性半導体記憶素子アレイに通常のバイアス電圧と検査用バイアス電圧を切替えて印加する行程と、
を備えたことを特徴とする請求項４に記載の不揮発性半導体記憶装置のテスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性半導体記憶装置、及びその出荷テストに係わり、より詳しくはＥＣＣ回路を搭載した不揮発性半導体記憶装置における不揮発性記憶素子の特性テストの際に使用するテスト回路とテスト方法に関する。

【背景技術】

【0002】

従来のＥＣＣ回路を搭載した不揮発性半導体記憶装置について説明する。図８は従来のＥＣＣ回路を搭載した不揮発性半導体記憶装置を示す回路図である。

【0003】

従来のＥＣＣ回路を搭載した不揮発性半導体記憶装置は、ＥＣＣエンコーダ８１、データセルアレイ８２、検査ビットセルアレイ８３、シンドロームでコーダ８４、誤り訂正部８４、を備えている。

【0004】

データの書込み時には、従来の不揮発性半導体記憶装置は以下のように動作する。データセルアレイ８２は、ライトデータＷＤを受けて格納する。ＥＣＣエンコーダ８１は、ライトデータＷＤを受けてライトデータＷＤに対応するＥＣＣコードを生成して、検査ビットセルアレイ８３に出力する。検査ビットセルアレイ８３は、ＥＣＣコードを受けて格納する。

【0005】

データの読出し時には、従来の不揮発性半導体記憶装置は以下のように動作する。シンドロームデコーダ８４は、データセルアレイ８２のライトデータＷＤと検査ビットセルアレイ８３のＥＣＣコードを用いて誤り検出を行い、シンドロームデータを生成して、誤り訂正部８５に出力する。誤り訂正部８５は、ライトデータＷＤとＥＣＣコードとシンドロームデータによって誤り訂正をして、リードデータＲＤを出力する（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００１−２３３９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、従来のＥＣＣ回路を搭載した半導体記憶装置は、誤り訂正部８５においてライトデータＷＤとＥＣＣコードの誤り検出と誤り訂正をする回路があるため、回路規模が大きいという課題があった。

【0008】

通常時のデータの読出しにおいては、ライトデータＷＤの誤り訂正がされればよく、ＥＣＣコードの誤り検出と誤り訂正は不要である。しかし、出荷検査においては、ＥＣＣコードの誤り検出、すなわち検査ビットアレイの初期不良は検出する必要がある。

【0009】

本発明は、上記課題に鑑みてなされ、誤り訂正部の機能を損なうことなく、簡便な回路で小型化することができる不揮発性半導体記憶装置とそのテスト方法を提供する。

【課題を解決するための手段】

【0010】

従来の課題を解決するために、本発明のＥＣＣ回路を搭載した不揮発性半導体記憶装置は、誤り訂正回路を、データビットと同数のビット数のみの誤り検出と訂正をするように構成し、検査ビットの誤り検出と訂正をする回路を設けないことによって回路を小型化する。そして、テスト状態において、記憶素子アレイから読み出したデータビットの一部と検査ビットを入れ替えて誤り訂正回路に入力するマルチプレクサを設けることで、検査ビットの誤り検出と訂正することによって、検査ビットも含めた出荷検査を可能にした。

【発明の効果】

【0011】

本発明のＥＣＣ回路を搭載した不揮発性半導体記憶装置は、誤り訂正部の機能を損なうことなく、簡便な回路で小型化することができる不揮発性半導体記憶装置とそのテスト方法を提供することができる。

【図面の簡単な説明】

【0012】

【図1】第一の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成図である。

【図2】第二の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成図である。

【図3】第三の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成図である。

【図4】第四の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成図である。

【図5】第五の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成図である。

【図6】本発明における１ユニットの不揮発性記憶素子の構成図である。

【図7】本発明における不揮発性記憶素子の一例としてのＦＬＯＴＯＸ型不揮発性メモリの断面模式図である。

【図8】従来のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態について図面を参照して説明する。
本発明のＥＣＣ回路を搭載した不揮発性半導体記憶装置の誤り訂正回路１０５は、３２ビットのデータビットＲＤ［３１：０］のみの誤り検出と訂正をするように構成する。すなわち、誤り訂正回路１０５は、６ビットの検査ビットＣ［５：０］の誤り検出と訂正をする回路を設けないことによって回路を小型化している。

【0014】

そして、テスト状態において、記憶素子アレイから読み出したデータビットの一部と検査ビットを入れ替えて誤り訂正回路に入力するマルチプレクサを設けることで、検査ビットの誤り検出と訂正することによって、検査ビットも含めた出荷検査を可能にした。

【0015】

このとき、不揮発性記憶素子アレイ１０１には、データビットＲＤ［３１：０］が全て０のデータの場合は検査ビットＣ［５：０］も全て０のデータが、データビットＲＤ［３１：０］が全て１のデータの場合は検査ビットＣ［５：０］も全て１のデータが書き込まれている。これらは、書込み回路に備えられた検査ビットＣ［５：０］を生成する回路によっても良いし、外部からデータを入力されるようにしても良い。

【0016】

＜第一の実施形態＞
図１は第一の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成である。

【0017】

第一の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置は、不揮発性記憶素子アレイ１０１と、ＣＧ（コントロールゲート）バイアス切替回路１１３と、センスアンプ１０２と、Ｈマトリクスシンドロームデコーダ１０３と、マルチプレクサ１０４、１０６と、制御信号生成回路１１１と、誤り訂正回路１０５と、パラレル−シリアル変換回路１０８と、ＤＯＵＴ端子１０９を備えている。

【0018】

ＣＧバイアス切替回路１１３は、内部で生成される通常時のＣＧバイアスと、外部から入力されるテスト用ＣＧバイアス電圧とを切替えて出力する。制御信号生成回路１１１は、入力される状態信号に応じてマルチプレクサ１０４と誤り訂正回路１０５に制御信号を出力する。

【0019】

不揮発性記憶素子アレイ１０１は、ライトデータＷＤを格納するためのｍビットのデータビット用記憶素子と、誤り訂正符号を格納するためのｎビットの検査ビット用記憶素子で構成された１ユニットを基本単位として、複数のユニットがアレイ状に配置されている。本実施形態では一例として、ライトデータＷＤは３２ビットのデータビットと６ビットの検査ビットからなる３８ビットのライトデータＷＤ［３７：０］として説明する。

【0020】

本実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置は、記憶素子アレイへの書込み用の回路については省略している。

【0021】

図６は、ＦＬＯＴＯＸ型の不揮発性メモリで構成した不揮発性記憶素子アレイ１０１の１ユニットの構成例を示す回路図である。

【0022】

不揮発性記憶素子アレイ１０１の１ユニットは、ｍ＋ｎ個のセレクトゲートトランジスタ６０２と、ｍ＋ｎ個のセルトランジスタ６０３と、ユニットセレクトトランジスタ６０４で構成される。ビット線Ｂ０〜Ｂｍ＋ｎは、それぞれ対応するセレクトゲートトランジスタ６０２のドレインに接続される。ＣＧバイアス線６１１は、ユニットセレクトトランジスタ６０４のドレインに接続さ、そのソースを介して（ＣＧバイアス線６１１´）セルトランジスタ６０３のゲートに接続される。ワード線６１２は、セレクトゲートトランジスタ６０２のゲート電極とユニットセレクトトランジスタ６０４のゲート電極に接続される。メモリセル６０１は、各ビット線Ｂと直列に接続されたセレクトゲートトランジスタ６０２とセルトランジスタ６０３で構成される。

【0023】

図７は、ＦＬＯＴＯＸ型の不揮発性メモリ（セルトランジスタ６０３とセレクトゲートトランジスタ６０２）の断面図である。コントロールゲート７０２とトンネルドレイン７０５の間に電界をかけて、フローティングゲート７０３に電荷を注入または引き抜きを行う事で、データの書き込み及び消去を行う事ができる。

【0024】

不揮発性メモリは、以下のようにしてデータを読み出すことが出来る。ワード線６１２に正電圧を印加して、ユニットセレクトトランジスタ６０４をオンする。セレクトゲートトランジスタ６０２のゲート７０１にも正電圧が印加されるので、セレクトゲートトランジスタ６０２はオンする。セルトランジスタ６０３のコントロールゲート７０２は、ユニットセレクトトランジスタ６０４を介して、ＣＧバイアスが印加される。この状態で、ビット線Ｂから接地端子に電流が流れるか否か、もしくは電流の大小をセンスアンプ回路で検知して、メモリセルのデータを判別する。

【0025】

次に、第一の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の動作について説明する。
先ず、通常時のデータ読み出し動作について説明する。
ＣＧバイアス切替回路１１３は、入力されるＣＧバイアスのうち、通常時のＣＧバイアスを選択して、不揮発性記憶素子アレイ１０１へ供給する。

【0026】

不揮発性記憶素子アレイ１０１の１ユニットのメモリセルから３８ビットの読み出しデータＵＤ［３７：０］がセンスアンプ１０２で読み出される。それらは、３２ビットのデータビットＲＤ［３１：０］と６ビットの検査ビットＣ［５：０］に振り分けられる。Ｈマトリックスシンドロームデコーダー１０３は、データビットＲＤ［３１：０］と検査ビットＣ［５：０］を受けて、６ビットのシンドロームデータＳ［５：０］を生成する。Ｈマトリクスシンドロームデコーダ１０３は、誤り訂正符号生成回路として動作する。

【0027】

マルチプレクサ１０４は、データビットＲＤ［７：０］を選択して誤り訂正回路１０５へ送る。そして、誤り訂正回路１０５は、センスアンプ１０２から入力されるデータビットＲＤ［３１：８］及びデータビットＲＤ［７：０］とシンドロームデータＳ［５：０］によって、データビットＲＤ［３１：０］の３２ビット中の１ビットの誤りを訂正して、コレクトデータＣＤ［３１：０］を出力する。

【0028】

誤り訂正回路１０５より出力されたコレクトデータＣＤ［３２：０］は、マルチプレクサ１０６によりアドレスデータのうち下位２ビットのＡ［１：０］に応じて８ビット毎に選択されて、リードデータとしてパラレル−シリアル変換回路１０８に送られ、さらにパラレル−シリアル変換回路１０８にてクロックに同期して１ビットずつＤＯＵＴ端子１０９へシリアルにデータを転送して出力される。

【0029】

次に、テストモード時のデータ読み出し動作について説明する。
テストモードの不良ビット数判定モードでは、不良ビットが１ビット以下なのか２ビット以上なのかを判定する。制御信号生成回路１１１は、入力される状態信号に応じてマルチプレクサ１０４と誤り訂正回路１０５に制御信号を出力する。

【0030】

まず、第一の状態として、制御信号生成回路１１１は通常の読み出し動作時と同じようにデータが流れるようにマルチプレクサ１０４及び誤り訂正回路１０５を設定する。そして、１ユニットの全てのデータが１もしくは０が書き込まれた状態で、コレクトデータＣＤ［３１：０］を読み出す。

【0031】

読み出されたコレクトデータＣＤ［３１：０］の全てのデータが１もしくは０であれば、データビットＲＤ［３１：０］は３２ビット中に１ビット以下の誤りであると判断することが出来る。

【0032】

次に、第二の状態として、制御信号生成回路１１１の制御信号によって、マルチプレクサ１０４と誤り訂正回路１０５は、次のように制御される。マルチプレクサ１０４は、２ビットの固定値Ｃ［７：６］と６ビットの検査ビットＣ［５：０］を検査ビットとして誤り訂正回路１０５に送る。２ビットの固定値Ｃ［７：６］は、１ユニットに書き込まれた全てのデータが１のときは（１、１）が、０のときは（０、０）が選択される。誤り訂正回路１０５は、シンドロームデータＳ［５：０］と誤り訂正すべきデータとの演算の組み合わせを変更する。すなわち、誤り訂正回路１０５は、データビットＲＤ［３１：８］、固定ビットＣ［７：６］及び検査ビットＣ［５：０］の３２ビットが誤り訂正すべきデータとする。

【0033】

不揮発性記憶素子アレイ１０１の１ユニットのメモリセルから３８ビットの読み出しデータＵＤ［３７：０］がセンスアンプ１０２で読み出される。それらは、３２ビットのデータビットＲＤ［３１：０］と６ビットの検査ビットＣ［５：０］に振り分けられる。Ｈマトリックスシンドロームデコーダー１０３は、データビットＲＤ［３１：０］と検査ビットＣ［５：０］を受けて、６ビットのシンドロームデータＳ［５：０］を生成する。

【0034】

マルチプレクサ１０４は、２ビットの固定値Ｃ［７：６］と６ビットの検査ビットＣ［５：０］を選択して誤り訂正回路１０５へ送る。そして、誤り訂正回路１０５は、センスアンプ１０２から入力されるデータビットＲＤ［３１：８］、２ビットの固定値Ｃ［７：６］及び６ビットの検査ビットＣ［５：０］とシンドロームデータＳ［５：０］によって、その３２ビット中の１ビットの誤りを訂正して、コレクトデータＣＤ［３１：０］を出力する。

【0035】

読み出されたコレクトデータＣＤ［３１：０］の全てのデータが１もしくは０であれば、データビットＲＤ［３１：８］、２ビットの固定値Ｃ［７：６］及び６ビットの検査ビットＣ［５：０］は３２ビット中に１ビット以下の誤りであると判断することが出来る。

【0036】

従って、第二の状態では、検査ビットＣ［５：０］の６ビットもふくめた３２ビット中に１ビット以下の誤りであるかを検査することが出来る。

【0037】

以上説明したようなテスト方法を、ＣＧバイアス切替回路１１３が外部から入力されるテスト用ＣＧバイアス電圧を選択して不揮発性記憶素子アレイ１０１に印加しながら読み出しを行うと、メモリセルが所定のしきい値電圧に満たないビットが１ビット以下なのかもしくは２ビット以上なのかを判定することが可能となる。

【0038】

なお、１ユニットの構成として「ｍ＝３２，ｎ＝６」の場合を例として開示をしているが、ｍとｎの数値の組み合わせはこれに限定されるものではなくどのような組み合わせを用いても同様にテストすることができる。また、不揮発性記憶素子はＦＬＯＴＯＸ型を例に説明したが不揮発性記憶素子であればこの構成に限るものではない。

【0039】

以上により、本実施形態の不揮発性半導体記憶装置は、誤り訂正部の機能を損なうことなく、簡便な回路で小型化することが出来る。

【0040】

＜第二の実施形態＞
図２は、第二の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成である。

【0041】

第一の実施形態との違いは、２ビットの固定値Ｃ［７：６］を削除した点である。従って、マルチプレクサ２０４は、第一の状態ではデータビットＲＤ［５：０］を選択し、第二の状態で検査ビットＣ［５：０］を選択する構成とした。そして、誤り訂正回路２０５は、データビットＲＤ［３１：６］とマルチプレクサ２０４が出力する６ビットの合計３２ビットのデータについて誤り検出と訂正をする。

【0042】

このような構成することで、２ビットの固定値Ｃ［７：６］を選択して出力する回路を削除することができ、更に回路で小型化することが出来る。

【0043】

＜第三の実施形態＞
図３は、第三の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成である。

【0044】

第一の実施形態との違いは、不揮発性記憶素子アレイ１０１に対するデータ書き込みの経路としてＧマトリクスＥＣＣエンコーダ３０１とライトデータラッチ３０２を追加した点である。Ｈマトリクスシンドロームデコーダ１０３とＧマトリクスＥＣＣエンコーダ３０１は誤り訂正符号生成回路として動作する。

【0045】

不揮発性記憶素子アレイ１０１にデータの書き込みを行う場合には、指定されたアドレスが含まれる１ユニットのデータを一度読み出し、誤り訂正したコレクトデータＣＤ［３１：０］をライトデータラッチ３０２へ一度保存する。これをリードバック動作という。つぎに、指定されたアドレスの書き込みデータである８ビットのデータＤＩＮ［７：０］をライトデータラッチ３０２へ送り、コレクトデータＣＤ［３１：０］と置き換える。

【0046】

ＧマトリクスＥＣＣエンコーダ３０１は、３２ビットのデータビットＷＤ［３１：０］が入力されると、６ビットの検査ビットＷＤ［３７：３２］を出力する。ここで、ＧマトリクスＥＣＣエンコーダ３０１は、データビットＷＤ［３１：０］の全てが０であると検査ビットＷＤ［３７：３２］は全て０を出力し、全てが１であると全て１を出力する、ように構成する。

【0047】

最後に、ライトデータラッチ３０２のデータを３２ビットのデータビットＷＤ［３１：０］と検査ビットＷＤ［３７：３２］と合わせて、３８ビットのデータビットＷＤ［３７：０］として不揮発性記憶素子アレイ１０１に書き換える。１ユニット中の不良ビット数の判定方法は、第一の実施形態と同様である。

【0048】

このようにして、第一の実施形態と同様に、本実施形態の不揮発性半導体記憶装置は、誤り訂正部の機能を損なうことなく、簡便な回路で小型化することが出来る。

【0049】

＜第四の実施形態＞
図４は、第四の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成である。第一の実施形態との違いは、マルチプレクサ１０４を不良ビット数演算回路４０１に変更した点である。

【0050】

不良ビット数演算回路４０１は、例えば、不揮発性記憶素子アレイ１０１の１ユニット中に全てデータ１を書かれた状態で、読み出し動作を行った結果のデータビットＲＤ［３１：０］と検査ビットＣ［５：０］中にデータ０が２ビット以上あることを検出すると、不良ユニット検知フラグ４０２をマルチプレクサ４０３へ送る。

【0051】

また、不良ビット数演算回路４０１は、不揮発性記憶素子アレイ１０１の１ユニット中に全てデータ０として書かれた状態で、読み出し動作を行った結果のデータビットＲＤ［３１：０］と検査ビットＣ［５：０］中にデータ１が２ビット以上あることを検出すると、不良ユニット検知フラグ４０２をマルチプレクサ４０３へ送る。

【0052】

このようにして、不良ユニット検知フラグ４０２をマルチプレクサ４０３とパラレル−シリアル変換回路１０８を介してＤＯＵＴ端子１０９から読み出すことで、良品か不良品かを簡単に判別できる。

【0053】

従って、本実施形態の不揮発性半導体記憶装置は、誤り訂正部の機能を損なうことなく、簡便な回路で小型化することが出来る。

【0054】

＜第五の実施形態＞
図５は、第五の実施形態のＥＣＣ回路を搭載した不揮発性半導体記憶装置の構成である。

【0055】

第一の実施形態との違いは、マルチプレクサ１０４を不良ビット数演算回路５０１に変更した点である。

【0056】

不良ビット数演算回路５０１は、データビットＲＤ［３１：０］を８ビット毎の１バイト単位で不良ビット数が１ビット以下なのか２ビット以上なのかを判定し、かつ検査ビットＣ［５：０］も独立に不良ビット数を演算して、都合５ビットの不良ユニット検知フラグ５０２としてマルチプレクサ５０３へ送る構成となっている。

【0057】

５ビットの不良検知フラグ５０２の全てが非検出としての０なのか、もしくは１つでも検出としての１なのかをマルチプレクサ５０３とパラレル−シリアル変換回路１０８を介してＤＯＵＴ端子１０９から読み出すことで、良品か不良品かを簡単に判別できる。そして、ＣＧバイアス切替回路１１３で外部からのＣＧバイアスをつかって同様の動作を行う事で、メモリセルが所定のしきい値電圧に満たないビットが１ビット以下なのかもしくは２ビット以上なのかを判定することが可能となる。

【符号の説明】

【0058】

１０１ 不揮発性記憶素子アレイ
１０２ センスアンプ
１０３ Ｈマトリクスシンドロームデコーダ
１０４、１０６、２０４、４０３、５０３ マルチプレクサ
１０５、２０５ 誤り訂正回路
１０８ パラレル−シリアル変換回路
１０９ ＤＯＵＴ端子
１１１ 制御信号生成回路
１１３ ＣＧバイアス切替回路
３０１ ＧマトリクスＥＣＣエンコーダ
３０２ ライトデータラッチ
４０１、５０１ 不良ビット数演算回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】