特許 6018537 画像形成装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6018537

(24)【登録日】2016年10月7日

(45)【発行日】2016年11月2日

(54)【発明の名称】画像形成装置

(51)【国際特許分類】

   G06F 9/52 20060101AFI20161020BHJP

   G06F 9/445 20060101ALI20161020BHJP

【ＦＩ】

   G06F9/46 472B

   G06F9/06 610K

【請求項の数】1

【全頁数】16

(21)【出願番号】特願2013-93013(P2013-93013)

(22)【出願日】2013年4月25日

(65)【公開番号】特開2014-215832(P2014-215832A)

(43)【公開日】2014年11月17日

【審査請求日】2015年3月18日

(73)【特許権者】

【識別番号】000006150

【氏名又は名称】京セラドキュメントソリューションズ株式会社

(74)【代理人】

【識別番号】100110629

【弁理士】

【氏名又は名称】須藤 雄一

(74)【代理人】

【識別番号】100166615

【弁理士】

【氏名又は名称】須藤 大輔

(72)【発明者】

【氏名】新田 健一朗

【審査官】 井上 宏一

(56)【参考文献】

【文献】 特開２０１０−２２６２８３（ＪＰ，Ａ）

【文献】 国際公開第２０１２／１３２０１７（ＷＯ，Ａ１）

【文献】 国際公開第２０１２／１２４０７８（ＷＯ，Ａ１）

【文献】 特開２００８−１６５５８５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ ９／４６ −９／５４

Ｇ０６Ｆ ９／４４５

(57)【特許請求の範囲】

【請求項1】

画像形成部とパネル表示部を備え、
前記画像形成装置は、メモリー排他制御システムを有し、
前記メモリー排他制御システムは、
前記パネル表示部を制御するパネルコントローラーシステムを構成する第１コアと、
前記画像形成部を制御するメインコントローラーシステムを構成する第２コアと、
前記第１コア及び第２コアからアクセス可能な共有領域を有し、前記共有領域に前記第１コア及び前記第２コアの内の何れか一つが取得すると前記第１コア及び前記第２コアの内の他方から取得不能となる排他フラグを保持するＲＡＭと、
前記第１コア及び第２コアの内の何れか一つがアクセス可能なＮＡＮＤフラッシュとを備えた画像形成装置において、
前記第１コア及び前記第２コアのそれぞれはキャッシュを有し、前記キャッシュと前記ＲＡＭとの間では、前記キャッシュのフラッシュ及びインバリデート処理により、コヒーレンシーが合わせられてデータ内容が一致させられ、
前記第１コア又は第２コアは前記共有領域内の前記排他フラグが取得可能か否かを判断し、取得不能な場合は前記キャッシュの値によってビジーウェイト状態での前記排他フラグに対するループによる監視を行い、取得可能な場合は前記排他フラグを取得し、前記排他フラグを取得した前記第１コア及び前記第２コアの内の何れか一つは前記ＮＡＮＤフラッシュにアクセスし、
前記排他フラグを取得した前記第１コア及び前記第２コアの内の何れか一つは、前記ＮＡＮＤフラッシュへのアクセスが終了すると前記排他フラグを開放し、前記ビジーウェイト状態である前記第１コア及び前記第２コアの内の他方が前記排他フラグを取得し、
前記排他フラグの取得は、Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅにより、前記排他フラグが「０」になった瞬間に「１」を書き込んで取得を確保した後、前記排他フラグを「０」を書き込むことで開放することにより行われ、かつ、Ａｔｏｍｉｃ操作である不可分操作によって行われることで前記排他フラグの情報をＲｅａｄ後、Ｗｒｉｔｅまでの間に、前記第１コア及び前記第２コアの内の他方からのＷｒｉｔｅによる不整合が抑制され、
前記ＮＡＮＤフラッシュは、前記パネルコントローラーシステム及び前記メインコントローラーシステムのプログラムとして、パネルコントローラーオペレーティングシステム（ＯＳ）、パネル表示制御に必要なパネルアプリケーション、メインコントローラーＯＳ、画像形成制御に必要なメインアプリケーションを保持し、
前記第１コアは、前記パネルコントローラーＯＳ及び前記メインコントローラーＯＳを起動するブートローダーを構成し、
前記ブートローダーは、（１）前記ＮＡＮＤフラッシュに対する制御を行うデバイスドライバーを備え、前記デバイスドライバーを通じ、前記メインコントローラーＯＳ及び前記パネルコントローラーＯＳの起動にそれぞれ必要なメイン起動用プログラム及びパネル起動用プログラムを前記ＮＡＮＤフラッシュから前記ＲＡＭ上に読み込み、（２）このとき、前記パネルアプリケーションも前記パネル起動用プログラムと共に前記ＲＡＭ上に読み込み、（３）前記第１コア及び前記第２コアに対し、読み込んだ前記パネル起動用プログラム及び前記メイン起動用プログラムによって、それぞれ前記パネルコントローラーＯＳ及び前記メインコントローラーＯＳの起動処理を行わせ、
前記起動処理は、前記第１コア及び前記第２コアがパネルコントローラーＯＳ及びメインコントローラーＯＳの初期化を行ってから、前記パネルアプリケーションが前記ＲＡＭから、前記メインアプリケーションが前記ＮＡＮＤフラッシュから読み込まれ、
前記パネルコントローラーＯＳの初期化後、前記第１コアは、前記ＲＡＭ内の前記パネルアプリケーションを前記ＲＡＭ上に読み込んで実行し、前記パネルアプリケーションの読み込みに際して前記ＮＡＮＤフラッシュへのアクセスを省略し、
前記第２コアは、前記第１コアでの前記パネルアプリケーションの読み込みに並行して前記メインコントローラーＯＳの起動処理を行い、前記メインコントローラーＯＳの初期化後、前記ＮＡＮＤフラッシュにアクセスして前記メインアプリケーションを前記ＲＡＭ上に読み込んで実行することを特徴とする画像形成装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリーへのアクセスに対する排他制御を行なう画像形成装置に関する。

【背景技術】

【0002】

近年の電子機器においては、並列処理が可能な複数のコア（演算部）を備えたマルチコアプロセッサーを備えたものがある。マルチコアプロセッサーは、パーソナルコンピューター等の情報処理装置のみならず、コピー機、プリンター、それらの複合機等の画像形成装置にも幅広く適用されている。

【0003】

画像形成装置では、操作状態の表示等を行うパネル表示部を備えるのが一般的であり、その制御用のパネルコントローラーシステムと画像形成制御用のメインコントローラーシステムとをマルチコアプロセッサーの異なるコアに割り当てている。

【0004】

このような画像形成装置においては、メモリーへのアクセスがシングルコアプロセッサーと同様の構成となっていることがある。

【0005】

例えば、一つのフラッシュメモリーにパネルコントローラーシステム及びメインコントローラーシステムで使用するデータを保持し、そのフラッシュメモリーに対して複数のコアが一つのメモリーコントローラーを介してアクセスする。

【0006】

この場合、処理の効率化の観点から、複数のコアによるフラッシュメモリーへのアクセスに対する排他制御が必要となる。

【0007】

しかし、一つのメモリーコントローラーを介して一つのフラッシュメモリーにアクセスする場合は、同時に複数のコアがフラッシュメモリーにアクセスできないので、通常の排他制御を単純に適用することはできない。

【0008】

これに対し、特許文献１には、複数のＣＰＵ間での排他制御を考慮する必要がなく、簡単な制御で、不揮発性メモリの消去動作を実施するものが開示されている。

【0009】

しかし、この技術は、複数のフラッシュメモリー及び複数のメモリーコントローラーが必要となり、コスト高や構造が煩雑化するといった問題がある。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】特開２０１１−１５９０７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

発明が解決しようとする課題は、複数の演算部が同時にアクセスできないメモリーに対する排他制御を行うことができなかった点である。

【課題を解決するための手段】

【0012】

本発明は、複数の演算部が同時にアクセスできないメモリーに対する排他制御行なうために、画像形成部とパネル表示部を備え、前記画像形成装置は、メモリー排他制御システムを有し、前記メモリー排他制御システムは、前記パネル表示部を制御するパネルコントローラーシステムを構成する第１コアと、前記画像形成部を制御するメインコントローラーシステムを構成する第２コアと、前記第１コア及び第２コアからアクセス可能な共有領域を有し、前記共有領域に前記第１コア及び前記第２コアの内の何れか一つが取得すると前記第１コア及び前記第２コアの内の他方から取得不能となる排他フラグを保持するＲＡＭと、前記第１コア及び第２コアの内の何れか一つがアクセス可能なＮＡＮＤフラッシュとを備えた画像形成装置において、前記第１コア及び前記第２コアのそれぞれはキャッシュを有し、前記キャッシュと前記ＲＡＭとの間では、前記キャッシュのフラッシュ及びインバリデート処理により、コヒーレンシーが合わせられてデータ内容が一致させられ、前記第１コア又は第２コアは前記共有領域内の前記排他フラグが取得可能か否かを判断し、取得不能な場合は前記キャッシュの値によってビジーウェイト状態での前記排他フラグに対するループによる監視を行い、取得可能な場合は前記排他フラグを取得し、前記排他フラグを取得した前記第１コア及び前記第２コアの内の何れか一つは前記ＮＡＮＤフラッシュにアクセスし、前記排他フラグを取得した前記第１コア及び前記第２コアの内の何れか一つは、前記ＮＡＮＤフラッシュへのアクセスが終了すると前記排他フラグを開放し、前記ビジーウェイト状態である前記第１コア及び前記第２コアの内の他方が前記排他フラグを取得し、前記排他フラグの取得は、Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅにより、前記排他フラグが「０」になった瞬間に「１」を書き込んで取得を確保した後、前記排他フラグを「０」を書き込むことで開放することにより行われ、かつ、Ａｔｏｍｉｃ操作である不可分操作によって行われることで前記排他フラグの情報をＲｅａｄ後、Ｗｒｉｔｅまでの間に、前記第１コア及び前記第２コアの内の他方からのＷｒｉｔｅによる不整合が抑制され、前記ＮＡＮＤフラッシュは、前記パネルコントローラーシステム及び前記メインコントローラーシステムのプログラムとして、パネルコントローラーオペレーティングシステム（ＯＳ）、パネル表示制御に必要なパネルアプリケーション、メインコントローラーＯＳ、画像形成制御に必要なメインアプリケーションを保持し、前記第１コアは、前記パネルコントローラーＯＳ及び前記メインコントローラーＯＳを起動するブートローダーを構成し、前記ブートローダーは、（１）前記ＮＡＮＤフラッシュに対する制御を行うデバイスドライバーを備え、前記デバイスドライバーを通じ、前記メインコントローラーＯＳ及び前記パネルコントローラーＯＳの起動にそれぞれ必要なメイン起動用プログラム及びパネル起動用プログラムを前記ＮＡＮＤフラッシュから前記ＲＡＭ上に読み込み、（２）このとき、前記パネルアプリケーションも前記パネル起動用プログラムと共に前記ＲＡＭ上に読み込み、（３）前記第１コア及び前記第２コアに対し、読み込んだ前記パネル起動用プログラム及び前記メイン起動用プログラムによって、それぞれ前記パネルコントローラーＯＳ及び前記メインコントローラーＯＳの起動処理を行わせ、前記起動処理は、前記第１コア及び前記第２コアがパネルコントローラーＯＳ及びメインコントローラーＯＳの初期化を行ってから、前記パネルアプリケーションが前記ＲＡＭから、前記メインアプリケーションが前記ＮＡＮＤフラッシュから読み込まれ、前記パネルコントローラーＯＳの初期化後、前記第１コアは、前記ＲＡＭ内の前記パネルアプリケーションを前記ＲＡＭ上に読み込んで実行し、前記パネルアプリケーションの読み込みに際して前記ＮＡＮＤフラッシュへのアクセスを省略し、前記第２コアは、前記第１コアでの前記パネルアプリケーションの読み込みに並行して前記メインコントローラーＯＳの起動処理を行い、前記メインコントローラーＯＳの初期化後、前記ＮＡＮＤフラッシュにアクセスして前記メインアプリケーションを前記ＲＡＭ上に読み込んで実行することを最も主要な特徴とする。

【発明の効果】

【0013】

本発明によれば、複数の演算部が同時にアクセスできない第２メモリーに対する排他制御を確実に行うことが可能となる。

【図面の簡単な説明】

【0014】

【図1】画像形成装置の概略構成を示すブロック図である（実施例１）。

【図2】図１の画像形成装置に適用されたメモリー排他制御システムを示すブロック図である（実施例１）。

【図3】図２のメモリー排他制御システムの第１コア及び第２コアとＲＡＭとの関係を示す概念図である（実施例１）。

【図4】図２のメモリー排他制御システムによるメモリー排他制御時の概念図である（実施例１）。

【図5】図２のメモリー排他制御システムによるメモリー排他制御を示すフローチャートである（実施例１）。

【図6】画像形成装置に適用されるメモリー排他制御システムを示すブロックである（実施例２）。

【図7】図６のメモリー排他制御システムによるパネルアプリケーションプログラムの読み込みを示す概念図である（実施例２）。

【図8】図６のメモリー排他制御システムによる読み込みを示す概念図である（実施例２）。

【図9】図６のメモリー排他制御システムによるブート処理を示すシーケンス図である（実施例２）。

【図10】変形例に係るメモリー排他制御システムによるブート処理を示すシーケンス図である（実施例２）。

【発明を実施するための形態】

【0015】

複数の演算部が同時にアクセスできないメモリーに対する排他制御を行うという目的を、複数の演算部からアクセス可能な第１メモリーの共有領域に一の演算部が取得すると他の演算部から取得不能となる排他フラグを保持させ、排他フラグを取得した一の演算部にのみ第２メモリーへアクセスさせることで実現した。

【実施例1】

【0016】

［画像形成装置］
図１は、画像形成装置の概略構成を示すブロック図である。

【0017】

図１の画像形成装置１は、例えばコピー機、プリンター、それらの複合機からなり、画像形成部３とパネル表示部５とを備えている。画像形成部３は、入力されたデータに基づいて用紙上へ画像形成を行うものである。パネル表示部５は、タッチパネル式の液晶画面等からなり、画像形成装置１に対する操作入力や操作状態の表示を行う。

【0018】

この画像形成装置１では、主制御部７、主記憶部９、デバイス制御部１１等を備え、画像形成部３及びパネル表示部５が並列制御される構成となっている。

【0019】

主制御部７は、例えばＳｏＣ（System-on-a-chip）として構成され、同一の半導体チップ上にプロセッサー１３と、拡張バスコントローラー１５と、ローカルバスコントローラー１７と、ＲＡＭコントローラー１９とを搭載し、各部がシステムバス２１によって接続されている。

【0020】

プロセッサー１３は、マルチコアプロセッサーからなり、複数の演算部である第１コア２３及び第２コア２５を備えている。第１コア２３は、プログラムの実行により、パネル表示部５を制御するパネルコントローラーシステムを構成する。第２コア２５は、プログラムの実行により、主として画像形成部３を制御するメインコントローラーシステムを構成する。

【0021】

拡張バスコントローラー１５は、ＰＣＩｅ（Peripheral Component Interconnect Express）コントローラーであり、デバイス制御部１１に対するルートコンプレックスを構成してデータの入出力を行う。

【0022】

ローカルバスコントローラー１７は、ローカルバスを制御するコントローラーであり、ＮＡＮＤコントローラー２７を有する。ＮＡＮＤコントローラー２７は、ＮＡＮＤフラッシュ２９に対するデータの読み書きを行うＮＡＮＤ型用のメモリーコントローラーである。

【0023】

ＲＡＭコントローラー１９は、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）コントローラーからなり、ＲＡＭ（Read only Memory）３１に対するデータの入出力を行うＤＤＲ−ＳＤＲＡＭ用のメモリーコントローラーである。

【0024】

主記憶部９は、第１メモリーであるＮＡＮＤフラッシュ２９、第２メモリーであるＲＡＭ３１を備えている。

【0025】

ＮＡＮＤフラッシュ２９は、ＮＡＮＤ型のフラッシュメモリーであり、画像形成装置１の各種の制御用プログラム等を保持している。このＮＡＮＤフラッシュ２９には、ＮＡＮＤコントローラー２７を介して単一のコアのみがアクセス可能となっている。つまり、ＮＡＮＤフラッシュ２９は、複数のコアが同時にアクセスできないようになっている。

【0026】

ＮＡＮＤフラッシュ２９には、パネルコントローラーシステム及びメインコントローラーシステムのプログラムとして、パネルコントローラーオペレーティングシステム（以下、「パネルコントローラーＯＳ」と称する）、パネルアプリケーション（以下、「パネルアプリ」と称する）、メインコントローラーオペレーティングシステム（以下、「メインコントローラーＯＳ」と称する）、メインアプリケーション（以下、「メインアプリ」と称する）が保持されている。

【0027】

ＲＡＭ３１は、ＤＤＲ−ＳＤＲＡＭからなり、プログラムや各種データを一時的に記憶して作業領域等として用いられる。

【0028】

デバイス制御部１１は、ＡＳＩＣ（Application Specific Integrated Circuit）として構成され、拡張バスインターフェース３３と、パネルコントローラー３５と、ビデオコントローラー３７とを備えている。

【0029】

拡張バスインターフェース３３は、ＰＣＩｅバスインターフェースであり、主制御部７側の拡張バスコントローラー１５に対するエンドポイントとなってデータの入出力を行う。

【0030】

パネルコントローラー３５は、パネルコントローラーシステムの制御によって、入力されたデータに基づくパネル表示部５に対する実際の制御を行う。ビデオコントローラー３７は、メインコントローラーシステムの制御によって、入力されたデータに基づく画像形成部３に対する実際の制御を行う。

【0031】

このように本実施例の画像形成装置１では、第１コア２３及び第２コア２５がパネルコントローラーシステム及びメインコントローラーシステムを構成することで、パネル表示部５及び画像形成部３を並列制御することができる。

【0032】

本実施例の画像形成装置１では、かかる並列制御においてＮＡＮＤフラッシュ２９へのアクセスに対する排他制御を行う。
［メモリー排他制御システム］
図２は、図１の画像形成装置に適用されるメモリー排他制御システムを示すブロック図、図３は、図２のメモリー排他制御システムの第１コア及び第２コアとＲＡＭとの関係を示す概念図、図４は、図２のメモリー排他制御システムによるメモリー排他制御時の概念図である。

【0033】

メモリー排他制御システム３９は、図２〜図４のように、主記憶部９のＲＡＭ３１に排他フラグ４１を保持し、排他フラグ４１を取得した第１コア２３及び第２コア２５の何れか一方のみが主記憶部９のＮＡＮＤフラッシュ２９にアクセス可能となる排他制御を行う。

【0034】

第１コア２３は、上述のようにパネルコントローラーシステム４３を構成し、パネル表示部５の制御に必要な各種のパネルアプリ４５をパネルコントローラーＯＳ４７上で動作させる。このパネルコントローラーＯＳ４７は、ＮＡＮＤフラッシュ２９に対する制御を行うデバイスドライバー４９を備える。

【0035】

第２コア２５は、上述のようにメインコントローラーシステム５１を構成し、画像形成部３の制御に必要な各種のメインアプリ５３をメインコントローラーＯＳ５５上で動作させる。メインコントローラーＯＳ５５も、パネルコントローラーＯＳ４７と同様、ＮＡＮＤフラッシュ２９に対する制御を行うデバイスドライバー５７を備える。

【0036】

これら第１コア２３及び第２コア２５は、パネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５のデバイスドライバー４９，５７を通じ、スピンロックによってＲＡＭ３１内の排他フラグ４１を取得する。

【0037】

ＲＡＭ３１は、パネルコントローラーＯＳ４７用のパネルＯＳ領域５９、メインコントローラーＯＳ５５用のメインＯＳ領域６１、パネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５の共有領域６３がマッピングにより割り当てられている（図２及び図３）。このＲＡＭ３１の共有領域６３内に排他フラグ４１が保持されている。

【0038】

排他フラグ４１は、第１コア２３及び第２コア２５の一方が取得すると同他方から取得不能となる。具体的には、第１コア２３及び第２コア２５は、ＲＡＭ３１の共有領域６３内の排他フラグ４１が取得可能か否かを監視する。取得可能な場合は、図４の第２コア２５のように排他フラグ４１を取得して、取得不能な場合は、図４の第１コア２３のようにビジーウェイト状態となってループによる排他フラグ４１の監視を続ける。

【0039】

なお、本実施例では、第１コア２３及び第２コア２５がそれぞれキャッシュ６５，６７を有し、キャッシュ６５，６７の値によってビジーウェイト状態での排他フラグ４１に対する監視を行う。このため、キャッシュ６５，６７とＲＡＭ３１との間では、コヒーレンシーを合わせる、つまりデータ内容を一致させる必要がある。これは、キャッシュ６５，６７のフラッシュやインバリデート処理等によって行うことができる。

【0040】

排他フラグ４１の取得は、例えばRead-Modify-Writeにより、排他フラグ４１が「０」になった瞬間に「１」を書き込んで取得を確保した後、排他フラグ４１を「０」を書き込むことで開放する等のようになる。この排他フラグ４１の取得はAtomic操作（不可分操作）によって行われ、排他フラグ情報をRead後、Writeまでの間に、他方のコアからのWriteによる不整合を抑制するためである。

【0041】

排他フラグ４１を取得した第１コア２３及び第２コア２５の一方は、ＮＡＮＤフラッシュ２９に対するアクセスが可能となる。図４の例では、排他フラグ４１を取得した第２コア２５がＮＡＮＤフラッシュ２９にアクセスすることができる。
［メモリー排他制御］
以下、本実施例のメモリー排他制御について図５のフローチャートにより説明する。図５のフローチャートは、図２のメモリー排他制御システムによるメモリー排他制御を示す。なお、画像形成装置１及びメモリー排他制御システム３９の構成については図１〜図４を参照する。

【0042】

メモリー排他制御では、まずステップＳ１において「ＲＡＭへのアクセス」が行われる。第１コア２３（パネルコントローラーＯＳ４７）又は第２コア２５（メインコントローラーＯＳ５５）は、自身のデバイスドライバー４９又は５７の制御を通じてＲＡＭ３１の共有領域６３にアクセスする。これによりステップＳ１が完了してステップＳ２へ移行する。

【0043】

ステップＳ２では、「排他フラグ取得可能？」の処理が行われる。この処理では、第１コア２３又は第２コア２５がＲＡＭ３１の共有領域６３内の排他フラグ４１が取得可能か否かを判断する。

【0044】

図４の例では、第２コア２５の場合に排他フラグ４１が取得可能であり、第１コア２３の場合に排他フラグ４１が取得不能となっている。

【0045】

排他フラグ４１が取得可能な場合はステップＳ３へ移行し（ＹＥＳ）、取得不能な場合はステップＳ２の処理を繰り返す（ＮＯ）。なお、ステップＳ２を再度行う場合は、ビジーウェイト状態となっているから、第１コア２３又は第２コア２５がキャッシュ６５又は６７に対してループによる排他フラグ４１の監視を続ける。

【0046】

ステップＳ３では、「排他フラグ取得」が行われる。すなわち、第１コア２３及び第２コア２５の一方は、ＲＡＭ３１の共有領域６３内の排他フラグ４１の取得を行う。この取得により、第１コア２３及び第２コア２５の他方は、排他フラグ４１の取得が不能となる。

【0047】

図４の例では、第２コア２５が排他フラグ４１の取得を行い、ステップＳ２で説明したように第１コア２３が排他フラグ４１を取得不能となる。

【0048】

こうしてステップＳ３が完了してステップＳ４へ移行する。

【0049】

ステップＳ４では、「ＮＡＮＤフラッシュへのアクセス」が行われる。すなわち、排他フラグ４１を取得した第１コア２３及び第２コア２５の一方は、ＮＡＮＤコントローラー２７（図１）を介してＮＡＮＤフラッシュ２９にアクセスする。これにより、第１コア２３及び第２コア２５の一方は、ＮＡＮＤフラッシュ２９に対するデータの読み書きを行うことができる。図４の例では、第２コア２５がＮＡＮＤフラッシュ２９にアクセスしてデータの読み書きを行うことになる。

【0050】

こうしてステップＳ４が完了してステップＳ５へ移行する。

【0051】

ステップＳ５では、「排他フラグの開放」を行う。第１コア２３及び第２コア２５の一方は、ＮＡＮＤフラッシュ２９へのアクセスが終了するとＲＡＭ３１の共有領域６３内の排他フラグ４１を開放する。これにより、第１コア２３及び第２コア２５の他方が排他フラグ４１を取得できるようになる。図４の例では、ビジーウェイト状態であった第１コア２３が排他フラグ４１を取得可能となる。
［実施例１の効果］
本実施例のメモリー排他制御システム３９は、異なる演算処理が可能な第１コア２３及び第２コア２５と、第１コア２３及び第２コア２５からアクセス可能な共有領域６３を有するＲＡＭ３１と、第１コア２３及び第２コア２５の内の何れか一つがアクセス可能なＮＡＮＤフラッシュ２９とを備え、ＲＡＭ３１が共有領域６３に第１コア２３及び第２コア２５の何れか一方が取得すると同他方から取得不能となる排他フラグ４１を保持し、排他フラグ４１を取得した第１コア２３及び第２コア２５の何れか一方のみがＮＡＮＤフラッシュ２９にアクセスする。

【0052】

従って、本実施例では、複数のコアが同時にアクセスできないＮＡＮＤフラッシュ２９に対する排他制御を簡単且つ確実に行うことが可能となる。これにより、ＮＡＮＤフラッシュ２９を効率良く使用でき、各コアの待ち時間等も減少することができる。

【実施例2】

【0053】

図６は、画像形成装置に適用されるメモリー排他制御システムを示すブロックである。なお、本実施例は、上記実施例１と基本構成が共通するため、対応する構成部分に同符号又は同符号にＡを付加したものを用いて重複した説明を省略する。

【0054】

本実施例のメモリー排他制御システム３９Ａは、パネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５の起動時の排他制御を軽減するものである。

【0055】

このメモリー排他制御システム３９Ａでは、画像形成装置１のシステム起動時に、第１コア２３ＡがＮＡＮＤフラッシュ２９内等のプログラムを実行してブートローダー６９を構成する。

【0056】

ブートローダー６９は、パネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５を起動するブート処理を行うものである。ブートローダー６９は、ＮＡＮＤフラッシュ２９に対する制御を行うデバイスドライバー７１を備える。

【0057】

このデバイスドライバー７１を通じ、ブートローダー６９は、パネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５の起動に必要なパネル起動用プログラム及びメイン起動用プログラムをＮＡＮＤフラッシュ２９からＲＡＭ３１上に読み込む。このとき、ブートローダー６９は、パネルアプリ４５もパネル起動用プログラムと共にＲＡＭ３１上に読み込む。このパネルアプリ４５の読み込みの概念図を図７に示す。

【0058】

なお、パネル起動用プログラムは、パネルカーネルプログラム及びパネルデバイスツリープログラム等であり、メイン起動用プログラムは、メインカーネルプログラム及びメインデバイスツリープログラム等である（図９参照）。

【0059】

ブートローダー６９は、第１コア２３Ａ及び第２コア２５に対し、読み込んだパネル起動用プログラム及びメイン起動用プログラムによってパネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５の起動を行わせる。

【0060】

この起動としては、第１コア２３Ａ及び第２コア２５がパネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５の初期化を行ってからパネルアプリ４５及びメインアプリ５３の読み込みを行う。パネルアプリ４５は、ＲＡＭ３１上から読み込まれ、メインアプリ５３は、ＮＡＮＤフラッシュ２９から読み込まれる。

【0061】

図８は、ＲＡＭ及びＮＡＮＤフラッシュに対する読み込みを示す概念図である。

【0062】

第１コア２３Ａは、起動したパネルコントローラーＯＳ４７によりＲＡＭ３１に対するデバイスドライバー４９Ａを備え、ＲＡＭ３１をパネルアプリ４５のＲＡＭディスクとして使用する。

【0063】

具体的には、第１コア２３Ａは、デバイスドライバー４９Ａの制御を通じ、ＲＡＭ３１内のパネルアプリ４５を同ＲＡＭ３１のパネルＯＳＨｅａｐ７３上に読み込んで実行する。これにより、パネルアプリ４５の読み込みに際してＮＡＮＤフラッシュ２９へのアクセスを省略できる。

【0064】

すなわち、パネルコントローラーＯＳ４７でのデマンドページングによるＮＡＮＤアクセスを無くし、メインコントローラＯＳ５５にＮＡＮＤ排他待ちが発生しないようにする。

【0065】

この結果、本実施例では、パネルアプリ４５の読み込みが、第２コア２５でのメインコントローラーＯＳ５５の初期化と並行して行われる（図９参照）。なお、第１コア２３ＡがＮＡＮＤフラッシュ２９へアクセスして書き込みを行うこともあるが、その場合にのみ上述の実施例１と同様に排他制御を行えばよい。

【0066】

第２コア２５は、起動したメインコントローラーＯＳ５５によりＮＡＮＤフラッシュ２９に対するデバイスドライバー５７を備え、ＮＡＮＤフラッシュ２９にアクセスしてメインアプリ５３等の処理に必要なデータをＲＡＭ３１上のメインＯＳＨｅａｐ７５に読み込んで実行する。

【0067】

図９は、図６のブートローダーによるブート処理を示すシーケンス図である。

【0068】

図９のように、第１コア２３Ａ上で実行されたブートローダー６９は、まずメイン起動用プログラムであるメインカーネルプログラム、メインデバイスツリープログラムを順次読み込む（ＳＱ１及びＳＱ２）。

【0069】

次いで、ブートローダー６９は、図７で説明したようにパネルアプリ４５をＲＡＭ３１上に読み込んで保持しておく（ＳＱ３）。

【0070】

次いで、ブートローダー６９は、パネル起動用プログラムであるパネルカーネルプログラム、パネルデバイスツリープログラムを順次読み込む（ＳＱ４及びＳＱ５）。

【0071】

こうしてメイン起動用プログラムとパネル起動用プログラムの読み込みが完了すると、第２コア２５上でメインコントローラーＯＳ５５を起動させると共に第１コア２３Ａ上でパネルコントローラーＯＳ４７にジャンプして起動させる（ＳＱ６及びＳＱ７）。

【0072】

これにより、第１コア２３Ａは、パネルコントローラーＯＳ４７の初期化を行い、第２コア２５は、メインコントローラーＯＳ５５の初期化を行う（ＳＱ８及びＳＱ９）。

【0073】

パネルコントローラー３５の初期化後は、上述のようにメインコントローラーＯＳ５５の初期化と並列して、第１コア２３ＡがＲＡＭ３１内のパネルアプリ４５をＲＡＭ３１のパネルＯＳＨｅａｐ７３上に読み込んで実行する（図８参照）。

【0074】

一方、第２コア２５は、メインコントローラーＯＳ５５の初期化後に上述のようにＮＡＮＤフラッシュ２９にアクセスしてメインアプリ５３をＲＡＭ３１上に読み込んで実行する（ＳＱ１０及び図８参照）。
［実施例２の効果］
本実施例のメモリー排他制御システム３９では、第１コア２３ＡがＮＡＮＤフラッシュ２９へアクセスし、必要なデータ（パネル起動用プログラム）を読み込んで処理を実行すると共に処理とは分離した他の処理に必要なデータ（パネルアプリ４５）を読み込んでＲＡＭ３１に保持させる。

【0075】

このため、本実施例では、第２コア２５がＮＡＮＤフラッシュ２９へアクセスしている間も、第１コア２３ＡがＲＡＭ３１内に保持したデータによって処理を実行することができる。

【0076】

結果として、本実施例では、第１コア２３Ａ及び第２コア２５のＮＡＮＤフラッシュ２９へのアクセスに対する排他制御を軽減することができる。同時に、より効率良くＮＡＮＤフラッシュ２９を使用でき、各コアの待ち時間等も減少することができる。

【0077】

本実施例のメモリー排他制御システム３９では、第１コア２３Ａがブートローダー６９として機能してＮＡＮＤフラッシュ２９へアクセスし、パネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５に必要なパネル側及びメイン起動用プログラムを読み込んで起動処理を実行すると共に起動処理とは分離した処理に必要なパネルアプリ４５を読み込んでＲＡＭ３１に保持させる。

【0078】

このため、本実施例では、パネルコントローラーＯＳ４７及びメインコントローラーＯＳ５５の起動処理においても、排他制御を軽減、より効率の良いＮＡＮＤフラッシュ２９の使用並びに各コアの待ち時間の減少を図ることができ、且つ起動時間の短縮効果もある。

【0079】

特に、本実施例では、パネルアプリ４５のＲＡＭ３１からの読み込みを、第２コア２５によるメインコントローラーＯＳ５５の初期化と並行して行うことができるので、より確実に排他制御を軽減、効率の良いＮＡＮＤフラッシュ２９の使用、各コアの待ち時間等の減少、並びに起動時間の短縮を図ることが可能となる。

【0080】

その他、本実施例においても、上記実施例１と同様の作用効果を奏することができる。
［変形例］
図９のシーケンスは、図１０のように変更することも可能である。図１０は、変形例に係るブートローダーによるブート処理を示すシーケンス図である。

【0081】

本変形例では、図１０のように、パネルアプリ４５及びパネル起動用プログラムの読み込みに並行してメインコントローラーＯＳ５５の初期化を行わせる。

【0082】

すなわち、メイン起動用プログラムであるメインカーネルプログラム、メインデバイスツリープログラムを順次読み込むと（ＳＱ１及びＳＱ２）、メインコントローラーＯＳ５５の起動を行う（ＳＱ６）。

【0083】

第２コア２５上でメインコントローラーＯＳ５５の初期化が行われると（ＳＱ９）、これと並行してパネルアプリ４５及びパネル起動用プログラムの読み込みが行われる（ＳＱ３〜ＳＱ５）。

【0084】

メインコントローラーＯＳ５５の初期化は、カーネル、各デバイスドライバーの初期化処理が多く実行されるため、ＮＡＮＤフラッシュ２９にアクセスしていない非アクセス時間も多く存在する。

【0085】

この非アクセス時間を利用して、第１コア２３Ａ上のブートローダー６９は、パネルアプリ４５及びパネル起動用プログラムをＮＡＮＤフラッシュ２９から効率的に読み込むことができる。

【0086】

この際、ブートローダー６９とメインコントローラーＯＳ５５との間は、上記実施例１と同様のＮＡＮＤフラッシュ２９のアクセスに対する排他制御を行うことになる。

【0087】

こうしてメインコントローラーＯＳ５５の初期化が完了すると、第２コア２５は、メインアプリ５３の読み込みを行う（ＳＱ１０）。一方、第１コア２３は、パネルコントローラーＯＳ４７にジャンプして起動させ（ＳＱ７）、パネルコントローラーＯＳ４７の初期化を行う（ＳＱ８）。

【0088】

かかる変形例では、第１コア２３Ａがブートローダー６９によりメインコントローラーＯＳ５５及びパネルコントローラーＯＳ４７の起動用プログラムを順次読み込んで起動処理を行わせ、第２コア２５が少なくとも第１コア２３ＡでのパネルコントローラーＯＳ４７の起動用プログラムの読み込みに並行してメインコントローラーＯＳ５５の起動処理を行う。

【0089】

従って、全てのプログラムを読み込んだ後にメイン及びパネル双方のＯＳ４７及び５５を起動する場合と比較して、メインコントローラＯＳ５５の起動待ちによる時間のロスを無くすことができる。

【0090】

すなわち、変形例では、メインコントローラーＯＳ５５の起動処理、特に初期化のための非アクセス時間を利用して、第１コア２３Ａ上のブートローダー６９がパネル起動用プログラムをＮＡＮＤフラッシュ２９から効率的に読み込むことができる。

【0091】

その他、変形例においても、上記実施例２と同様の作用効果を奏することができる。
［その他］
実施例２では、パネルアプリ４５をＲＡＭ３１上に予め読み込んでいたが、これを省略して実施例１と同様にしてブートローダー６９とメインコントローラーＯＳ５５の起動処理とを並列して行うことも可能である。

【0092】

また、上記実施例では、プロセッサー１３を、単一のマルチコアプロセッサーとしていたが、例えば複数のシングルコアプロセッサーやマルチコアプロセッサーを適宜組み合わせた構成とすることも可能である。

【符号の説明】

【0093】

１ 画像形成装置
３ 画像形成部
５ パネル表示部
２３ 第１コア（演算部）
２５ 第２コア（演算部）
２９ フラッシュメモリー（第２メモリー）
３１ ＲＡＭ（第１メモリー）
４１ 排他フラグ
４７ パネルコントローラーオペレーティングシステム（第１オペレーティングシステム）
５５ メインコントローラーオペレーティングシステム（第２オペレーティングシステム）
６３ 共有領域
６９ ブートローダー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】