特許 6019937 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6019937

(24)【登録日】2016年10月14日

(45)【発行日】2016年11月2日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/84 20060101AFI20161020BHJP

   H01L 21/3063 20060101ALI20161020BHJP

【ＦＩ】

   H01L29/84 B

   H01L29/84 A

   H01L21/306 L

【請求項の数】4

【全頁数】12

(21)【出願番号】特願2012-189352(P2012-189352)

(22)【出願日】2012年8月30日

(65)【公開番号】特開2014-49512(P2014-49512A)

(43)【公開日】2014年3月17日

【審査請求日】2015年2月13日

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001472

【氏名又は名称】特許業務法人かいせい特許事務所

(72)【発明者】

【氏名】有吉 博海

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開平１０−１３５４８４（ＪＰ，Ａ）

【文献】 特開平０７−０８６６１９（ＪＰ，Ａ）

【文献】 特開２００３−０６９０４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８４

Ｈ０１Ｌ ２１／３０６３

(57)【特許請求の範囲】

【請求項1】

電気化学エッチングにより薄肉状に形成されたダイヤフラム（２３）と、動作用電源端子（７）に印加された動作用電源に基づいて動作すると共に前記ダイヤフラム（２３）に印加された物理量を検出するセンシング部（１３）と、が半導体基板（１１）に形成されてなる半導体装置の製造方法であって、
前記半導体基板（１１）に逆流防止用のダイオード素子（１７）をＣＭＯＳ工程によって形成する工程と、
前記半導体基板（１１）に抵抗素子（１６）を形成する工程と、
前記半導体基板（１１）のうち前記ダイヤフラム（２３）が形成される部分に外部から前記抵抗素子（１６）を介してエッチング用電源を供給するための第１通電経路（１４）を形成する工程と、
前記半導体基板（１１）のうち前記ダイヤフラム（２３）が形成される部分と前記動作用電源端子（７）とを電気的に接続するための第２通電経路（１５）を形成する工程と、
前記第１通電経路（１４）及び前記第２通電経路（１５）を形成した後、前記第１通電経路（１４）から前記抵抗素子（１６）を介して前記半導体基板（１１）のうち前記ダイヤフラム（２３）となる部分に前記エッチング用電源を供給し、前記半導体基板（１１）に前記電気化学エッチングを行うことにより前記ダイヤフラム（２３）を形成する工程と、
を含んでいることを特徴とする半導体装置の製造方法。

【請求項2】

前記ダイヤフラム（２３）を形成する工程の後、前記抵抗素子（１６）を断線する工程
を含んでいることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

前記抵抗素子（１６）を形成する工程では、前記抵抗素子（１６）として、薄膜ヒューズ抵抗もしくはＡｌ配線のいずれかを形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。

【請求項4】

前記半導体基板（１１）を用意する工程では、前記半導体基板（１１）として第１導電型のものを用意し、
前記ダイオード素子（１７）を形成する工程では、前記半導体基板（１１）の表層部に第２導電型のソース領域（２９）と第２導電型のドレイン領域（３０）とを形成し、これらソース領域（２９）及びドレイン領域（３０）の間のチャネル領域（３２）の上方にゲート電極（３１）を形成することにより、前記ゲート電極（３１）の印加電圧に基づいて前記チャネル領域（３２）に形成されるチャネルが制御されるＭＯＳ構造のダイオード素子（１７）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電気化学エッチングにより形成された薄肉部を有する半導体装置の製造方法に関する。

【背景技術】

【0002】

従来より、薄肉部すなわちダイヤフラムを有する半導体センサとして、例えばピエゾ抵抗式の圧力センサや加速度センサ等が知られている。検出精度に影響するダイヤフラムの厚さを精度良く制御するため、ダイヤフラムは半導体ウェハに対する電気化学エッチング工程により形成されることが、例えば特許文献１に提案されている。

【0003】

ここで、特許文献１では、二つの逆流防止用のダイオードが備えられた半導体装置の構成が提案されている。一方のダイオードは電気化学エッチング時の逆流防止ダイオードであり、他方のダイオードは回路動作時の逆流防止ダイオードである。これらのダイオードは、Ｐ型の半導体基板の上にＮ型のエピタキシャル層が形成されて構成されたウェハの表面近傍を電流が流れるように、横方向ＰＮＰトランジスタ構造として形成されている。

【0004】

また、半導体基板とエピタキシャル層との界面部には高濃度のｎ形埋込層が予め形成されている。これは、製造プロセスにおいて各ダイオードがバイポーラ工程によって形成されているからである。埋込層は、電気化学エッチング工程においてウェハにバイアスが印加されたとき、エピタキシャル層のうちのダイオード領域から半導体基板側に流れるリーク電流を阻止する役割を果たす。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第３５６４８９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

近年、半導体センサは高精度化、高機能化、高集積化に伴い、デジタル信号処理の１チップ集積化センサが主流になりつつある。このため、半導体センサを製造するに際し、バイポーラ工程ではなくＣＭＯＳ工程の製造プロセスによりデバイスを形成することが行われ始めている。

【0007】

ここで、特許文献１で提案されている半導体センサは、バイボーラ工程に電気化学エッチング工程を追加して製造されるため、高機能化や高集積化は困難である。そこで、半導体センサの高機能化や高集積化のためにＣＭＯＳ工程に電気化学エッチング工程を追加することが考えられる。

【0008】

しかし、ＣＭＯＳ工程で形成されたダイオード構造は、例えばＰ型の半導体基板の表層部にＮ型のウェル領域が形成されていると共にウェル領域の表層部にＰＮ領域が形成された構造であり、ＣＭＯＳ工程で用いる半導体基板に埋込層は設けられていない。このため、ＣＭＯＳ工程で形成されたダイオードを順方向で使用する場合は半導体基板の厚さ方向に形成された寄生ＰＮＰトランジスタを介してウェル領域から半導体基板へリーク電流が発生してしまう。

【0009】

通常、電気化学エッチング処理では、例えばＰ型の半導体基板と半導体基板の表層部に形成されたＮ型のウェル領域とのＰＮ接合部分に形成される空乏層まで半導体基板がエッチングされると、エッチング液とＮ型のウェル領域とに電位差が生じる。これにより、エッチング液内に電流が流れ、エッチングが停止する。

【0010】

しかし、ＣＭＯＳ工程で半導体基板にダイオード構造が形成された場合、電気化学エッチング時の逆流防止ダイオードは電気化学エッチング工程において順方向で使用することになる。このため、上述のリーク電流の影響により、エッチングが終了していなくてもエッチング液に電流が流れてしまうため、バイボーラ工程のように正常な電気化学エッチングができない。したがって、ダイヤフラムの厚さの精度が悪くなり、高精度な半導体センサが実現できないという問題があった。

【0011】

本発明は上記点に鑑み、ＣＭＯＳ工程で形成されたダイオードを備えた構成であっても、電気化学エッチングによって形成された高精度なダイヤフラムを備えた半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0012】

上記目的を達成するため、請求項１に記載の発明では、電気化学エッチングにより薄肉状に形成されたダイヤフラム（２３）と、動作用電源端子（７）に印加された動作用電源に基づいて動作すると共にダイヤフラム（２３）に印加された物理量を検出するセンシング部（１３）と、が半導体基板（１１）に形成されてなる半導体装置の製造方法であって、以下の点を特徴としている。

【0013】

すなわち、半導体基板（１１）に逆流防止用のダイオード素子（１７）をＣＭＯＳ工程によって形成し、半導体基板（１１）に抵抗素子（１６）を形成する。続いて、半導体基板（１１）のうちダイヤフラム（２３）が形成される部分に外部から抵抗素子（１６）を介してエッチング用電源を供給するための第１通電経路（１４）を形成する。また、半導体基板（１１）のうちダイヤフラム（２３）が形成される部分と動作用電源端子（７）とを電気的に接続するための第２通電経路（１５）を形成する。

【0014】

そして、第１通電経路（１４）及び第２通電経路（１５）を形成した後、第１通電経路（１４）から抵抗素子（１６）を介して半導体基板（１１）のうちダイヤフラム（２３）となる部分にエッチング用電源を供給し、半導体基板（１１）に電気化学エッチングを行うことによりダイヤフラム（２３）を形成することを特徴とする。

【0015】

これによると、電気化学エッチング時に外部からエッチング用電源が第１通電経路（１４）及び抵抗素子（１６）を介して半導体基板（１１）に供給されたとしても、抵抗素子（１６）の構造に起因した寄生トランジスタは半導体基板（１１）に発生しない。また、ダイオード素子（１７）がＣＭＯＳ工程で形成されていたとしても、電気化学エッチング時は逆流防止用として動作するため順方向では動作しない。

【0016】

以上により、ＣＭＯＳ工程で形成されたダイオード素子（１７）を備えた構成であっても、電気化学エッチング時にダイオード素子（１７）の構造から半導体基板（１１）へのリーク電流を阻止することができる。また、電気化学エッチング時に当該リーク電流が半導体基板（１１）に流れないので、高精度なダイヤフラム（２３）が形成された構造を得ることができる。

【0020】

なお、この欄及び特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

【図面の簡単な説明】

【0021】

【図1】本発明の第１実施形態に係る半導体装置の全体構成を示した図である。

【図2】図１の半導体センサ部が形成された半導体基板の断面図である。

【図3】図１のダイオード素子の断面構造と等価回路を示した図である。

【図4】図１の半導体装置の一製造工程を示した図である。

【図5】本発明の第３実施形態に係る半導体センサ部の回路構成を示した図である。

【図6】本発明の第４実施形態に係る半導体センサ部の回路構成を示した図である。

【図7】図６の半導体センサ部が形成された半導体基板の断面図である。

【発明を実施するための形態】

【0022】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＰ−型、Ｐ＋型は本発明の第１導電型に対応し、Ｎ−型、Ｎ＋型は本発明の第２導電型に対応している。

【0023】

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態に係る半導体装置は、物理量として例えば圧力媒体の圧力を検出する半導体ピエゾ抵抗式圧力センサとして構成されたものである。

【0024】

図１に示されるように、半導体装置は、半導体センサ部１と、演算増幅器２（Ａｍｐ）と、アナログデジタル変換回路３（ＡＤＣ）と、デジタル補正演算回路４と、メモリ５（ＲＯＭ）と、出力インターフェース６と、を備えて構成されている。また、半導体装置は、外部との電気的接続のため、動作用電源端子７（Ｖｃｃ）と、ピエゾ抵抗島電位端子８（ＶＮ＋）と、電気化学エッチング用電源端子９（Ｖｉｎ）と、出力端子１０（Ｖｏｕｔ）と、を備えている。これらは、図２に示された半導体基板１１に形成されている。

【0025】

半導体センサ部１は、圧力媒体の圧力を検出するように構成されている。具体的に、半導体センサ部１は、図１に示されるように定電流源１２と、センシング部１３と、第１通電経路１４と、第２通電経路１５と、抵抗素子１６と、ダイオード素子１７と、を備えている。言い換えると、半導体基板１１はこれらの構成要素を備えていると言える。

【0026】

定電流源１２は、動作用電源端子７に印加された動作用電源に基づいて一定電流を生成する回路部である。この定電流源１２は、動作用電源端子７とセンシング部１３との間の経路に設けられている。

【0027】

センシング部１３は、定電流源１２から供給される一定電流に基づいて圧力を検出すると共に、検出した圧力に応じた信号を出力するように構成された回路部である。センシング部１３は、４つのピエゾ抵抗１８が四角形に接続されて構成されたホイートストンブリッジ回路を備えている。ホイートストンブリッジ回路の一方の一対の対角点は定電流源１２と基準電位（ＧＮＤ）とにそれぞれ接続されている。また、ブリッジ回路の他方の一対の対角点から物理量に応じた信号が出力される。

【0028】

図２に示されるように、センシング部１３はＰ−型の半導体基板１１に形成されている。半導体基板１１の一面１９側の表層部にはＮ−型のピエゾ抵抗島２０が形成されている。ピエゾ抵抗島２０はウェル領域である。また、半導体基板１１の他面２１側は電気化学エッチングされたことにより凹部２２が形成され、ピエゾ抵抗島２０の一部が凹部２２から露出している。この凹部２２から露出するピエゾ抵抗島２０が薄肉状のダイヤフラム２３となっている。

【0029】

そして、ピエゾ抵抗島２０の表層部であってダイヤフラム２３とピエゾ抵抗島２０との接続部分に４つのＰ＋型のピエゾ抵抗１８がそれぞれ離間して形成されている。各ピエゾ抵抗１８は、半導体基板１１の一面１９側に形成された図示しない配線により電気的に接続されている。

【0030】

さらに、ピエゾ抵抗島２０の表層部にはピエゾ抵抗１８に離間してＮ＋型の最高電位領域２４が形成されている。最高電位領域２４はピエゾ抵抗島電位端子８に電気的に接続されており、半導体センサ部１の通常動作時に最高電位となるようにピエゾ抵抗島電位端子８を介して所定の電圧が印加される。なお、図１には最高電位領域２４が示されていると共に、ピエゾ抵抗島２０の範囲が破線で示されている。

【0031】

第１通電経路１４は、電気化学エッチング用電源端子９と最高電位領域２４とを繋ぐ配線経路である。具体的には、第１通電経路１４は、半導体基板１１の電気化学エッチング時に半導体基板１１のうちダイヤフラム２３が形成される部分に外部からエッチング用電源を供給するための配線経路である。

【0032】

第２通電経路１５は、動作用電源端子７と最高電位領域２４とを繋ぐ配線経路である。この第２通電経路１５は、動作用電源端子７とホイートストンブリッジ回路とを繋ぐ配線経路とは別経路である。

【0033】

抵抗素子１６は、半導体基板１１の電気化学エッチング時に半導体基板１１のうち最高電位領域２４にエッチング用電源を供給する際に用いられる素子である。抵抗素子１６は第１通電経路１４に設けられており、抵抗素子１６の一端側が第１通電経路１４を介して電気化学エッチング用電源端子９に接続され、他端側が第１通電経路１４を介して半導体基板１１の最高電位領域２４に接続されている。

【0034】

このような抵抗素子１６は、図２に示されるように、半導体基板１１の上に形成された図示しない絶縁膜の上に形成されている。また、本実施形態では、抵抗素子１６として薄膜ヒューズ抵抗が用いられている。薄膜ヒューズ抵抗は、例えばＣｒＳｉやポリシリコン等で形成されている。

【0035】

ダイオード素子１７は、電気化学エッチング時に半導体基板１１に印加されるエッチング用電源に基づいて半導体基板１１から第２通電経路１５を介してセンシング部１３に電流が流れることを阻止するための逆流防止用としての役割を果たすものである。ダイオード素子１７は、図１に示されるように第２通電経路１５に設けられている。

【0036】

また、ダイオード素子１７は、半導体基板１１にＣＭＯＳ工程によって形成されている。図２に示されるように、ダイオード素子１７は、半導体基板１１のピエゾ抵抗島２０の周囲の表層部に形成されたＮ−型のウェル領域２５に形成されている。ウェル領域２５の表層部には、Ｎ＋型領域２６と、Ｎ＋型領域２６に離間すると共にこのＮ＋型領域２６を挟むように形成されたＰ＋型領域２７と、が形成されている。そして、一方のＰ＋型領域２７が第２通電経路１５を介して動作用電源端子７に電気的に接続され、他方のＰ＋型領域２７及びＮ＋型領域２６が第２通電経路１５を介して最高電位領域２４に電気的に接続されている。

【0037】

すなわち、図３に示されるように、ダイオード素子１７はＰＮＰトランジスタとして構成され、このＰＮＰトランジスタがダイオードとして動作する。なお、図３に示されるように、ＣＭＯＳ工程で形成されたダイオード素子１７は順方向に電流を流す動作を行うと、半導体基板１１の厚さ方向に発生した寄生ＰＮＰトランジスタによって少なからずリーク電流ＩＬが流れる。

【0038】

また、図１に示される演算増幅器２は、半導体センサ部１から入力したアナログ信号を所定の増幅率で増幅するための回路部である。演算増幅器２は、例えばオペアンプ等の種々の回路によって構成されている。

【0039】

アナログデジタル変換回路３は、演算増幅器２で増幅されたアナログ信号をデジタル信号に変換して出力する回路部である。また、デジタル補正演算回路４は、メモリ５に予め記憶されたパラメータデータを用いて動作する回路部であり、アナログデジタル変換回路３から入力したデジタル信号に対して所定の補正を行う。

【0040】

出力インターフェース６は、デジタル補正演算回路４で補正されたデジタル信号を出力端子１０を介して外部に出力するためのインターフェース回路である。

【0041】

上記各構成のうち、定電流源１２、抵抗素子１６、ダイオード素子１７、演算増幅器２、アナログデジタル変換回路３、デジタル補正演算回路４、メモリ５、及び出力インターフェース６等の各回路は、半導体基板１１のうちピエゾ抵抗島２０の周囲に形成されている。

【0042】

以上が、本実施形態に係る半導体装置の全体構成である。このような半導体装置の構成において、ダイヤフラム２３に圧力媒体の圧力が印加されると、ダイヤフラム２３が変形するので、ピエゾ抵抗１８も変形する。これにより、ピエゾ抵抗１８の抵抗値が増減し、ホイートストンブリッジ回路の出力電圧が圧力に比例して増加する。この電圧をアナログデジタル変換回路３で増幅し、デジタル補正演算回路４で補正して出力インターフェース６を介して出力する。

【0043】

ここで、回路動作中において最高電位領域２４にはダイオード素子１７を介して動作用電源に基づく電圧が印加されるか、もしくは電気化学エッチング用電源端子９を介して所定の電圧が印加される。これにより、最高電位領域２４は半導体センサ部１において最高電位となる。したがって、ピエゾ抵抗島２０において最高電位領域２４とピエゾ抵抗１８との間にはバイアスが加わることになるので、ピエゾ抵抗１８からの漏れ電流を抑制することができる。

【0044】

次に、半導体装置の製造方法について説明する。まず、Ｐ−型の半導体ウェハを用意する。この半導体ウェハに半導体装置となる部分を多数形成することとなる。続いて、半導体ウェハの表面にレジスト等のマスクを配置し、Ｐ（リン）等のＮ型不純物をイオン注入する。また、半導体ウェハの表面に別のマスクを配置し、Ａｓ（ヒ素）等のＮ型不純物やＢ（ホウ素）等のＰ型不純物をイオン注入する。

【0045】

この後、半導体ウェハを高温処理して不純物を熱拡散することにより、Ｎ−型のウェル領域であるピエゾ抵抗島２０やウェル領域２５等を形成すると共に、Ｐ＋型のピエゾ抵抗１８やＰ＋型領域２７、さらにはＮ＋型の最高電位領域２４及びＮ＋型領域２６を形成する。すなわち、半導体ウェハのうち半導体基板１１となる部分にＣＭＯＳ工程によって逆流防止用のダイオード素子１７を形成する。なお、半導体ウェハの半導体基板１１となる部分に素子等を形成するＣＭＯＳ工程においては、定電流源１２や演算増幅器２等の他の回路部も形成する。

【0046】

この後、半導体ウェハの表面に図示しない絶縁膜を形成する。そして、この絶縁膜の上に抵抗素子１６、第１通電経路１４、第２通電経路１５等の配線を形成する。また、動作用電源端子７、ピエゾ抵抗島電位端子８、電気化学エッチング用電源端子９、及び出力端子１０の各端子を形成する。

【0047】

抵抗素子１６として薄膜ヒューズ抵抗を形成するが、当該薄膜ヒューズ抵抗の抵抗値を小さくする。この理由は、半導体ウェハを電気化学エッチングする際に電気化学エッチングが停止したときに抵抗素子１６に電流が流れ、この電流による抵抗素子１６の電圧降下を抑えるためである。

【0048】

ここで、半導体ウェハのスクライブラインには、電気化学エッチング用電源端子９にエッチング用電源を印加するための配線も形成する。そして、この配線と電気化学エッチング用電源端子９とが繋がるように当該配線を形成する。ここまでの製造プロセスによって、半導体基板１１の一面１９側の構造が全て完成する。

【0049】

続いて、図４に示されるように、半導体ウェハの裏面側に保護膜２８を形成し、半導体ウェハのうちダイヤフラム２３となる部分に対応した領域を開口する。なお、図４では、半導体ウェハに形成された多数の半導体装置のうちの一つを示している。

【0050】

そして、図示しない電源回路の正極端子に半導体ウェハのスクライブラインに形成した配線を接続すると共に当該電源回路の負極端子に図示しない対向電極（ＧＮＤ電極）を接続し、半導体ウェハ及び対向電極を水酸化カリウム等のエッチング液に入れて電気化学エッチングを行う。

【0051】

具体的には、上述の半導体ウェハのスクライブラインに形成した配線を介して各半導体装置の電気化学エッチング用電源端子９にエッチング用電源を供給する。これにより、エッチング用電源に基づく電圧を第１通電経路１４及び抵抗素子１６を介して半導体ウェハに印加する。この状態ではＮ−型のピエゾ抵抗島２０とＰ−型の半導体ウェハは逆バイアスになっている、また、第２通電経路１５は半導体ウェハに接続されているが、第２通電経路１５には逆流防止用のダイオード素子１７を設けているため、電気化学エッチング用電源端子９にエッチング用電源を印加しても第２通電経路１５から定電流源１２側に電流は流れない。

【0052】

一方、半導体ウェハのうちピエゾ抵抗島２０には電圧が印加されるので、ピエゾ抵抗島２０と半導体ウェハとの間のｐｎ接合に空乏層が広がる。この空乏層の広がりがエッチング処理により残すべきダイヤフラム２３の厚みを制御するため、ダイヤフラム２３の厚さを精度よく制御することができる。

【0053】

Ｐ−型の半導体ウェハのエッチングが進み、Ｎ−型のピエゾ抵抗島２０が露出すると逆バイアスの状態がなくなるため、電気化学エッチング用電源端子９からエッチング液内の対向電極に電流が流れ出しエッチング液とＮ−型のピエゾ抵抗島２０に電位差が発生することでエッチングが停止する。

【0054】

この後、半導体ウェハの裏面側の保護膜２８を除去し、スクライブラインに沿ってダイシングカットすることにより個々の半導体装置に分割する。こうして半導体装置が完成する。なお、半導体ウェハに保護膜２８を残しておいても良い。

【0055】

以上説明したように、本実施形態では、ダイオード素子１７がＣＭＯＳ工程で形成されていると共に、抵抗素子１６を介してエッチング用電源が半導体基板１１に供給される構成となっている。そして、ダイヤフラム２３が電気化学エッチングにより形成されていることが特徴となっている。

【0056】

これにより、電気化学エッチング時に外部からエッチング用電源が第１通電経路１４及び抵抗素子１６を介して半導体基板１１に供給されたとしても、抵抗素子１６の構造に起因した寄生トランジスタが半導体基板１１に発生しないようにすることができる。

【0057】

また、ダイオード素子１７はＣＭＯＳ工程で形成されているが、電気化学エッチング時は逆流防止用として動作するため順方向では動作しない。したがって、電気化学エッチング時にダイオード素子１７から半導体基板１１にリーク電流ＩＬが流れることを阻止することができ、ダイヤフラム２３の厚みの精度に影響を及ぼさないようにすることができる。このため、高精度なダイヤフラム２３を形成することができる。

【0058】

なお、実際に半導体装置を動作させると、動作用電源端子７、ダイオード素子１７、抵抗素子１６、電気化学エッチング用電源端子９の経路に流れる電流とダイオード素子１７の寄生ＰＮＰトランジスタで発生するリーク電流ＩＬとの和で大きな電流が流れることになる。しかし、抵抗素子１６の抵抗値を小さくしているため、この電流を抑制することができる。

【0059】

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。本実施形態では、半導体装置において、抵抗素子１６は断線している。断線とは、抵抗素子が物理的に破壊されて電気的導通が遮断された状態である。

【0060】

これにより、センシング部１３が物理量を検出する通常動作時に、動作用電源端子７からダイオード素子１７及び抵抗素子１６を介して電気化学エッチング用電源端子９に流れる電流を阻止することができる。このため、第１通電経路１４に設けられた抵抗素子１６に電流が流れることによって消費電流が増大してしまうことを防止することができる。

【0061】

抵抗素子１６は、電気化学エッチングにより半導体基板１１にダイヤフラム２３を形成した後に断線する。抵抗素子１６を断線する方法としては、レーザを用いたトリミングの方法やピエゾ抵抗島電位端子８と電気化学エッチング用電源端子９との間に大電流を流して抵抗素子１６を破壊する方法等がある。

【0062】

なお、抵抗素子１６の抵抗値を例えば数ｋΩ以上にある程度大きくしても電気化学エッチングでダイヤフラム２３の厚さが精度良く決まるのであれば、抵抗素子１６を断線する必要はない。

【0063】

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。図５に示されるように、第１通電経路１４に設けられた抵抗素子１６としてＡｌ配線（ＡＬ）が設けられている。このＡｌ配線（ＡＬ）は、半導体基板１１の上に図示しない絶縁膜を介して、蒸着やスパッタ等の方法により形成されている。

【0064】

Ａｌ配線は抵抗が非常に小さいので、電圧降下がほとんどないという利点がある。このため、抵抗素子１６で消費される電流を小さくすることができる。また、電気化学エッチング時には、ピエゾ抵抗島２０に高精度な電圧を印加することが可能となる。なお、第２実施形態で説明したように、電気化学エッチング終了後、Ａｌ配線を断線しても良い。

【0065】

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。本実施形態では、図６に示されるように、ダイオード素子１７としてＭＯＳ構造のものを採用している。

【0066】

具体的には、図７に示されるように、ダイオード素子１７は、半導体基板１１の表層部に形成されたＮ＋型のソース領域２９及びＮ＋型のドレイン領域３０と、半導体基板１１の上の図示しないゲート絶縁膜の上に形成されたゲート電極３１と、を備えている。ゲート電極３１はソース領域２９とドレイン領域３０との間のチャネル領域３２の上方に形成されている。

【0067】

このような構成によると、ゲート電極３１への印加電圧に基づいてチャネル領域３２に形成されるチャネルが制御されることでダイオード素子１７に電流が流れるようになっている。すなわち、本実施形態ではダイオード素子１７はＮチャネル型のＭＯＳ構造になっている。

【0068】

このようにダイオード素子１７をＭＯＳ構造とすることにより、ダイオード素子１７を流れる電流はチャネル領域３２に形成されるチャネルすなわち半導体基板１１の一面１９の面方向に沿って流れる。これにより、半導体基板１１の厚さ方向にリーク電流ＩＬが漏れないようにすることができる。

【0069】

ダイオード素子１７を形成する際には、上述のＣＭＯＳ工程により形成することができる。具体的には、半導体ウェハの表層部にＮ型の不純物をイオン注入して熱拡散することによりソース領域２９及びドレイン領域３０を形成する。また、半導体ウェハの所定領域にゲート絶縁膜を形成し、このゲート絶縁膜の上すなわちチャネル領域３２の上方にゲート電極３１を形成する。

【0070】

なお、第２実施形態で説明したように、本実施形態に係る抵抗素子１６を電気化学エッチング終了後に断線しても良いし、抵抗素子１６として第３実施形態で説明したＡｌ配線を用いても良い。

【0071】

（他の実施形態）
上記各実施形態で示された半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、ダイヤフラム２３に設けられたセンシング部１３は圧力を検出する場合に限らず、物理量として例えば加速度を検出するように構成されていても良い。また、半導体装置の用途としては、車両や医療機器等に用いることができる。

【符号の説明】

【0072】

７ 動作用電源端子
１１ 半導体基板
１３ センシング部
１４ 第１通電経路
１５ 第２通電経路
１６ 抵抗素子
１７ ダイオード素子
２３ ダイヤフラム
２９ ソース領域
３０ ドレイン領域
３１ ゲート電極
３２ チャネル領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】