特許第6020488号(P6020488)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6020488
(24)【登録日】2016年10月14日
(45)【発行日】2016年11月2日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 29/78 20060101AFI20161020BHJP
   H01L 29/739 20060101ALI20161020BHJP
   H01L 21/336 20060101ALI20161020BHJP
   H01L 29/41 20060101ALI20161020BHJP
   H01L 29/423 20060101ALI20161020BHJP
   H01L 29/49 20060101ALI20161020BHJP
【FI】
   H01L29/78 652K
   H01L29/78 653C
   H01L29/78 655A
   H01L29/78 658F
   H01L29/44 L
   H01L29/44 S
   H01L29/58 G
【請求項の数】3
【全頁数】16
(21)【出願番号】特願2014-36157(P2014-36157)
(22)【出願日】2014年2月27日
(65)【公開番号】特開2015-162533(P2015-162533A)
(43)【公開日】2015年9月7日
【審査請求日】2015年2月23日
(73)【特許権者】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100100712
【弁理士】
【氏名又は名称】岩▲崎▼ 幸邦
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】川尻 智司
【審査官】 綿引 隆
(56)【参考文献】
【文献】 特開2012−064641(JP,A)
【文献】 特開2011−176249(JP,A)
【文献】 特開2004−327598(JP,A)
【文献】 特開2002−368220(JP,A)
【文献】 特開2002−299619(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H01L 29/423
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
第1導電型の第1半導体領域と、
前記第1半導体領域上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域の上面から延伸して前記第3半導体領域及び前記第2半導体領域を貫通して前記第1半導体領域まで達する溝の底面上及び側面上に一定の膜厚で配置された絶縁膜と、
前記溝の側面上の前記絶縁膜上において、前記第1半導体領域と対向する領域の残余の領域において少なくとも前記第2半導体領域と対向する領域に沿って帯状に配置された制御電極と
前記制御電極と離間して前記溝の底面で前記絶縁膜上に配置された、前記第3半導体領域と同一電位であり、上面が前記制御電極の底面より低い位置にある底面電極と
を備え、前記制御電極の前記溝の底面に対向する下面の面積が、前記制御電極の前記溝の開口部に近い上面の面積よりも狭いことを特徴とする半導体装置。
【請求項2】
前記制御電極の前記溝の底面と平行な断面積が、前記上面と前記下面との間で階段状に変化することを特徴とする請求項に記載の半導体装置。
【請求項3】
前記制御電極の前記溝の底面と平行な断面積が、前記上面から前記下面に向けて連続的に徐々に狭くなることを特徴とする請求項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチゲート型の半導体装置に関する。
【背景技術】
【0002】
大電流のスイッチング動作を行うスイッチング素子(パワー半導体素子)として、パワーMOSFETや絶縁ゲート型バイポーラトランジスタ(IGBT)などが使用されている。これらのスイッチング素子において、半導体基体に形成された溝(トレンチ)内にゲート絶縁膜及びゲート電極を形成したトレンチ型のゲート電極構造(トレンチゲート型)が採用されている。しかし、トレンチゲート型の半導体装置では、ゲート電極とドレイン領域間の容量(ゲート−ドレイン間容量)やゲート電極とコレクタ領域間の容量(ゲート−コレクタ間容量)などのトレンチ底部に生じる帰還容量が大きいためにスイッチング速度が低下し、高周波動作で問題が生じる。
【0003】
このため、例えば、溝の側面上のゲート絶縁膜の膜厚よりも溝の底面上の絶縁膜の膜厚を厚くする方法が提案されている(例えば、特許文献1参照。)。これにより、帰還容量を減少させることができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2003−158268号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、溝の側面上の膜厚を薄く保ったままで溝の底面上においてのみ局所的に絶縁膜を厚く形成することは困難である。このため、溝の内壁に形成された酸化膜を底面において局所的に残存させるエッチングを行い、その後に再度熱酸化によって溝の側面及び底面に酸化膜を形成する工程などが必要である。つまり、溝の内壁が複数回に渡って酸化され、ゲート絶縁膜の製造工程が煩雑になるという問題があった。
【0006】
上記問題点に鑑み、本発明は、帰還容量が低減され且つゲート絶縁膜の製造工程の煩雑さが抑制されたトレンチゲート型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、第1導電型の第1半導体領域と、第1半導体領域上に配置された第2導電型の第2半導体領域と、第2半導体領域上に配置された第1導電型の第3半導体領域と、第3半導体領域の上面から延伸して第3半導体領域及び第2半導体領域を貫通して第1半導体領域まで達する溝の底面上及び側面上に一定の膜厚で配置された絶縁膜と、溝の側面上の絶縁膜上において、第1半導体領域と対向する領域の残余の領域において少なくとも第2半導体領域と対向する領域に沿って帯状に配置された制御電極と、制御電極と離間して溝の底面で絶縁膜上に配置された、第3半導体領域と同一電位であり、上面が制御電極の底面より低い位置にある底面電極とを備え、制御電極の溝の底面に対向する下面の面積が、制御電極の溝の開口部に近い上面の面積よりも狭い半導体装置が提供される。
【発明の効果】
【0008】
本発明によれば、帰還容量が低減され且つゲート絶縁膜の製造工程の煩雑さが抑制されたトレンチゲート型の半導体装置を提供できる。
【図面の簡単な説明】
【0009】
図1】本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。
図2】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その1)。
図3】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その2)。
図4】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その3)。
図5】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その4)。
図6】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その5)。
図7】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その6)。
図8】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その7)。
図9】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その8)。
図10】本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。
図11】本発明の実施形態の変形例に係る半導体装置のゲート電極の構造を示す模式的な平面図である。
図12】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その1)。
図13】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その2)。
図14】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その3)。
図15】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その4)。
図16】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その5)。
図17】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その6)。
図18】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その7)。
図19】本発明の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その8)。
図20】本発明の実施形態の他の変形例に係る半導体装置の構造を示す模式的な断面図である。
図21】本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その1)。
図22】本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その2)。
図23】本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その3)。
図24】本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その4)。
図25】本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その5)。
図26】本発明の実施形態の他の変形例に係る半導体装置の製造方法を説明するための模式的な工程断面図である(その6)。
図27】本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【発明を実施するための形態】
【0010】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0011】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【0012】
本発明の実施形態に係る半導体装置1は、図1に示すように、第1導電型の第1半導体領域10と、第1半導体領域10上に配置された第2導電型の第2半導体領域20と、第2半導体領域20上に配置された第1導電型の第3半導体領域30と、第3半導体領域30の上面から延伸して第3半導体領域30及び第2半導体領域20を貫通して第1半導体領域10まで達する溝の底面上及び側面上に配置された絶縁膜40と、溝の側面上の絶縁膜40上に配置された制御電極50とを備える。
【0013】
第1導電型と第2導電型とは互いに反対導電型である。すなわち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。以下では、第1導電型がn型、第2導電型がp型の場合を例示的に説明する。
【0014】
図1に示した半導体装置1は、絶縁ゲート型バイポーラトランジスタ(IGBT)である。以下では、説明を分かりやすくするため、第1半導体領域10をn型のドリフト領域10、第2半導体領域20をp型のベース領域20、第3半導体領域30をn型のソース領域30、制御電極50をゲート電極50として説明する。
【0015】
ゲート電極50は、溝の側面上の絶縁膜40上において、ドリフト領域10と対向する領域の残余の領域において、少なくともベース領域20と対向する領域に沿って帯状に配置されている。図1に示したゲート電極50は、絶縁膜40のベース領域20及びソース領域30と対向する領域上に配置されている。内部にゲート電極50が配置された溝は、層間絶縁膜70によって埋め込まれている。
【0016】
半導体装置1において、絶縁膜40を介してゲート電極50と対向するベース領域20の表面が、チャネルが形成されるチャネル領域100である。つまり、絶縁膜40のゲート電極50とベース領域20間の領域がゲート絶縁膜である。ソース領域30からドリフト領域10まで溝に沿ってベース領域20にチャネルが形成されるように、ゲート電極50がベース領域20に対向して配置されている。絶縁膜40上においてゲート電極50が帯状に配置されているため、半導体装置1の溝に延伸方向に沿った断面図においては、溝の互いに対向する側面のそれぞれにゲート電極50が離間して配置されている。
【0017】
ドリフト領域10は、p型のコレクタ領域60の一方の主面上に配置されている。なお、ドリフト領域10とコレクタ領域60間に、ドリフト領域10よりも不純物濃度の高いn型のフィールドストップ領域65が配置されている。フィールドストップ領域65によって、オフ時にドリフト領域10の上面から延伸する空乏層がコレクタ領域60に達することが抑制される。コレクタ領域60の他方の主面上には、コレクタ領域60と電気的に接続するコレクタ電極80が配置されている。
【0018】
半導体装置1は、ゲート電極50の上方に配置されてベース領域20及びソース領域30と電気的に接続するソース電極90を更に備える。ソース電極90は層間絶縁膜70上に配置され、層間絶縁膜70に設けた開口部を介してベース領域20とソース領域30とに電気的に接続する。層間絶縁膜70によって、ゲート電極50とソース電極90とは電気的に絶縁されている。
【0019】
また、溝の内部では、溝の底面で絶縁膜40上に底面電極150が配置されている。図1に示すように、底面電極150とゲート電極50とは離間して配置されている。ゲート電極50が配置された溝の底部に底面電極150が配置されることによって、ゲート−コレクタ間の帰還容量が低減される。なお、底面電極150はソース領域30と同電位にすることが好ましい。これにより、ゲート−コレクタ間の帰還容量を更に低減できる。例えば、溝に埋め込まれた層間絶縁膜70に貫通孔を設け、この貫通孔を導電体膜で埋め込んで底面電極150とソース電極90とを電気的に接続する。
【0020】
ここで、半導体装置1の動作について説明する。ソース電極90とコレクタ電極80間に所定のコレクタ電圧を印加し、ソース電極90とゲート電極50間に所定のゲート電圧を印加する。例えば、コレクタ電圧は300V〜1600V程度、ゲート電圧は10V〜20V程度である。このようにして半導体装置1をオン状態にすると、チャネル領域100がp型からn型に反転してチャネルが形成される。形成されたチャネルを通過して、ソース電極90から電子がドリフト領域10に注入される。コレクタ領域60とドリフト領域10との間が順バイアスされ、コレクタ電極80からコレクタ領域60を経由して正孔(ホール)がドリフト領域10、ベース領域20の順に移動する。更に電流を増やしていくと、コレクタ領域60からの正孔が増加し、ベース領域20の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
【0021】
半導体装置1をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低く制御する。例えば、ゲート電圧を、ソース電圧と同じ電位又は負電位となるようにする。これにより、ベース領域20のチャネルが消滅して、ソース電極90からドリフト領域10への電子の注入が停止する。コレクタ電極80の電位がソース電極90よりも高いので、ベース領域20とドリフト領域10との界面から空乏層が広がっていくと共に、ドリフト領域10に蓄積された正孔はソース電極90に抜けていく。以上が半導体装置1の動作である。
【0022】
従来、トレンチゲート型の半導体装置では、ゲート電極50が埋め込まれた溝の底部に生じる帰還容量が大きいために、スイッチング速度が低下する問題があった。しかし、図1に示した半導体装置1では、ゲート電極50はドリフト領域10と対向する領域には配置されずに、チャネル領域100にのみ近接してゲート電極50が配置されている。その結果、ゲート電極50とコレクタ領域60間の帰還容量(ゲート−コレクタ間容量)を低減することができる。
【0023】
更に、半導体装置1では、溝の底部に底面電極150が形成されているために、ゲート−コレクタ間容量が低減される。その結果、半導体装置1のスイッチング時間を更に短縮することができる。
【0024】
ところで、内部にゲート電極50が配置される溝の幅Wが一定程度以下では広いほど、半導体装置1のオン電圧が低下し、且つ耐圧が向上する。これは、以下の理由による。
【0025】
半導体装置1がオンすると、チャネル領域100に形成されたチャネルを通過して、ソース電極90から溝の側面に沿って主に移動してきた電子がドリフト領域10に注入される。溝の幅Wは例えば3μm〜20μm程度である。一方、溝底面の下方でのドリフト領域10の厚みは例えば30μm〜180μmであり、溝の幅Wよりも十分に広い。このため、溝の幅Wが広くなったとしても、溝に沿って移動した電子は、溝よりも深い領域においてドリフト領域10で拡散する。これにより、溝間領域直下のコレクタ領域60とドリフト領域10の界面だけでなく、それよりも広い範囲でコレクタ領域60とドリフト領域10の界面が順バイアスとなり、正孔がコレクタ領域60からドリフト領域10に移動する。
【0026】
コレクタ領域60から移動してきた正孔は溝の底面によってその移動が妨げられ、溝の底面近傍のドリフト領域10内に正孔が蓄積され、伝導度変調が生じる。溝の幅Wが広いほど溝の底面近傍のドリフト領域10内で正孔が蓄積されやすい。このため、ソース電極90へ移動する正孔が少なくなり、オン電圧が低下する。
【0027】
また、半導体装置1をオン状態からオフ状態にすると、ベース領域20とのPN接合界面側からだけでなく、溝の底面周辺からもドリフト領域10内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一であったり狭い場合には、耐圧が低下する。溝の幅Wが狭い場合には、電界集中点である溝の底面の両端部が近いために、溝の底面の直下において空乏層が良好に一様且つ広範囲に広がらない。しかし、溝の幅Wが広い場合には、溝の底面の両端部が離れているために、端部間の溝の底面の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝の幅Wが広い半導体装置1では、耐圧が向上する。なお、溝の深さDは一般的に5μm程度であるため、溝の幅Wを広くした結果、溝の幅Wが溝の深さDよりも大きい場合が生じる。
【0028】
一方、溝の幅Wが広い場合には、ゲート−コレクタ間の帰還容量は増加する傾向にある。しかし、半導体装置1ではゲート電極50の下方に底面電極150を用いた容量部が配置されることにより、ゲート−コレクタ間の帰還容量を低減することができる。
【0029】
以上に説明したように、本発明の実施形態に係る半導体装置1では、溝の側面のドリフト領域10と対向する領域の残余の領域においてゲート電極50がベース領域20と対向している。ドリフト領域10と対向する領域にゲート電極50が配置されていないため、ゲート−コレクタ間の帰還容量を低減することができる。その結果、半導体装置1のスイッチング速度が向上する。
【0030】
また、半導体装置1では、ソース領域30と同電位の底面電極150が、溝の底部でゲート電極50の下方に配置されている。このため、ゲート−コレクタ間容量を更に低減することができる。
【0031】
なお、ゲート電極50の底面の位置とベース領域20の底面の位置とが同一平面で完全に一致していなくても、半導体装置1は動作可能であり、且つ、ゲート−コレクタ間容量は低減される。例えば、製造誤差などによりゲート電極50の端部がドリフト領域10と多少対向する場合でも、ゲート−コレクタ間容量を十分に減少させることができる。また、半導体装置1が動作する範囲でゲート電極50の端部でベース領域20と重ならない領域が若干生じても問題ない。このように、本発明の実施形態に係る半導体装置1においては、ゲート電極50の底面の位置がベース領域20の底面の位置と一致しているとは、ゲート電極50とベース領域20の底面の位置が完全に一致している場合はもちろん、略一致している場合をも含む概念である。
【0032】
図2図9を参照して、本発明の実施形態に係る半導体装置1の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることはもちろんである。
【0033】
図2に示すように、p-型のコレクタ領域60とn+型のフィールドストップ領域65の積層体上に形成されたn-型のドリフト領域10上に、不純物拡散法又はエピタキシャル成長法によってp-型のベース領域20を形成する。例えば不純物拡散法によれば、ドリフト領域10の上面からイオン注入法によってp型不純物をドリフト領域10に注入した後、アニール処理による拡散を行って、ベース領域20が実質的に一様の厚みで形成される。ベース領域20中のp型不純物は例えばボロン(B)である。次いで、図3に示すように、ベース領域20の上面の一部に、例えばイオン注入法と拡散を用いてn+型のソース領域30を形成する。
【0034】
その後、図4に示すように、フォトリソグラフィ技術とエッチング技術により、ソース領域30の上面から延伸してソース領域30とベース領域20を貫通し、ドリフト領域10に先端が到達する溝200を形成する。溝200の底面は、ほぼ平坦である。
【0035】
その後、図5に示すように、溝200の内壁面上に絶縁膜40を形成する。これにより、溝200の側面上及び底面上に絶縁膜40が配置される。例えば、絶縁膜40として、酸化シリコン(SiO2)膜を熱酸化法で形成する。絶縁膜40の膜厚は、例えば100nm〜300nm程度である。絶縁膜40の膜厚は、溝200の側面上と底面上とで実質的に一様である。
【0036】
絶縁膜40を形成後、不純物を添加したポリシリコン膜500を全面に形成する。これにより、図6に示すように、溝200の内部で絶縁膜40上にポリシリコン膜500が配置される。このとき、図6に示すように、溝200の内部はポリシリコン膜500によって埋め込まれず、ポリシリコン膜500は溝200の壁面に沿って形成される。
【0037】
次いで、図7に示すように、ゲート電極50が形成される溝側面と底面電極150が形成される溝底面のポリシリコン膜500の表面に、フォトリソグラフィ技術やエッチング技術などを用いてマスク510を形成する。図7に示すように、溝側面に配置されたマスク510aと溝底面に形成されたマスク510bの間には隙間が設けられている。例えば、マスク510aには酸化膜などが使用され、マスク510bにはフォトレジスト膜などが使用される。
【0038】
図7に示したマスク510をエッチング用マスクに用いて、等方性エッチングによってポリシリコン膜500をエッチングする。このとき、マスク510aとマスク510bとの隙間から進入するエッチング種によって、溝200の側面に配置されたポリシリコン膜500が下方からエッチングされる。エッチング種の種類や流量比、圧力、エッチング時間などのエッチング工程のパラメータを適切に設定することにより、溝200の側面に形成されたポリシリコン膜500の下方からのエッチング量を制御できる。これにより、図8に示すように、ポリシリコン膜500の底面の位置がベース領域20の底面の位置と一致するまでポリシリコン膜500のエッチングを行う。以上により、ポリシリコンからなるゲート電極50が形成される。このとき、ポリシリコン膜500のマスク510bによってマスクされた領域が、底面電極150として溝200の底面に残存する。このようにゲート電極50と底面電極150とは同一工程で形成され、ゲート電極50の材料と底面電極150の材料が同じである。
【0039】
マスク510を除去した後、図9に示すように、溝200を埋め込むようにして全面に層間絶縁膜70を形成する。その後、ソース領域30とベース領域20に接続するソース電極90を層間絶縁膜70上に形成する。例えば、層間絶縁膜70の一部に開口部を設けてソース領域30とベース領域20の表面を露出させ、この開口部を埋め込むようにソース電極90を形成する。更に、コレクタ領域60の裏面上にコレクタ電極80を形成して、図1に示した半導体装置1が完成する。
【0040】
以上に説明したように、本発明の実施形態に係る半導体装置1の製造方法によれば、溝の側面上の絶縁膜40上に、ドリフト領域10と対向する領域を除いて、チャネルが形成される領域に沿って帯状にゲート電極50が形成される。その結果、ゲート−コレクタ間容量が低減されて半導体装置1のスイッチング速度が向上する。
【0041】
また、上記に説明した製造方法では、溝の内壁面上での絶縁膜の形成は、ゲート絶縁膜を構成する絶縁膜40の形成の1回である。これに対し、溝の底面上の絶縁膜の膜厚を側面上の絶縁膜の膜厚よりも厚く形成することでゲート−コレクタ間容量を低減する比較例の半導体装置では、以下のようにゲート絶縁膜の製造工程が煩雑である。例えば、この比較例の半導体装置の製造方法では、溝の内壁面上の全体に酸化膜を形成した後に側面上の酸化膜をエッチング除去し、その後に再度溝の側面上及び底面上に酸化膜を形成する。したがって、上記に説明した半導体装置1の製造方法によれば、比較例の半導体装置と比べてゲート絶縁膜の製造が容易である。
【0042】
以上に説明したように、本発明の実施形態に係る半導体装置の製造方法によれば、ゲート−コレクタ間の帰還容量が低減され且つゲート絶縁膜の製造工程の煩雑さが抑制されたトレンチゲート型の半導体装置1を製造できる。
【0043】
なお、上記ではゲート電極50と底面電極150とが同一工程で形成され、ゲート電極50の材料と底面電極150の材料が同じである場合を例示的に説明した。しかし、ゲート電極50と底面電極150を異なる工程で形成してもよい。この場合には、ゲート電極50の材料と底面電極150の材料が異なっていてもよい。
【0044】
<変形例>
図10に、本発明の実施形態に係る半導体装置1の変形例を示す。図10に示した半導体装置1では、ゲート電極50の溝の底面に近い下部の幅t2が、溝の開口部に近い上部の幅t1よりも狭い。ここで、幅t1及び幅t2は、溝側面の面法線方向のゲート電極50の厚みである。したがって、図10に示した半導体装置1では、図11に平面図を示すように、ゲート電極50の溝の底面に対向する下面の面積S2が、ゲート電極50の溝の開口部に近い上面の面積S1よりも狭い。
【0045】
図10に示した半導体装置1においては、t1>t2とすることにより、ゲート電極50のコレクタ領域60と対向する領域(ゲート電極50の下面)の面積が小さくなり、ゲート−コレクタ間容量を更に削減できる。例えば、幅t1を1000nm程度とし、幅t2を500nm程度とする。
【0046】
なお、ゲート電極50の全体の幅を狭くして例えば一律に幅を500nm程度にすると、ゲート抵抗が増大する問題が生じる。これに対し、図10に示したようにゲート電極50の下部のみの幅を狭くすることにより、ゲート抵抗の増大を抑制できる。
【0047】
図10に示した半導体装置1では、溝の底面と平行なゲート電極50の断面積が、上面と下面との間で階段状に変化している。図10に示した形状のゲート電極50は、例えば以下のように形成される。
【0048】
図4に示したようにソース領域30とベース領域20を貫通してドリフト領域10に先端が到達する溝200を形成した後、図12に示すように全面に絶縁膜40aを形成する。絶縁膜40aは、酸化シリコン膜などである。更に、ポリシリコン膜からなる底面電極150を溝200の底面に形成する。例えば、溝200を埋め込んでポリシリコン膜を成膜した後、フォトリソグラフィ技術とエッチング技術によって溝200の底部に所定の形状の底面電極150を形成する。
【0049】
次いで、図13に示すように、下部層間絶縁膜70aによって溝200を埋め込む。その後、化学的機械的研磨(CMP工程)などによって、ソース領域30の表面が露出するまで、下部層間絶縁膜70aの表面を研磨する。
【0050】
絶縁膜40a及び下部層間絶縁膜70aの上部をエッチング除去した後、図14に示すように、フォトレジスト膜600を下部層間絶縁膜70aの中央領域上に形成する。絶縁膜40a及び下部層間絶縁膜70aのエッチング量は、ゲート電極50の幅t1の領域の厚みに相当させる。また、フォトレジスト膜600の外縁部と溝200の内壁との距離は、ゲート絶縁膜の厚みと幅t2の合計に相当させる。そして、図15に示すようにフォトレジスト膜600をマスクにして、溝200の内壁面に沿って絶縁膜40aの上部と下部層間絶縁膜70aの上部の一部をエッチングする。エッチングする量は、ゲート電極50の幅t2の領域の厚さ相当させる。その後、フォトレジスト膜600を除去する。
【0051】
次いで、図16に示すように、ベース領域20とソース領域30の表面を酸化して、ゲート絶縁膜として絶縁膜40bを形成する。更に、図17に示すように、全面にポリシリコン膜501を形成する。
【0052】
その後、ポリシリコン膜501をエッチングして、図18に示すようにゲート電極50を形成する。更に、全面に上部層間絶縁膜70bを形成する。上部層間絶縁膜70bをパターニングすることにより、図19に示すようにソース領域30とベース領域20の表面の一部を露出させる。その後、ソース電極90及びコレクタ電極80を形成して、図10に示した半導体装置1が完成する。
【0053】
また、図20に示す半導体装置1のように、ゲート電極50の溝の底面と平行な断面積が、上面から下面に向けて連続的に徐々に狭くなるよう変化させてもよい。図20に示した半導体装置1によっても、図10に示した半導体装置1と同様にゲート電極50のコレクタ領域60と対向する領域の面積が小さくなり、ゲート−コレクタ間容量を削減できる。図20に示した形状のゲート電極50は、例えば以下のように形成される。
【0054】
図5に示したように溝200の内壁面上に絶縁膜40を形成した後、図21に示すように、ポリシリコン膜からなる底面電極150を溝200の底面に形成する。次いで、図22に示すように溝200を埋め込むようにして、全面に下部層間絶縁膜70aを成膜する。
【0055】
その後、下部層間絶縁膜70aの溝200を埋め込んだ領域上にフォトレジスト膜602を形成する。そして、フォトレジスト膜602をマスクにして下部層間絶縁膜70aをウェットエッチングすることにより、図23に示すように、上面から下面に向けて連続的に徐々に狭くなるテーパ形状に下部層間絶縁膜70aを側面からエッチングする。
【0056】
フォトレジスト膜602を除去した後、図24に示すように、下部層間絶縁膜70aの上面が溝200の開口部と同一平面になるまで、下部層間絶縁膜70aの上部をエッチングする。次いで、ポリシリコン膜を全面に形成した後、このポリシリコン膜をエッチングすることによって図25に示すようにゲート電極50を形成する。
【0057】
更に、全面に形成した上部層間絶縁膜70bをパターニングすることにより、図26に示すようにソース領域30とベース領域20の表面の一部を露出させる。その後、ソース電極90及びコレクタ電極80を形成して、図20に示した半導体装置1が完成する。
【0058】
(その他の実施形態)
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0059】
上記では、半導体装置1がIGBTである例を示した。しかし、半導体装置1がトレンチゲート型を採用した他の構造のスイッチング素子であってもよい。図27に、半導体装置1がトレンチゲート型のMOSFETである一例を示した。図27に示した半導体装置1は、ドリフト領域10の下面にn型のドレイン領域160が配置された構造のMOSFETである。ドレイン領域160の下面に、ドレイン領域160と電気的に接続するドレイン電極180が配置されている。
【0060】
図27に示したMOSFETの半導体装置1の場合にも、ドリフト領域10と対向する領域にゲート電極50が配置されていないため、ゲート−ドレイン間の帰還容量を低減することができる。その結果、半導体装置1のスイッチング速度が向上する。また、ゲート電極50が形成された溝の底部にソース領域30と同電位の底面電極150が配置されているため、ゲート−ドレイン間容量を更に低減することができる。なお、図10図20に示した半導体装置1と同様に、MOSFETの場合にも、ゲート電極50の下面の面積を上面の面積よりも狭くしてもよい。
【0061】
また、半導体装置1がnチャネル型である場合を例示的に説明したが、半導体装置1がpチャネル型であっても本発明の効果を得られることは明らかである。
【0062】
このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0063】
1…半導体装置
10…第1半導体領域、ドリフト領域
20…第2半導体領域、ベース領域
30…第3半導体領域、ソース領域
40…絶縁膜
50…制御電極、ゲート電極
60…コレクタ領域
65…フィールドストップ領域
70…層間絶縁膜
80…コレクタ電極
90…ソース電極
100…チャネル領域
150…底面電極
160…ドレイン領域
180…ドレイン電極
200…溝
図1
図2
図3
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