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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6021762
(24)【登録日】2016年10月14日
(45)【発行日】2016年11月9日
(54)【発明の名称】固体撮像装置および製造方法、並びに、電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20161027BHJP
H04N 5/374 20110101ALI20161027BHJP
H04N 5/357 20110101ALI20161027BHJP
【ＦＩ】
H01L27/14 F
H04N5/335 740
H04N5/335 570
【請求項の数】20
【全頁数】42
(21)【出願番号】特願2013-176619(P2013-176619)
(22)【出願日】2013年8月28日
(65)【公開番号】特開2015-46477(P2015-46477A)
(43)【公開日】2015年3月12日
【審査請求日】2016年1月21日
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100121131
【弁理士】
【氏名又は名称】西川 孝
(74)【代理人】
【識別番号】100082131
【弁理士】
【氏名又は名称】稲本 義雄
(72)【発明者】
【氏名】田舎中 博士
【審査官】
西出 隆二
(56)【参考文献】
【文献】
特開２０１４−１９９８９８（ＪＰ，Ａ）
【文献】
特開２００２−３１４０６１（ＪＰ，Ａ）
【文献】
特開平０８−３１６４５０（ＪＰ，Ａ）
【文献】
特開２０１１−１６６１７１（ＪＰ，Ａ）
【文献】
特開２０１３−０４１８７５（ＪＰ，Ａ）
【文献】
特開２０１１−１５９７５７（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ５／３５７
Ｈ０４Ｎ ５／３７４
(57)【特許請求の範囲】
【請求項1】
第１の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを備え、
前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている
固体撮像装置。
第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを備え、
前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている
固体撮像装置。
【請求項2】
前記転送トランジスタは、
ゲート端子が前記第１の半導体基板を貫通して前記第２の半導体基板に達するように形成されている
請求項１に記載の固体撮像装置。
ゲート端子が前記第１の半導体基板を貫通して前記第２の半導体基板に達するように形成されている
請求項１に記載の固体撮像装置。
【請求項3】
前記転送トランジスタのゲート端子の、
ソース端よりドレイン端に近い位置に前記接合界面が形成されている
請求項２に記載の固体撮像装置。
ソース端よりドレイン端に近い位置に前記接合界面が形成されている
請求項２に記載の固体撮像装置。
【請求項4】
前記第２の半導体基板には、少なくとも前記電荷保持部に保持された電荷に対応する信号電圧を増幅する増幅トランジスタ、前記電荷保持部に保持された電荷をリセットするリセットトランジスタ、および、信号線に送出すべき信号であって、前記電荷保持部から読み出された電荷に対応する信号を選択する選択トランジスタを含む画素トランジスタが、さらに形成される
請求項１に記載の固体撮像装置。
請求項１に記載の固体撮像装置。
【請求項5】
前記増幅トランジスタのゲート端子と、前記電荷保持部とがシリコンによって接続される
請求項４に記載の固体撮像装置。
請求項４に記載の固体撮像装置。
【請求項6】
前記増幅トランジスタ、前記リセットトランジスタ、および、前記選択トランジスタを接続するボディコンタクトとしてのＰ型半導体領域が形成される
請求項４に記載の固体撮像装置。
請求項４に記載の固体撮像装置。
【請求項7】
前記電荷保持部を構成するＮ型半導体領域の一部が、前記増幅トランジスタと直接接続される
請求項４に記載の固体撮像装置。
請求項４に記載の固体撮像装置。
【請求項8】
単結晶シリコン基板である前記第２の半導体基板を、シリコン基板である前記第１の半導体基板と貼り合わせて構成される
請求項４に記載の固体撮像装置。
請求項４に記載の固体撮像装置。
【請求項9】
前記第１の半導体基板と前記第２の半導体基板との接合界面にシリコン層が形成されている
請求項８に記載の固体撮像装置。
請求項８に記載の固体撮像装置。
【請求項10】
前記シリコン層は、エピタキシャル成長により形成される
請求項９に記載の固体撮像装置。
請求項９に記載の固体撮像装置。
【請求項11】
前記シリコン層にシリコンイオンが注入され、前記第２の半導体基板と貼り合わせられる
請求項１０に記載の固体撮像装置。
請求項１０に記載の固体撮像装置。
【請求項12】
前記第１の半導体基板内に遮光膜が埋め込まれている
請求項１に記載の固体撮像装置。
請求項１に記載の固体撮像装置。
【請求項13】
前記転送トランジスタのゲート端子付近において、前記遮光膜が設けられていない領域が存在し、
前記転送トランジスタのゲート端子付近において、前記遮光膜が前記転送トランジスタのゲート端子の延在方向と並行な方向に長く構成されている
請求項１２に記載の固体撮像装置。
前記転送トランジスタのゲート端子付近において、前記遮光膜が前記転送トランジスタのゲート端子の延在方向と並行な方向に長く構成されている
請求項１２に記載の固体撮像装置。
【請求項14】
前記遮光膜は、
タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、または、タングステンシリコン化合物により構成される
請求項１２に記載の固体撮像装置。
タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、または、タングステンシリコン化合物により構成される
請求項１２に記載の固体撮像装置。
【請求項15】
複数の前記電荷蓄積部に対応して１つの前記電荷保持部が設けられる
請求項１に記載の固体撮像装置。
請求項１に記載の固体撮像装置。
【請求項16】
複数の前記電荷蓄積部が、前記第１の半導体基板と前記第２の半導体基板とが積層される方向に、多段化されている
請求項１に記載の固体撮像装置。
請求項１に記載の固体撮像装置。
【請求項17】
プレーナ型構造として構成される
請求項１に記載の固体撮像装置。
請求項１に記載の固体撮像装置。
【請求項18】
メサ型構造として構成される
請求項１に記載の固体撮像装置。
請求項１に記載の固体撮像装置。
【請求項19】
光電変換された電荷を蓄積する電荷蓄積部が形成される第１の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第２の半導体基板とを貼り合わせる工程と、
前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタを、前記第１の半導体基板および前記第２の半導体基板に形成する工程と
を含む固体撮像装置の製造方法。
前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタを、前記第１の半導体基板および前記第２の半導体基板に形成する工程と
を含む固体撮像装置の製造方法。
【請求項20】
第１の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを有し、
前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置を備える
電子機器。
第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを有し、
前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、固体撮像装置および製造方法、並びに、電子機器に関し、特に、微細な画素信号を適切に生成することができるようにする固体撮像装置および製造方法、並びに、電子機器に関する。
【背景技術】
【0002】
イメージセンサ等の半導体装置の製造工程では、撮像素子が形成された半導体基板を、他の半導体基板やガラス基板等に貼り合わせる工程を有する。
【0003】
一般に、イメージセンサ等の半導体装置は、入射光を光電変換するフォトダイオード（ＰＤ）、光電変換により得られた電子をＦＤ（Floating Diffusion）に転送するトランジスタ（ＴＧ）、ＰＤに蓄積された電荷をリセットするトランジスタ（ＲＳＴ）、ＦＤから電子に対応する信号電圧を増幅するトランジスタ（ＡＭＰ）、信号電圧を後段に転送するトランジスタ（ＳＥＬ）などから構成されている。ＲＳＴ、ＡＭＰ、ＳＥＬの各トランジスタは、画素トランジスタとも称される。
【0004】
微細な画素信号におけるノイズの発生などを抑制するために、ＦＤ、画素トランジスタなどの素子は、単結晶の半導体材料とされることが望ましい。
【0005】
多結晶の半導体材料とした場合、粒径が不均一になるので、多くのトラップが生成され、微細な画素信号に対応する電子が素子の内部を通過する際のノイズなどを誘発するからである。
【0006】
また、ＲＳＴ、ＡＭＰ、ＳＥＬの各トランジスタは、画素トランジスタと称され、画素信号の生成に際して頻繁にＯＮ／ＯＦＦされる。このため、画素トランジスタには、良好なＩ−Ｖ特性が求められるが、画素トランジスタを単結晶の素子として構成することができれば、より良好なＩ−Ｖ特性を得ることができるからである。
【0007】
半導体基板上にＦＤを半導体層の積層技術を用いて、受光面とＦＤとの間に遮光部を設けたイメージセンサも提案されている（例えば、特許文献１参照）。
【0008】
また、イメージセンサのＦＤに光が混入するなどした場合、半導体基板のＦＤ領域で光電変換が行われ、ノイズなどの原因となることがある。このためＦＤは、遮光されるようにすることが望ましい。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開２０１０−２１２６６８
【非特許文献1】H・Yamamoto,H・Ishihara,S・Furukawa,J・Appl・Phys.,25,667(1986).
【非特許文献2】T・J・DonahueandRief:J・Electrochem・Soc・,133,1961(1986).
【非特許文献3】T・Takagi,Jpn・J・Appl.,64,3516(1988).
【非特許文献4】Y・Kunii,M・Tabe,andY・Sakakibara,Jpn.J.Appl.Phys.,26,1008(1987).
【非特許文献5】L・Csepregi,E・F・Kenedy,T.J.Ga11agher,J.W.MayerandT.W.Sigmon,J.Appl.Phys.,49,4234(1977).
【非特許文献6】H・Ishihara,A・Tamba,H・Yamamoto,Jpn・J・Appl・Phys.,24,513(1985).
【非特許文献7】T・Dan,Appl・Phys・Lett.,53,2626(1988).
【非特許文献8】H.Hirayama,Y.Tatsumi,andN・Aizaki,Appl・Phys・Lett・,52,2242(1988)
【非特許文献9】T.Rung,Y.KennethO,andR.Reif,Appl・Phys・Lett・,52,1797(1988)
【非特許文献10】K.Yoneda,J.Sano,M.Michimoro,Y.Morimoto,S.Nakanishi,andH・Ogata,in proc.4th Int.on SOI technology and device, D・N・Schmidt,Editor,PV90-6,p・421,
【非特許文献11】Tne Electrochemical Society Proceeding Series, Pennington, NJ(1990)
【非特許文献12】M.Moniwa,K.Kusuwada,E・Murakami,T・Warabisako,andM・Miyao,Appl・Phys・Lett・,52,1788(1988)
【非特許文献13】Ueno,K.Suzuki,K・Iemura,KKawai,T・MOrisawa,andI・Ohdomari,inProceedingoftheForthInternationalSymposiumonSilicononInsulatorTechnologyandDevices,PV90-6,427(1990)
【非特許文献14】Y.Morimoto,S.Nakanishi,N.Oda,T.Yam可i,H・Matuda,H・Ogata,andK・Yoneda,J・Electrochem.Soc.,141,188(1994)
【非特許文献15】M.Miyao,M.Moniwa,K・kusukawa,andW・Sike,J・Appl・Phys・,64,3018(1988)
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかしながら、特許文献１の技術では、ＦＤを完全に遮光することが難しかった。
【0011】
このため、もし、強い入射光が照射されると、ＦＤにまで光が届くため、ノイズなどの原因となり、グローバルシャッター構造には不向きであった。
【0012】
画素と画素トランジスタの間に、遮光膜を設けるイメージセンサにおいて、全ての画素と画素トランジスタなどの半導体素子、ＦＤの特性は、均一であることが望ましい。このため、例えば、画素と画素トランジスタなどの半導体素子を、遮光膜を挟んで、全て単一結晶の半導体材料でつくることが望ましいが、従来技術では、遮光膜を挟んだイメージセンサを、単一の半導体結晶で製造することは困難であった。
【0013】
例えば、特許文献１の技術では、表面半導体層と導体層との界面、チャネル領域とＦＤとの界面、チャネル層と誘電体層の界面を設けることで、遮光膜を挟んだイメージセンサを、単一の半導体結晶に少しでも近づけた技術が提案された（例えば、特許文献１の図９参照）。
【0014】
しかし、例えば、数十万画素のイメージセンサを製造するにあたり、前記従来技術を用いて製造すると、数十万画素のうち、多くの転送トランジスタにおいて、表面半導体層と導体層との接合界面が形成された。接合界面の向きは、転送トランジスタのゲートに対して並行に形成されているか、転送トランジスタの両端に形成されている。
【0015】
例えば、仮に接合界面が、転送トランジスタのゲート、およびソース−ドレインを流れるチャネル電流の方向に対して、並行に形成されている場合、等価回路では、ＰＤと並行に並べて接続された、抵抗が寄生抵抗として存在することになる（例えば、特許文献１の図９参照）。
【0016】
この場合、ＰＤ内で常時リーク電流が発生することになり、ＰＤから転送される信号に大きなノイズが混入することになる。特に、画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
【0017】
従来技術では、イメージセンサにおける数十万画素のうち、多くの表面半導体層と、導体層との接合界面の接合箇所が原因の寄生抵抗によるリーク電流が発生した。このため、特性が均一となるイメージセンサを作ることが困難であった。
【0018】
また、例えば、数十万画素のイメージセンサを製造するにあたり、従来技術を用いて製造すると、数十万画素のうち、多くの画素トランジスタやＦＤ近辺において、チャネル領域とＦＤとの界面、またはこの界面の近傍で、結晶欠陥や接合界面が形成された。
【0019】
仮にＦＤ内、またはＦＤ近傍付近に結晶欠陥や接合界面が形成されている場合、等価回路では、ＦＤから分岐するように接続された、抵抗が寄生抵抗として存在することになる。
【0020】
この場合、ＦＤ内で常時リーク電流が発生することになり、やはり画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
【0021】
さらに、従来技術では、イメージセンサにおける数十万画素のうち、多くのチャネル領域とＦＤとの界面、または、この界面の近傍において、結晶欠陥や接合界面が原因の寄生抵抗によるリーク電流が発生した。このため、特性が均一となるイメージセンサを作ることが困難であった。
【0022】
また、上述したように、従来技術では、イメージセンサにおける数十万画素のうち、多くのチャネル層と誘電体層の界面において、界面が原因の寄生抵抗によるリーク電流が発生した（例えば、特許文献１の図１３、図１６、および図１７参照）。
【0023】
例えば、特許文献１の技術では、転送トランジスタのチャネル内には結晶界面が存在しないが、画素トランジスタのチャネル内はＴＦＴとなっており、ポリシリコンの結晶界面が存在するものが製造された。
【0024】
ＡＭＰなどの画素トランジスタ内に結晶界面があると、ＡＭＰはソースフォロワーとして使用されるために、例え短時間しか使用しなくても、トランジスタの特性そのものが大きくばらつくため、イメージセンサ特性のばらつきが大きくなる。
【0025】
このため、画素トランジスタは多結晶となり、微細な画素信号にも適応できる良好なＩ−Ｖ特性を得ることは難しかった。また、多結晶の画素トランジスタは、画素毎に性能のバラツキが発生しやすく、例えば、画像の中の色の再現などの点で画質が劣化することがある。
【0026】
また、例えば、特許文献１の半導体層の積層技術を用いて、画素と画素トランジスタの間に遮光膜を設けるイメージセンサを製造すると、全ての画素と画素トランジスタなどの半導体素子、ＦＤなどにおいて、接合界面が全く構成されず、単一の半導体結晶で製造することは困難であった。
【0027】
導体層からその直上にあたる半導体層を積層して、かつ、誘電体層上の横方向へ、半導体層を積層することから、横方向に広い大面積の半導体層を形成し、かつ結晶性などを均一に作ることは、技術的に難しい（例えば、特許文献１の図７、図１３、および図１６参照）。
【0028】
さらに、非特許文献１乃至１４によれば、特許文献１の技術を実用化するにあたり、例えば、次のような問題点も挙げることができる。
【0029】
すなわち、誘電体層と単結晶半導体層との界面において、結晶内に積層欠陥が発生する。また、横方向で単結晶材料同士がぶつかるところは結晶欠陥になる、さらに、積層した半導体層の膜厚が不均一になる。また、横方向に積層した半導体層の表面は凹凸になる。さらに、誘電体層と単結晶半導体層との界面において結晶欠陥が多い。また、誘電体層の表面の欠陥が核となり、半導体層内に転位ループや積層欠陥が発生しやすい。さらに、横方向の半導体層の膜厚は不均一になりやすい。また、トランジスタを作るため、横方向に積層した半導体層を熱酸化させると、熱酸化膜内に結晶欠陥が発生しやすい。さらに、できるだけ横方向に広い大面積の半導体層を形成するために、低温で長時間の製膜を行う必要がある。
【0030】
このように、従来技術の製造方法で、ＦＤや画素トランジスタを全て、単一の半導体結晶で製造することは困難であった。
【0031】
また、例えば、数十万画素のイメージセンサを製造するにあたり、特許文献１に記載される半導体層の積層技術を用いると、多くの転送トランジスタにおいて、チャネル層のゲートの下に、偶発的な、設計者の意図しない場所に、非特許文献１乃至１４で報告される結晶界面や接合界面が形成された。
【0032】
仮に前記転送トランジスタの内部において、結晶界面や接合界面が形成された場合、等価回路では、チャネルから分岐するように接続された抵抗が寄生抵抗として存在することになる。結晶界面や接合界面が形成される位置は、設計者の意図しない偶発的な位置に形成され、結晶界面と接合界面における結晶性が不均一であるため、ここに流れるチャネル電流が不均一となる。これより、転送トランジスタの特性は大きくばらつくため、イメージセンサ特性のばらつきが大きくなる。
【0033】
また、特許文献１では、光ブロッキング層を、表面半導体層内に形成することにより、トランジスタを製造した。この場合、接合界面は、表面半導体層と導体層の界面、または、導体層と半導体層の界面に形成される（特許文献１の図１６参照）。
【0034】
もし、接合箇所が原因の寄生抵抗によるリーク電流が発生すると、イメージセンサの特性は均一には成り難い。
【0035】
本技術はこのような状況に鑑みて開示するものであり、微細な画素信号を適切に生成することができるようにするものである。
【課題を解決するための手段】
【0036】
本技術の第１の側面は、第１の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを備え、前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置である。
【0037】
前記転送トランジスタは、ゲート端子が前記第１の半導体基板を貫通して前記第２の半導体基板に達するように形成されているようにすることができる。
【0038】
前記転送トランジスタのゲート端子の、ソース端よりドレイン端に近い位置に前記接合界面が形成されているようにすることができる。
【0039】
前記第２の半導体基板には、少なくとも前記電荷保持部に保持された電荷に対応する信号電圧を増幅する増幅トランジスタ、前記電荷保持部に保持された電荷をリセットするリセットトランジスタ、および、信号線に送出すべき信号であって、前記電荷保持部から読み出された電荷に対応する信号を選択する選択トランジスタを含む画素トランジスタがさらに形成されるようにすることができる。
【0040】
前記増幅トランジスタのゲート端子と、前記電荷保持部とがシリコンによって接続されるようにすることができる。
【0041】
前記増幅トランジスタ、前記リセットトランジスタ、および、前記選択トランジスタを接続するボディコンタクトとしてのＰ型半導体領域が形成されるようにすることができる。
【0042】
前記電荷保持部を構成するＮ型半導体領域の一部が、前記増幅トランジスタと直接接続されるようにすることができる。
【0043】
単結晶シリコン基板である前記第２の半導体基板を、シリコン基板である前記第１の半導体基板と貼り合わせて構成されるようにすることができる。
【0044】
前記第２の半導体基板は単結晶のシリコン基板であり、前記第１の半導体基板はシリコン基板であり、前記第２の半導体基板との接合界面にシリコン層が形成されているようにすることができる。
【0045】
前記シリコン層は、エピタキシャル成長により形成されるようにすることができる。
【0046】
前記シリコン層にシリコンイオンが注入され、前記第２の半導体基板と貼り合わせられるようにすることができる。
【0047】
前記第１の半導体基板内に遮光膜が埋め込まれているようにすることができる。
【0048】
前記転送トランジスタのゲート端子付近において、前記遮光膜が設けられていない領域が存在し、前記転送トランジスタのゲート端子付近において、前記遮光膜が前記転送トランジスタのゲート端子の延在方向と並行な方向に長く構成されているようにすることができる。
【0049】
前記遮光膜は、タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、タングステンシリコン化合物により構成されるようにすることができる。
【0050】
複数の前記電荷蓄積部に対応して１つの前記電荷保持部が設けられるようにすることができる。
【0051】
複数の前記電荷蓄積部が、前記第１の半導体基板と前記第２の半導体基板とが積層される方向に、多段化されているようにすることができる。
【0052】
プレーナ型構造として構成されるようにすることができる。
【0053】
メサ型構造として構成されるようにすることができる。
【0054】
本技術の第１の側面においては、前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている。
【0055】
本技術の第２の側面は、光電変換された電荷を蓄積する電荷蓄積部が形成される第１の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第２の半導体基板とを貼り合わせる工程と、前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタを、前記第１の半導体基板および前記第２の半導体基板に形成する工程とを含む固体撮像装置の製造方法である。
【0056】
本技術の第２の側面においては、光電変換された電荷を蓄積する電荷蓄積部が形成される第１の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第２の半導体基板とが貼り合わせられ、前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタが、前記第１の半導体基板および前記第２の半導体基板に形成される。
【0057】
本技術の第３の側面は、第１の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを有し、前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置を備える電子機器である。
【0058】
本技術の第３の側面においては、前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている。
【発明の効果】
【0059】
本技術によれば、微細な画素信号を適切に生成することができる。
【図面の簡単な説明】
【0060】
【図1】本技術を適用したイメージセンサの一実施の形態に係る構成例を示す平面図である。
【図4】ポリシリコンＴＦＴ（Thin Film Transistor）の結晶粒界の位置を説明する図である。
【図5】ＴＦＴのチャネル内の位置におけるポテンシャルバリアを説明する図である。
【図6】ＴＦＴのチャネル内の各位置における電界の変化を説明する図である。
【図18】仮にＰＤ内に接合界面が形成されている場合の等価回路を示す図である。
【図19】仮にＦＤ内に接合界面が形成されている場合の等価回路を示す図である。
【図20】本技術を適用したイメージセンサの別の実施の形態に係る構成例を示す平面図である。
【図21】本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。
【図22】本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。
【図23】本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。
【図25】本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。
【図42】本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。
【図43】本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。
【図45】本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す断面図である。
【図46】本技術が適用される固体撮像装置の概略を示すシステム構成図である。
【図47】本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【0061】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【0062】
図１は、本技術を適用したイメージセンサの一実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ１０において、プレーナ型構造の半導体基板上に形成された１画素分の領域が示されている。
【0063】
プレーナ型構造では、同一平面上に端子用電極が形成され、電流経路を短くすることが可能である。
【0064】
イメージセンサ１０の各画素は、フォトダイオードに蓄積された電荷を、フローティングデフュージョン（ＦＤ）に転送し、ＦＤに保持された電荷に対応する信号電圧を、増幅トランジスタ（ＡＭＰ）を介して読み出すようになされている。なお、信号電圧は、垂直信号線（ＶＳＬ）上に読み出され、ＶＳＬは選択トランジスタ（ＳＥＬ）を介してＡＭＰと接続されている。
【0065】
また、イメージセンサ１０の各画素には、ＦＤに保持されている電荷を排出する（リセットする）ためのリセットトランジスタ（ＲＳＴ）が設けられている。
【0066】
なお、ＲＳＴ、ＡＭＰ、ＳＥＬの各トランジスタは、画素トランジスタとも称される。また、図中において両端が円とされた黒い線によりメタル配線が示されている。例えば、ＡＭＰのゲート端子（紙面の表面側）とＦＤとがメタル配線により接続されている。
【0067】
さらに、図１中の左右に設けられた円に「Ｐ＋＋」の文字および記号が付された部分にはピニング端子が設けられる。
【0068】
このイメージセンサ１０は、少なくとも２つの半導体基板を積層して構成される構造を有しており、図１において、イメージセンサ１０のＰＤの受光面は裏面に配置されることになる。また、図１には、上述の２つの半導体基板のうち、主にＦＤと画素トランジスタが設けられる半導体基板の表面が示されている。
【0069】
すなわち、イメージセンサ１０は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図１の裏面に配置される受光部が２次元行列状に配置された画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
【0070】
そして、イメージセンサ１０には、ＰＤとＦＤとを電気的に接続するために、転送ゲートトランジスタ（ＴＧ）が設けられている。すなわち、ＴＧは、紙面の奥行方向に半導体基板を貫通して設けられている。
【0071】
図２は、図１のイメージセンサ１０の断面図である。同図に示されるように、イメージセンサ１０は、第１半導体基板２１、第２半導体基板２２、およびロジック層２３により構成されている。図中の「Ｐ」および「Ｎ」の記号は、それぞれＰ型半導体領域およびＮ型半導体領域を表している。また、「Ｐ＋」および「Ｐ−」、並びに、「Ｎ＋」および「Ｎ−」の記号は、それぞれ濃いＰ型および薄いＰ型、並びに、濃いＮ型および薄いＮ型を表しており、「＋」または「−」の数によって、その濃さと薄さが表現されている。なお、図２において、図中下側がイメージセンサ１０の受光面となる。
【0072】
第１半導体基板２１は、主にＰＤが形成される半導体基板とされる。すなわち、図２の下側から入射した光に対応して生成された電荷が第１半導体基板２１のＰＤに蓄積されることになる。
【0073】
第２半導体基板２２は、主に画素トランジスタとＦＤが形成される半導体基板とされる。図２の例では、ＦＤとともに画素トランジスタの１つであるＲＳＴが第２半導体基板２２上に形成されている。また、第２半導体基板２２の図中左側端部付近にはピニング端子が設けられている。
【0074】
ロジック層２３は、例えば、アナログデジタル変換回路（ＡＤＣ）などが形成される層とされる。なお、図中には、横長の長方形によって、ＡＤＣなどの回路に係る配線のみがロジック層２３内に示されている。
【0075】
図２に示されるように、本技術を適用したイメージセンサ１０においては、ＴＧが第１半導体基板２１のＰＤと第２半導体基板２２のＦＤとを電気的に接続している。すなわち、ＴＧは、第２半導体基板２２を貫通して第１半導体基板２１に達するように設けられている。すなわち、同図において、図中右側に示されたトランジスタであるＴＧは、ゲート端子が図中垂直方向に長く伸びている。
【0076】
ＴＧは、それらに限定されるものではないが、第１半導体基体２１と第２半導体基体２２に貫通する形状によって、断面からみてＴ字型やＬ字型で構成されることができる。例示的ではあるが、限定的ではない例には、図３のようなＴ字型の形状や、図示しないがＬ字型で構成することができる。またＴＧの上部からみて、ドーナツ形状や、チャネルを囲むようなコの字型などによって構成することもできる。
【0077】
なお、図中左側に示されたトランジスタはＲＳＴであり、図中でＲＳＴの左側にはピニング端子が示されている。
【0078】
また、ＴＧおよびＲＳＴの左右両側には、それぞれサイドウォールが形成されている。
【0079】
さらに、詳細は後述するが、第２半導体基板２２の底部は、単結晶基板として構成されている。すなわち、イメージセンサ１０は、例えば、シリコン基板上に絶縁膜を形成して構成される第１半導体基板２１とシリコン単結晶基板として構成される第２半導体基板２２とを貼り合わせて構成される。
【0080】
なお、画素トランジスタおよびＦＤを単結晶基板として構成される第２半導体基板２２上に形成することにより、微細な画素信号にも適応できる良好なＩ−Ｖ特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
【0081】
また、上述したように、イメージセンサ１０は、第１半導体基板２１と第２半導体基板２２とを貼り合わせて構成されるので、第１半導体基板と第２半導体基板との貼り合わせ面が接合界面となる。
【0082】
トランジスタであるＴＧは、ゲート端子の図中下側に接している第１半導体基板２１の「Ｎ−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している第２半導体基板２２の「Ｎ」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。
【0083】
従って、本技術を適用したイメージセンサ１０においては、図３に示されるように、トランジスタのチャネル内に接合界面が存在することになる。
【0084】
図３は、図２のＴＧ付近の構成を拡大した図である。同図に示されるように、ＴＧのゲート端子の図中下側に接している「Ｎ−−」の領域の一部がソース（Ｓｏｕｒｃｅ）端とされ、ゲート端子の図中上側において左側に接している「Ｎ＋」の領域の一部がドレイン（Ｄｒａｉｎ）端とされている。
【0085】
接合界面の方向は、ソースとドレインを流れる電流の方向に対して垂直方向に設計することができる。
【0086】
接合界面のドレイン端からの距離は、設計者の意図する任意の位置に設置することができる。また、接合界面のドレイン端からの距離は、イメージセンサの全ての画素において、設計者の意図する任意の位置に設計することができる。
【0087】
接合界面では、バンドギャップが生じるため、例えば、電荷の転送の際の妨げになりやすい。
【0088】
また、接合界面が形成された部分では、結晶の方向が変化し、結晶粒界が発生する。結晶粒界では、結晶内部に新たな格子欠陥が形成されることもあり、結晶粒界付近では格子欠陥濃度が大きくなる。このため、接合界面が形成された部分では、電界が高くなり、いわゆるホットキャリアが発生しやすくなるので、トランジスタの性能劣化を招きやすくなる。
【0089】
図４は、接合界面の結晶粒界と、その電気特性の影響を説明する図であって、ポリシリコンＴＦＴ（Thin Film Transistor）の結晶粒界の位置を説明する図である。同図に示さるように、ドレインとソースの間に結晶粒界が位置している。
【0090】
図５は、ポリシリコンＴＦＴ（Thin Film Transistor）のチャネル内の位置におけるポテンシャルバリアを説明する図である。同図は、横軸がＴＦＴのチャネル内の位置とされ、縦軸が電位とされ、線５１により、チャネル内の位置に応じた電位が示されている。なお、同図の横軸に示されたＰｄは、チャネルのドレイン端の位置を表しており、Ｐｓは、チャネルのソース端の位置を表している。
【0091】
チャネル内において、ソース端の電位より高い電位となる位置が存在すると、ソースからドレインへの電荷の転送ができなくなる。また、チャネル内のどこかの位置で電位が高くなると、トラップが形成され、電荷転送性能が低下しやすい。
【0092】
図５に示されるように、チャネルのソース端は電位が高くドレイン端は電位が低い。このため、ＴＦＴのチャネル内に接合界面が形成される場合、ドレイン端に近い位置に形成されることが望ましい。ドレイン端に近い位置において、接合界面が形成されて電位が高くなったとしても、ソース端の電位と比べて十分に低い電位となるので、電荷転送性能への影響は少ないと考えられるからである。つまり、ＴＦＴのチャネル内に接合界面が形成される場合、図５の点線の楕円が記された部分に形成されることが理想的と考えられる。
【0093】
図６は、ＴＦＴ（Thin Film Transistor）のチャネル内の各位置における電界の変化を説明する図である。同図は、横軸がＴＦＴのチャネル内の位置とされ、縦軸が電界の高さとされ、線５２によりチャネル内の位置に応じた電界の高さが示されている。なお、同図の横軸に示されたＰｄは、チャネルのドレイン端の位置を表しており、Ｐｓは、チャネルのソース端の位置を表している。同図に示されるように、線５２には、ピークＰ４１乃至ピークＰ４７が形成されている。
【0094】
図６に示されるように、ピークＰ４１は高いピークとされており、ピークＰ４２乃至ピークＰ４７はピークＰ４１と比較して低いピークとされている。すなわち、ドレイン端（横軸の位置Ｐｄ）に接合界面が形成されると、その部分でチャネル内の電界が著しく高くなる。このように、チャネル内の電界が著しく高くなると、ホットキャリアが発生し、素子の寿命やゲート酸化膜の耐性などに悪影響を与える。
【0095】
このため、ＴＦＴのチャネル内に接合界面が形成される場合、ドレイン端（図中のピークＰ４１）の位置は避けながらも、ドレイン端に近い位置（図中のピークＰ４３付近）に形成されることが望ましい。つまり、ＴＦＴのチャネル内に接合界面が形成される場合、図６の点線の楕円が記された部分に形成されることが理想的と考えられる。
【0096】
本技術のイメージセンサ１０においては、ＴＧのゲート端子のドレイン端に近い位置に接合界面が形成されるようにする。少なくとも、ＴＧのゲート端子においてソース端よりドレイン端に近い位置に接合界面が形成されるようにする。
【0097】
次に、図２に示されるイメージセンサ１０の製造工程について説明する。
【0098】
最初に図７に示されるように、シリコン基板として構成される第１半導体基板２１上にＳｉＯ２膜２１ａが形成されたものを用意する。なお、図７には、第１半導体基板内に「Ｐ」の記号が示されたＰ型半導体領域と、「Ｎ−−」の記号が示されたＮ型半導体領域が形成されており、Ｎ型半導体領域の部分がＰＤの電荷蓄積領域となる。
【0099】
そして、図８に示されるように、ＳｉＯ２膜２１ａをドライエッチングする。これにより、後の工程でＴＧが形成される部分とピニング端子が形成される部分に対応する位置のＳｉＯ２膜２１ａが除去される。
【0101】
その後、シリコン層２１ｂの表面を、例えば、ＣＭＰ法により研磨し、図１０に示されるように、シリコンイオンを注入する。これにより、第１半導体基板２１と第２半導体基板２２とを貼り合わせる際に、シリコン基板の接合性が向上する。
【0102】
なお、シリコンイオンを注入する代わりに、リン、ヒ素、またはボロンを熱拡散させるようにしてもよい。
【0103】
その後、図１１に示されるように、シリコン層２１ｂ上に濃いＰ型イオンを注入する。これにより、接触抵抗が低下する。なお、ＴＧが挿入される部分には、濃いＰ型イオンは注入されない。この部分は、ＴＧのチャネルを形成するからである。
【0104】
そして、図１２に示されるように、第２半導体基板２２が貼り合わせられる。この際、第１半導体基板２１と第２半導体基板２２の接合界面が形成されることになる。
【0105】
なお、第１半導体基板２１と第２半導体基板２２との貼り合わせは、それらに限定されるものではないが、例えば、ＳＯＩ基板の貼り合わせで使われる技術を用いることができる。例えば、プラズマ接合、ファンデルワールス結合を用いた直接接合、真空雰囲気で接合、貼り合わせ後に熱アニール処理を行うことなどである。
【0106】
また、第１半導体基板２１と第２半導体基板２２との貼り合わせ前の表面処理には、それらに限定されるものではないが、親水性や疎水性になるような処理をすることによって、接合界面のボイドを減らし、接合強度を上げることができる。
【0107】
例えば、第１半導体基体２１と第２半導体基体２２のそれぞれの表面をフッ酸の薬液に浸して乾燥させてから接合する、それぞれの表面をアンモニアと過酸化水素水の薬液に浸して乾燥させてから接合する、それぞれの表面を塩酸あるいは硫酸と過酸化水素水の薬液に浸して乾燥させてから接合する、それぞれの表面を真空中でプラズマ照射してから接合する、アンモニアや水素雰囲気内でプラズマ照射してから接合する、などである。
【0108】
また、後から第２半導体基板２２を研磨する際に基板の厚みを調整できるように、予め第２半導体基板２２内にＳｉＮストッパーを挿入しておいてもよい。例えば、第２半導体基板２２内にＳｉＮストッパーを挿入しておくことにより、第２半導体基板２２が必要以上に研磨されることを抑止することができる。
【0109】
また、後から第２半導体基板２２を研磨する際に基板の厚みを調整できるように、予め第２半導体基板２２内に水素イオンを注入しておいてもよい。例えば、第２半導体基板２２内に水素イオンを注入しておくことにより、貼り合わせ後の熱アニールによって、水素イオンが注入された層で、第２半導体基板２２が第１半導体基体２１と貼り合わせられた一部を残して、剥離することができる。
【0110】
また、後から第２半導体基板２２を研磨する際に基板の厚みを調整できるように、予め第２半導体基板２２内に酸素イオンを注入しておいてもよい。例えば、第２半導体基板２２内に水素イオンを注入しておくことにより、貼り合わせ後の熱アニールによって、酸素イオンが注入された層がシリコンと酸素の化合物になることにより、第２半導体基板２２が必要以上に研磨されることを抑止することができる。
【0111】
また、後から第２半導体基板２２を研磨する際に基板の厚みを調整できるように、予め第２半導体基板２２内をＳＯＩ基板（シリコン・オン・インシュレータ基板）としてもよい。例えば、第２半導体基板２２をＳＯＩ基板とすることにより、第２半導体基板２２が必要以上に研磨されることを抑止することができる。
【0112】
その後、図１３に示されるように、画素トランジスタ、ＴＧのチャネルを形成するように、第２半導体基板２２に不純物イオンを注入する。
【0113】
さらに、図１４に示されるように、ＴＧのゲート端子が配置される部分に孔が形成される。この孔は、例えば、ドライエッチングやウェットエッチングにより形成される。
【0115】
すなわち、ゲート酸化膜上にＣＶＤによりポリシリコンを成長させ、このポリシリコンの一部がエッチングにより除去されて、図１５に示されるように、ＴＧのゲート端子、ＲＳＴのゲート端子となる。この後、サイドウォールが形成される。
【0116】
また、図１５に示されるように、第１半導体基板２１と第２半導体基板２２の接合界面は、ＴＧのゲート端子のドレイン端に近い位置となる。
【0117】
その後、図１６に示されるように、画素トランジスタ（ＲＳＴ）およびＴＧに接続される配線、ピニング端子などが形成されて、第２半導体基板２２上にロジック層２３が形成される。また、第１半導体基板２１下にはオンチップレンズが形成される。これにより、イメージセンサ１０が完成する。
【0118】
このようにして、本技術を適用したイメージセンサ１０が製造される。
【0119】
上述したように、本技術を適用したイメージセンサ１０では、画素トランジスタおよびＦＤが単結晶基板として構成される第２半導体基板２２内に形成される。
【0120】
例えば、従来技術の特許文献１に記載される半導体層３２の積層技術を用いることで、ＰＤ、ＦＤ、および転送トランジスタを単結晶の半導体基板内に形成することが可能である可能性が高い。しかしながらこの方法では、前記非特許文献１乃至１４によれば、意図しない結晶欠陥が半導体基板内に多く存在することから、前記ＰＤ、ＦＤ、および転送トランジスタは、例えばイメージセンサの画素数が多い程、全ての画素に対して、完全な無欠陥の単結晶を製造することが極めて困難なことと、絶縁物上の半導体は多結晶が形成されやすい。このため、画素トランジスタは、単結晶ではなく、多結晶となる。そうすると、画素トランジスタを単結晶の半導体基板に形成することができないので、例えば、微細な画素信号にも適応できる良好なＩ−Ｖ特性を得ることができない。
【0121】
また、画素トランジスタが形成される半導体基板を多結晶とした場合、粒径が不均一になることから、多くのトラップが生成され、微細な画素信号に対応する電子が素子の内部を通過する際のノイズなどを誘発する。
【0122】
これに対して、本技術では、画素トランジスタおよびＦＤが単結晶基板として構成される第２半導体基板２２内に形成される。すなわち、単結晶基板として構成される第２半導体基板２２を第１半導体基板２１と貼り合わせるようにしたので、画素トランジスタおよびＦＤを単結晶基板内に形成することができる。
【0123】
従って、微細な画素信号にも適応できる良好なＩ−Ｖ特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
【0124】
また、上述したように、本技術では、第１半導体基板２１のＰＤと第２半導体基板２２のＦＤとがＴＧによって電気的に接続される。すなわち、ＰＤとＦＤの電気的接続に、メタル配線などを用いる必要はなく、ショットキー接合を回避することができ、その結果、ノイズの発生が抑止される。
【0125】
さらに、本技術では、第１半導体基板２１と第２半導体基板２２の接合界面がＴＧのチャネルのドレイン端近くに形成される。従って、電荷転送性能の劣化が抑制されて、素子の寿命やゲート酸化膜の耐性を向上させることができる。
【0126】
また、接合界面には、寄生抵抗が生じ、寄生抵抗はリーク電流の原因となる。
【0127】
図１７は、図１に示したイメージセンサ１０の等価回路を示している。上述したように、本技術では、ＴＧのチャネル内に第１半導体基板２１と第２半導体基板２２の接合界面が形成される。このため図１７の等価回路には、ＴＧに接続された、ＰＤと並列の抵抗Ｒｐが寄生抵抗として表示されている。
【0128】
図１７の等価回路の場合、ＴＧ内でリーク電流が発生することになるが、ＴＧがＯＦＦされている場合、ＰＤから転送される信号にノイズが混入することはない。一方、ＴＧがＯＮされている場合、ＰＤから転送される信号にノイズが混入し得る。しかし、ＴＧのチャネルをＨＡＤ（Hole-Accumulation Diode）構造にすること、また、ＴＧのスイッチング速度を高めることによってＰＤから転送される信号がノイズに対して十分に大きいものとなる。従って、ＴＧのチャネルの構造とスイッチング速度を改良することなどにより、リーク電流によるノイズの影響を充分に小さくすることができる。
【0130】
図１８の等価回路の場合、ＰＤ内で常時リーク電流が発生することになり、ＰＤから転送される信号に大きなノイズが混入することになる。特に、画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
【0131】
また、例えば、仮にＦＤ内に接合界面が形成されている場合、等価回路は図１９に示されるようになる。図１９の等価回路には、ＦＤから分岐するように接続された、抵抗Ｒｐが寄生抵抗として表示されている。
【0132】
図１９の等価回路の場合、ＦＤ内で常時リーク電流が発生することになり、やはり画像の中の暗い領域に対応する画素は、ノイズが目立つことになる。
【0134】
本技術を用いれば、イメージセンサの全ての画素に対して、第１半導体基板２１と第２半導体基板２２の接合界面を、ＴＧのチャネル内だけに、かつ設計者の意図する場所に設置できることであり、さらに、ＰＤ内とＦＤ内、または、ＴＧ以外の画素トランジスタ内には接合界面がないイメージセンサを作ることが可能となる。
【0135】
例えば、数十万個以上の画素数のイメージセンサにおいて、その全てのＴＧのチャネル内に、設計者が設計する意図的に全て同じ位置に、第１半導体基板２１と第２半導体基板２２の接合界面が形成され、さらに、ＰＤ内とＦＤ内、または、ＴＧ以外の画素トランジスタ内には接合界面がないイメージセンサを作ることが可能となる。
【0136】
これより、図１７の等価回路に示したＴＧ内接合箇所が原因の寄生抵抗によるリーク電流は発生するが、図１８と図１９で示したＰＤ内接合箇所とＦＤ内接合箇所が原因の寄生抵抗によるリーク電流は発生しない。これより、画素と画素トランジスタなどの半導体素子を、遮光膜を挟んで、均一な結晶の半導体材料でイメージセンサを作ることが可能となる。
【0137】
図２０は、本技術を適用したイメージセンサの別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ１０において、プレーナ型構造の半導体基板上に形成された１画素分の領域が示されている。
【0138】
図２０のイメージセンサ１０の各画素も、図１の場合と同様に、フォトダイオードに蓄積された電荷を、フローティングデフュージョン（ＦＤ）に転送し、ＦＤに保持された電荷に対応する信号電圧を、増幅トランジスタ（ＡＭＰ）を介して読み出すようになされている。なお、信号電圧は、垂直信号線（ＶＳＬ）上に読み出され、ＶＳＬは選択トランジスタ（ＳＥＬ）を介してＡＭＰと接続されている。
【0139】
また、イメージセンサ１０の各画素には、ＦＤに保持されている電荷を排出する（リセットする）ためのリセットトランジスタ（ＲＳＴ）が設けられている。
【0140】
さらに、図１中の左右に設けられた円に「Ｐ＋＋」の文字および記号が付された部分にはピニング端子が設けられる。
【0141】
図２０のイメージセンサ１０も、やはり少なくとも２つの半導体基板を積層して構成される構造を有しており、図２０において、イメージセンサ１０のＰＤの受光面は裏面に配置されることになる。また、同図では上述の２つの半導体基板のうち、主にＦＤと画素トランジスタが設けられる半導体基板の表面が示されている。
【0142】
すなわち、図２０の場合も、イメージセンサ１０は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図２０の裏面に配置される受光部を２次元行列状に配置した画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
【0143】
図２０に示されるイメージセンサ１０は、図１の場合とは異なり、ＡＭＰのゲート端子とＦＤとがメタル配線による接続ではなく、高濃度の不純物が注入されたポリシリコンにより接続されている。すなわち、ＡＭＰの一部がＦＤに接続されている。
【0144】
例えば、図１の場合のように、ＡＭＰのゲート端子とＦＤとがメタル配線によって接続される場合、金属と半導体との接合（ショットキー接合）が必要となり、画素信号にノイズが混入しやすくなる。図２０に示されるように、ＡＭＰのゲート端子とＦＤとが、高濃度の不純物の注入されたポリシリコンによって接続されるようにすることで、ショットキー接合は不要となり、画素信号へのノイズの混入を抑止することができる。
【0145】
あるいはまた、本技術を適用したイメージセンサは、図２１に示されるように構成されてもよい。
【0146】
図２１は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ１０において、プレーナ型構造の半導体基板上に形成された１画素分の領域が示されている。
【0147】
図２１のイメージセンサ１０の各画素も、図１の場合と同様に、フォトダイオードに蓄積された電荷を、フローティングデフュージョン（ＦＤ）に転送し、ＦＤに保持された電荷に対応する信号電圧を、増幅トランジスタ（ＡＭＰ）を介して読み出すようになされている。なお、信号電圧は、垂直信号線（ＶＳＬ）上に読み出され、ＶＳＬは選択トランジスタ（ＳＥＬ）を介してＡＭＰと接続されている。
【0148】
また、イメージセンサ１０の各画素には、ＦＤに保持されている電荷を排出する（リセットする）ためのリセットトランジスタ（ＲＳＴ）が設けられている。
【0149】
さらに、図２１中の左右に設けられた円に「Ｐ＋＋」の文字および記号が付された部分にはピニング端子が設けられる。
【0150】
図２１のイメージセンサ１０も、やはり少なくとも２つの半導体基板を積層して構成される構造を有しており、図２１において、イメージセンサ１０のＰＤの受光面は裏面に配置されることになる。また、同図では上述の２つの半導体基板のうち、主にＦＤと画素トランジスタが設けられる半導体基板の表面が示されている。
【0151】
すなわち、図２１の場合も、イメージセンサ１０は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図２１の裏面に配置される受光部が２次元行列状に配置された画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
【0152】
図２１に示されるイメージセンサ１０には、濃いＰ型半導体領域として、ＡＭＰと、ＲＳＴおよびＳＥＬとを接続するボディコンタクトが設けられる。ボディコンタクトにより、ＡＭＰ、ＲＳＴ、およびＳＥＬのチャネルの電位が固定されるので、画素トランジスタの動作が安定する。
【0154】
図２２の例においても、やはり、イメージセンサ１０は、第１半導体基板２１と第２半導体基板２２とを貼り合わせて構成されるので、第１半導体基板と第２半導体基板との貼り合わせ面が接合界面となる。
【0155】
また、トランジスタであるＴＧは、ゲート端子の図中下側に接している「Ｎ−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している「Ｎ」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。従って、図２２の場合も、イメージセンサ１０においては、トランジスタのチャネル内に界面が存在することになる。
【0156】
また、図２２の例では、図２の場合とは異なり、図中の第１半導体基板と第２半導体基板との接合界面の下に遮光膜４１−０乃至遮光膜４１−２が設けられている。遮光膜を構成する部材としては、それらに限定されるものではないが、特定の金属、金属合金、金属窒化物及び金属シリサイドを含む材料で構成されることができる。例えば、タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、白金イリジウム、チタンナイトライド、タングステンシリコン化合物などを用いることができる。
【0157】
上述したように、イメージセンサ１０は、図中下側が受光面とされるので、例えば、受光した光がトランジスタの内部やＦＤの内部に漏れ込むとキャリア（電子）が発生し、ノイズの原因となる。図２２に示されるように、遮光膜４１−１が設けられたことにより、ＲＳＴの内部、または、ＦＤの内部に光が漏れ込むことはない。
【0158】
また、図２２に示されるように、図中のＴＧの下には遮光膜が設けられていない。ＴＧのゲート端子を垂直方向に延在させる必要があるからである。
【0159】
しかしながら、ＴＧがＯＦＦされている場合、ＴＧ内に光が漏れ込んでもキャリアは発生しない。また、ＴＧがＯＮされている場合、ＴＧに光が漏れ込むとキャリアが発生するが、ＴＧがＯＮされている時間は十分に短いと考えられるので、キャリア発生によるノイズはほぼ無視できる程度のものとなる。
【0160】
さらに、遮光膜４１−１の図中右側の端部、および、遮光膜４１−２の図中左側の端部はＴ字型（横Ｔ字型）に形成されているので、ＴＧ内に漏れ込む光を最小限に抑えることができる。
【0161】
すなわち、本技術を適用したイメージセンサ１０においては、ＴＧのゲート端子が第２半導体基板を貫通して第１半導体基板２１に達するように形成されているので、遮光膜４１−１を図中右側に延在させることができない。このため、ＴＧのゲート端子付近には、遮光膜が設けられていない部分が存在することになる。
【0162】
しかし、図２２に示されるように、ＴＧのゲート端子付近において、遮光膜の端部が垂直方向（ＴＧのゲート端子の延在方向と並行な方向）に長くなるように構成することで、遮光膜が設けられていない部分を通過して、第２半導体基板２２に到達する光を最小限に抑えることが可能となる。
【0163】
このように遮光膜を設けることにより、イメージセンサ１０の画素信号のノイズを低減させることができる。
【0164】
図２３は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ１０において、プレーナ型構造の半導体基板上に形成された４画素分の領域が示されている。
【0165】
ただし、図１などの場合とは異なり、図２３に示されるイメージセンサ１００は、４画素共有方式の構成とされている。すなわち、同図に示されるイメージセンサ１００において、半導体基板上に形成された４画素分の領域が示されている。
【0166】
イメージセンサ１００では、４つの画素毎にフォトダイオードに蓄積された電荷を、フローティングデフュージョン（ＦＤ）に転送し、ＦＤに保持された電荷に対応する信号電圧を、増幅トランジスタ（ＡＭＰ）を介して読み出すようになされている。なお、信号電圧は、垂直信号線（ＶＳＬ）上に読み出され、ＶＳＬは選択トランジスタ（ＳＥＬ）を介してＡＭＰと接続されている。
【0167】
また、イメージセンサ１００の各画素には、ＦＤに保持されている電荷を排出する（リセットする）ためのリセットトランジスタ（ＲＳＴ）が設けられている。さらに、図２３中の上下の左右両端に設けられた円に「Ｐ＋＋」の文字および記号が付された部分にはピニング端子が設けられる。
【0168】
また、同図に示されるＴＲ１乃至ＴＲ８は、それぞれＡＤＣ（アナログデジタル変換）回路を構成するトランジスタとされる。
【0169】
このイメージセンサ１００は、図１のイメージセンサ１０と同様に、少なくとも２つの半導体基板を積層して構成される構造を有しており、図２３において、イメージセンサ１００のＰＤの受光面は裏面に配置されることになる。
【0170】
すなわち、図２３の場合も、イメージセンサ１００は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図２３の裏面に配置される受光部が２次元行列状に配置された画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
【0171】
また、図２３には、上述の２つの半導体基板のうち、主にＦＤと画素トランジスタが設けられる半導体基板の表面が示されている。また、図２３には、受光面とＦＤの間に設けられる遮光膜の一部が示されている。
【0172】
そして、ＰＤとＦＤとを電気的に接続するために、転送ゲートトランジスタ（ＴＧ）が設けられている。すなわち、ＴＧは、紙面の奥行方向に半導体基板を貫通して設けられている。図２３の例では、図１の場合とは異なり、４つの画素のそれぞれに対応する４つのＴＧが設けられている。
【0173】
図２４は、図２３に示されるイメージセンサ１００における第２半導体基板上に形成される回路図である。同図に示されるように、４つの画素に対応するＰＤのそれぞれからＴＧを介してＦＤに電荷が転送される構成とされている。また、ＴＲ１乃至ＴＲ８によりＡＤＣ回路が構成されている。
【0174】
イメージセンサ１００の場合も、イメージセンサ１０の場合と同様に、画素トランジスタおよびＦＤが単結晶基板として構成される第２半導体基板２２内に形成される。
【0175】
従って、微細な画素信号にも適応できる良好なＩ−Ｖ特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
【0176】
また、イメージセンサ１００の場合も、イメージセンサ１０の場合と同様に、第１半導体基板２１のＰＤと第２半導体基板２２のＦＤとがＴＧによって電気的に接続され、かつ、第１半導体基板２１と第２半導体基板２２の接合界面がＴＧのチャネルのドレイン端近くに形成される。従って、電荷転送性能が劣化することもなく、素子の寿命やゲート酸化膜の耐性にも問題はない。
【0177】
以上においては、プレーナ型構造の半導体基板上に形成されるイメージセンサの例について説明したが、本技術は、メサ型構造の半導体基板上に形成されるイメージセンサに適用することもできる。図２５は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。
【0178】
図２５に示されるイメージセンサ１０は、メサ型構造を有する構成とされている。メサ型構造は、断面が台地（メサ）状で、厚み方向に電流を流すものである。メサ型構造を採用することにより、トランジスタ同士が完全に絶縁され、ノイズの混入などを抑止することが可能となる。
【0179】
図２５の場合も、イメージセンサ１０は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図２５の裏面に配置される受光部を２次元行列状に配置した画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
【0180】
図２６は、図２５のイメージセンサ１０の断面図である。同図に示されるように、イメージセンサ１０は、第１半導体基板２１、第２半導体基板２２、およびロジック層２３により構成されている。図中の「Ｐ」および「Ｎ」の記号は、それぞれＰ型半導体領域およびＮ型半導体領域を表している。また、「Ｐ＋」および「Ｐ−」、並びに、「Ｎ＋」および「Ｎ−」の記号は、それぞれ濃いＰ型および薄いＰ型、並びに、濃いＮ型および薄いＮ型を表しており、「＋」または「−」の数によって、その濃さと薄さが表現されている。なお、図２６において、図中下側がイメージセンサ１０の受光面となる。
【0181】
第１半導体基板２１は、主にＰＤが形成される半導体基板とされる。すなわち、図２６の下側から入射した光に対応する電荷が第１半導体基板２１のＰＤに蓄積されることになる。
【0182】
第２半導体基板２２は、主に画素トランジスタとＦＤが形成される半導体基板とされる。図２６の例では、ＦＤとともに画素トランジスタの１つであるＲＳＴが第２半導体基板２２上に形成されている。また、第２半導体基板２２の図中左側端部付近にはピニング端子が設けられている。
【0183】
ロジック層は、例えば、アナログデジタル変換回路（ＡＤＣ）などが形成される層とされる。
【0184】
図２６に示されるイメージセンサ１０は、図２の構成の場合と同様に、ＴＧが第１半導体基板２１のＰＤと第２半導体基板２２のＦＤとを電気的に接続している。すなわち、ＴＧは、第２半導体基板２２を貫通して第１半導体基板２１に達するように設けられている。すなわち、同図において、図中右側に示されたトランジスタであるＴＧは、ゲート端子が図中垂直方向に長く伸びている。
【0185】
なお、図中左側に示されたトランジスタはＲＳＴであり、図中でＲＳＴの左側にはピニング端子が示されている。
【0186】
また、ＴＧおよびＲＳＴの左右両側には、それぞれサイドウォールが形成されている。
【0187】
さらに、図２６の構成においても、やはり第２半導体基板２２の底部は、単結晶基板として構成されている。すなわち、イメージセンサ１０は、例えば、シリコン基板上に絶縁膜を形成して構成される第１半導体基板２１とシリコン単結晶基板として構成される第２半導体基板２２とを貼り合わせて構成される。
【0189】
また、上述したように、イメージセンサ１０は、第１半導体基板２１と第２半導体基板２２とを貼り合わせて構成されるので、第１半導体基板と第２半導体基板との貼り合わせ面が接合界面となる。
【0190】
また、トランジスタであるＴＧは、ゲート端子の図中下側に接している「Ｎ−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している「Ｎ」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。従って、図２２の場合も、イメージセンサ１０においては、トランジスタのチャネル内に接合界面が存在することになる。
【0191】
次に、図２６に示されるイメージセンサ１０の製造工程について説明する。
【0192】
最初に図２７に示されるように、シリコン基板として構成される第１半導体基板２１上にＳｉＯ２膜２１ａおよびＳｉＮ膜２１ｃが形成されたものを用意する。なお、図２７には、第１半導体基板内に「Ｐ」の記号が示されたＰ型半導体領域と、「Ｎ−−」の記号が示されたＮ型半導体領域が形成されており、Ｎ型半導体領域の部分がＰＤの電荷蓄積領域となる。
【0193】
そして、図２８に示されるように、ＳｉＯ２膜２１ａおよびＳｉＮ膜２１ｃ、並びにシリコン基板をドライエッチングする。これにより、後の工程でＴＧが形成される部分とピニング端子が形成される部分に対応する位置を除いて、ＳｉＯ２膜２１ａおよびＳｉＮ膜２１ｃ、並びにシリコン基板が除去される。
【0194】
その後、ＳｉＯ２膜２１ａおよびＳｉＮ膜２１ｃは除去され、図２９に示されるように、ピニング膜２１ｄ、ＳｉＯ２膜２１ｅ、および絶縁膜２１ｆが形成される。
【0195】
その後、図３０に示されるように、遮光膜としてのタングステン膜２１ｇが、例えば、スパッタ法によって形成され、図３１に示されるように、タングステン膜２１ｇの不要な部分がエッチングなどによって除去される。
【0196】
なお、タングステン膜２１ｇは、遮光膜として用いられるものなので、例えば、図２２を参照して上述した場合と同様に、端部がＴ字型（横Ｔ字型）に形成されるようにしてもよい。すなわち、ＴＧのゲート端子付近において、遮光膜の端部が垂直方向（ＴＧのゲート端子の延在方向と並行な方向）に長くなるように構成することで、遮光膜が設けられていない部分を通過して、第２半導体基板２２に到達する光を最小限に抑えることが可能となる。
【0197】
そして、図３２に示されるように、絶縁膜２１ｆとタングステン膜２１ｇの上に、さらにＳｉＯ２膜２１ｈを成長させた後、図３３に示されるように、ＳｉＯ２膜２１ｈを研磨して、その上にシリコン層２１ｉをエピタキシャル成長させる。
【0198】
その後、シリコン層２１ｂの表面を、例えば、ＣＭＰ法により研磨し、図３４に示されるように、シリコンイオンを注入する。これにより、第１半導体基板２１と第２半導体基板２２とを貼り合わせる際に、シリコン基板の接合性が向上する。
【0199】
なお、シリコンイオンを注入する代わりに、リン、ヒ素、またはボロンを熱拡散させるようにしてもよい。
【0200】
その後、図３５に示されるように、シリコン層２１ｂ上に濃いＰ型イオンを注入する。これにより、接触抵抗が低下する。なお、ＴＧが挿入される部分には、濃いＰ型イオンは注入されない。この部分は、ＴＧのチャネルを形成するからである。
【0201】
そして、図３６に示されるように、第２半導体基板２２が貼り合わせられる。この際、第１半導体基板２１と第２半導体基板２２の接合界面が形成されることになる。
【0202】
なお、第１半導体基板２１と第２半導体基板２２との貼り合わせは、例えば、プラズマ接合、熱アニール処理などによって行われる。また、後から第２半導体基板２２を研磨する際に基板の厚みを調整できるように、予め第２半導体基板２２内にＳｉＮストッパーを挿入しておいてもよい。例えば、第２半導体基板２２内にＳｉＮストッパーを挿入しておくことにより、第２半導体基板２２が必要以上に研磨されることを抑止することができる。
【0203】
その後、図３７に示されるように、画素トランジスタ、ＴＧのチャネルを形成するように、第２半導体基板２２にイオンが注入される。
【0204】
さらに、図３８に示されるように、ＴＧのゲート端子が配置される部分に孔が形成されるとともに、メサ型の形状となるように、第２半導体基板２２の一部がドライエッチングにより除去される。
【0206】
このポリシリコンの一部がエッチングにより除去されて、図４０に示されるように、ＴＧのゲート端子、ＲＳＴのゲート端子となる。なお、この際、サイドウォールも形成される。また、図４０に示されるように、第１半導体基板２１と第２半導体基板２２の接合界面は、ＴＧのゲート端子のドレイン端に近い位置となる。
【0207】
その後、図４１に示されるように、画素トランジスタ（ＲＳＴ）およびＴＧに接続される配線、ピニング端子などが形成されて、第２半導体基板２２上にロジック層２３が形成される。また、第１半導体基板２１下にはオンチップレンズが形成される。これにより、メサ型のイメージセンサ１０が完成する。
【0208】
図２５乃至図４１を参照して上述したメサ型のイメージセンサ１０の場合も、プレーナ型のイメージセンサ１０の場合と同様に、画素トランジスタおよびＦＤが単結晶基板として構成される第２半導体基板２２内に形成される。
【0209】
従って、微細な画素信号にも適応できる良好なＩ−Ｖ特性を得ることができ、画素毎の性能のバラツキを抑えることができる。
【0210】
また、メサ型のイメージセンサ１０の場合も、プレーナ型のイメージセンサ１０の場合と同様に、第１半導体基板２１のＰＤと第２半導体基板２２のＦＤとがＴＧによって電気的に接続され、かつ、第１半導体基板２１と第２半導体基板２２の接合界面がＴＧのチャネルのドレイン端近くに形成される。従って、電荷転送性能が劣化することもなく、素子の寿命やゲート酸化膜の耐性にも問題はない。
【0211】
図４２は、本技術を適用したイメージセンサのさらに別の実施の形態に係る構成例を示す平面図である。同図に示されるイメージセンサ１０において、プレーナ型構造の半導体基板上に形成された１画素分の領域が示されている。
【0212】
図４２のイメージセンサ１０の各画素も、図１の場合と同様に、フォトダイオードに蓄積された電荷を、フローティングデフュージョン（ＦＤ）に転送し、ＦＤに保持された電荷に対応する信号電圧を、増幅トランジスタ（ＡＭＰ）を介して読み出すようになされている。なお、信号電圧は、垂直信号線（ＶＳＬ）上に読み出され、ＶＳＬは選択トランジスタ（ＳＥＬ）を介してＡＭＰと接続されている。
【0213】
また、イメージセンサ１０の各画素には、ＦＤに保持されている電荷を排出する（リセットする）ためのリセットトランジスタ（ＲＳＴ）が設けられている。
【0214】
さらに、図４２中の左右に設けられた円に「Ｐ＋＋」の文字および記号が付された部分にはピニング端子が設けられる。
【0215】
図４２のイメージセンサ１０も、やはり少なくとも２つの半導体基板を積層して構成される構造を有しており、図４２において、イメージセンサ１０のＰＤの受光面は裏面に配置されることになる。また、同図では上述の２つの半導体基板のうち、主にＦＤと画素トランジスタが設けられる半導体基板の表面が示されている。
【0216】
すなわち、図４２の場合も、イメージセンサ１０は、実際には、複数の画素を有するイメージセンサとして構成され、例えば、図２１の裏面に配置される受光部を２次元行列状に配置した画素アレイが、カメラのレンズなどによって集光された光が結像する位置に配置される。
【0217】
この例では、イメージセンサ１０のＦＤがＡＭＰの一部と直接接続されている。例えば、図１を参照して上述した例においては、ＦＤとＡＭＰはメタル配線により接続されていた。また、図２０を参照して上述した例においては、ＡＭＰのゲート端子とＦＤとがメタル配線による接続ではなく、高濃度の不純物が注入されたポリシリコンにより接続されていた。これに対して、図４２の例では、ＦＤを構成するＮ型半導体領域がＡＭＰ下まで延在され、その一部がＡＭＰと直接接続されている。
【0218】
図４２に示されるように、ＦＤがＡＭＰの一部と直接接続されるようにすることで、ＦＤに保持された電荷に対応する信号電圧を、より正確に読み出すことができる。
【0219】
図２０、図２１、図２５、図４２などに例示した、第２半導体基板２２上に形成する画素トランジスタとロジック回路などで用いるトランジスタは、従来技術で提案されている例えば、ＦＩＮ ＦＥＴ型のトランジスタで形成してもよい。
【0221】
図４３の例においても、イメージセンサ１０は、第１半導体基板２１と第２半導体基板２２とを貼り合わせて構成されるので、第１半導体基板と第２半導体基板との貼り合わせ面が接合界面となる。
【0222】
また、トランジスタであるＴＧは、ゲート端子の図中下側に接している「Ｎ−−」の領域の一部がソース端となり、ゲート端子の図中上側において左側に接している「Ｎ」の領域の一部がドレイン端となる。すなわち、ゲート端子内のソース端からドレイン端までの部分にトランジスタのチャネルが形成されることになる。従って、図４３の場合も、イメージセンサ１０においては、トランジスタのチャネル内に界面が存在することになる。
【0223】
この例では、イメージセンサ１０において、第１半導体基板２１の下部にＰＤを形成するＮ型半導体領域６１が形成されており、その上側にＰＤを形成するＮ型半導体領域６２、および、ＰＤを形成するＮ型半導体領域６３が形成されている。
【0224】
そして、Ｎ型半導体領域６３の上には、ピニング層６５−１が形成され、Ｎ型半導体領域６２の上には、ピニング層６５−２が形成され、Ｎ型半導体領域６１の上には、ピニング層６５−３が形成されている。
【0225】
また、各ピニング層を電気的に接続するために、ピニング端子下の濃いＰ型半導体領域が、ピニング層６５−３に到達するまでイオン注入される。
【0226】
図４３に示される構成の場合、図中垂直方向に延在するＴＧのゲート端子の図中左側にＰＤが多段に形成されることになる。すなわち、ＴＧのチャネル付近にＰＤが複数設けられることになる。
【0227】
このように、ＰＤを多段化することにより、イメージセンサ１０におけるＰＤ全体の容量を増加させることが可能となる。
【0228】
また、Ｎ型半導体領域６１乃至Ｎ型半導体領域６３の表面積がそれぞれ異なるようにしてもよい。例えば、第１半導体基板２１と第２半導体基板２２の接合界面付近のＮ型半導体領域６３は、Ｎ型半導体領域６１およびＮ型半導体領域６２より表面積が大きくなるようにされてもよい。このようにすることで、イメージセンサ１０におけるＰＤ全体の容量をさらに増加させることが可能となる。
【0229】
上述した実施の形態においては、本技術を適用したイメージセンサを、シリコン半導体基板を用いて構成する例について説明したが、例えば、化合物半導体基板を用いて構成されるイメージセンサにも本技術を適用することができる。
【0230】
また、上述した実施の形態においては、第１半導体基板２１と第２半導体基板２２との接続部分には、シリコン層が形成されるようにしたが、接合部材を構成する部材としては、それらに限定されるものではないが、特定の半導体及び、化合物半導体で形成することができる。例えば、シリコン層の結晶形態により、単結晶シリコン、多結晶シリコン、アモルファスシリコンが形成されるようにしてもよい。また、ゲルマニウムなどの特定半導体にしてもよい。また、ＧａＡｓ、ＧａＮ、ＳｉＧｅ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＩｎＧａＺｎＯなどの化合物材料で形成されるようにしてもよい。
【0231】
これらの化合物半導体の結晶形態は、単結晶、多結晶、アモルファスが形成されるようにしてもよい。
【0232】
また、上述した実施の形態においては、第１半導体基板２１と第２半導体基板２２の結晶面方位は、異なってもよい。面方位を構成する部材としては、それらに限定されるものではないが、特定の面方位と異なる面方位で形成することができる。例えば、第１半導体基板２１を（１１１）の面方位にして、第２半導体基板２２を（１００）の面方位にするなどである。これによって、転送トランジスタ内のチャネルや画素トランジスタ内のチャネルの移動度を最適にすることができるようになる。
【0234】
また、例えば、図４５に示されるように、ＴＧのゲート下側の転送部分をＰ−として、転送トランジスタに隣接するように、Ｎ＋＋のＦＤを構成するようにしてもよい。このようにすることで、遮光性をさらに高めることが可能にできる。
【0235】
図４６は、本技術が適用される固体撮像装置の概略を示すシステム構成図である。ここでは、本技術を適用した固体撮像装置２００の構成の概略を示すシステム構成図が示されている。ここで、固体撮像装置２００は、上述した実施の形態に係るイメージセンサ１０、または、イメージセンサ１００を画素アレイ２１１の１つの画素として有するものとされる。
【0236】
図４６に示されるように、固体撮像装置２００は、図示せぬ半導体チップ上に形成された画素アレイ２１１と、周辺回路部とを有する構成となっている。この例では、周辺回路部が、垂直駆動回路２１２、カラムＡＤＣ回路２１３、水平駆動回路２１４およびシステム制御部２１５により構成されている。
【0237】
固体撮像装置２００はさらに、信号処理部２１８およびデータ格納部２１９を備えている。信号処理部２１８およびデータ格納部２１９については、本固体撮像装置２００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、本固体撮像装置２００と同じ基板上に搭載しても構わない。
【0238】
画素アレイ２１１には、光電変換素子（例えば、フォトダイオード：ＰＤ）を有する画素が行列状に２次元配置されている。すなわち、上述した実施の形態に係る構成のイメージセンサ１０、または、イメージセンサ１００の受光部によって画素アレイ２１１が構成される。
【0239】
画素アレイ２１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線２１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線２１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図４５では、画素駆動線２１６について１本として示しているが、１本に限られるものではない。画素駆動線２１６の一端は、垂直駆動回路２１２の各行に対応した出力端に接続されている。
【0240】
垂直駆動回路２１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ２１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動回路である。
【0241】
垂直駆動回路２１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線２１７の各々を通してカラムＡＤＣ回路２１３に供給される。カラムＡＤＣ回路２１３は、画素アレイ２１１の画素列ごとに、選択行の各単位画素から垂直信号線２１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【0242】
水平駆動回路２１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラムＡＤＣ回路２１３の画素列に対応する単位回路を順番に選択する。この水平駆動回路２１４による選択走査により、カラムＡＤＣ回路２１３で信号処理された画素信号が順番に出力される。
【0243】
システム制御部２１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基 に垂直駆動回路２１２、カラムＡＤＣ回路２１３および水平駆動回路２１４などの駆動制を行う。
【0244】
信号処理部２１８は、カラムＡＤＣ回路２１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。また、信号処理部２１８には、ロジック部が設けられ、ロジック部には、信号補正回路が設けられている。
【0245】
データ格納部２１９は、信号処理部２１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【0246】
図４７は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【0247】
図４７の撮像装置６００は、レンズ群などからなる光学部６０１、固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【0248】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置２００等の固体撮像装置を用いることができる。
【0249】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【0250】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0251】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はイメージセンサへの適用に限られるものではなく、画素アレイの画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。
【0252】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【0253】
さらに、本技術を、例えば、温度センサ、湿度センサ、加速度センサ、匂いセンサなどの各種のセンサに適用することも可能である。
【0254】
あるいはまた、本技術を半導体レーザに適用することも可能である。
【0255】
あるいはまた、ＭＥＭＳ（Micro Electro Mechanical Systems）において、本技術を採用することも可能である。
【0256】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【0257】
なお、本技術は以下のような構成も取ることができる。
【0258】
（１）第１の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを備え、
前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている
固体撮像装置。
（２）
前記転送トランジスタは、
ゲート端子が前記第１の半導体基板を貫通して前記第２の半導体基板に達するように形成されている
（１）に記載の固体撮像装置。
（３）
前記転送トランジスタのゲート端子の、
ソース端よりドレイン端に近い位置に前記接合界面が形成されている
（２）に記載の固体撮像装置。
（４）
前記第２の半導体基板には、少なくとも前記電荷保持部に保持された電荷に対応する信号電圧を増幅する増幅トランジスタ、前記電荷保持部に保持された電荷をリセットするリセットトランジスタ、および、信号線に送出すべき信号であって、前記電荷保持部から読み出された電荷に対応する信号を選択する選択トランジスタを含む画素トランジスタが、さらに形成される
（１）に記載の固体撮像装置。
（５）
前記増幅トランジスタのゲート端子と、前記電荷保持部とがシリコンによって接続される
（４）に記載の固体撮像装置。
（６）
前記増幅トランジスタ、前記リセットトランジスタ、および、前記選択トランジスタを接続するボディコンタクトとしてのＰ型半導体領域が形成される
（４）に記載の固体撮像装置。
（７）
前記電荷保持部を構成するＮ型半導体領域の一部が、前記増幅トランジスタと直接接続される
（４）に記載の固体撮像装置。
（８）
単結晶シリコン基板である前記第２の半導体基板を、シリコン基板である前記第１の半導体基板と貼り合わせて構成される
（４）に記載の固体撮像装置。
（９）
前記第１の半導体基板と前記第２の半導体基板との接合界面にシリコン層が形成されている
（８）に記載の固体撮像装置。
（１０）
前記シリコン層は、エピタキシャル成長により形成される
（９）に記載の固体撮像装置。
（１１）
前記シリコン層にシリコンイオンが注入され、前記第２の半導体基板と貼り合わせられる
（１０）に記載の固体撮像装置。
（１２）
前記第１の半導体基板内に遮光膜が埋め込まれている
（１）に記載の固体撮像装置。
（１３）
前記転送トランジスタのゲート端子付近において、前記遮光膜が設けられていない領域が存在し、
前記転送トランジスタのゲート端子付近において、前記遮光膜が前記転送トランジスタのゲート端子の延在方向と並行な方向に長く構成されている
（１２）に記載の固体撮像装置。
（１４）
前記遮光膜は、
タングステン、チタン、タンタル、ニッケル、モリブデン、クロム、イリジウム、または、タングステンシリコン化合物により構成される
（１２）に記載の固体撮像装置。
（１５）
複数の前記電荷蓄積部に対応して１つの前記電荷保持部が設けられる
（１）に記載の固体撮像装置。
（１６）
複数の前記電荷蓄積部が、前記第１の半導体基板と前記第２の半導体基板とが積層される方向に、多段化されている
（１）に記載の固体撮像装置。
（１７）
プレーナ型構造として構成される
（１）に記載の固体撮像装置。
（１８）
メサ型構造として構成される
（１）に記載の固体撮像装置。
（１９）
光電変換された電荷を蓄積する電荷蓄積部が形成される第１の半導体基板と、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部が形成される第２の半導体基板とを貼り合わせる工程と、
前記電荷蓄積部に蓄積された電荷を前記電荷保持部に転送する転送トランジスタを、前記第１の半導体基板および前記第２の半導体基板に形成する工程と
を含む固体撮像装置の製造方法。
（２０）
第１の半導体基板に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を保持する電荷保持部と、
前記第１の半導体基板および前記第２の半導体基板に形成され、前記電荷蓄積部に蓄積された電荷を、前記電荷保持部に転送する転送トランジスタとを有し、
前記第１の半導体基板と前記第２の半導体基板との接合界面が、前記転送トランジスタのチャネル内に形成されている固体撮像装置を備える
電子機器。
【符号の説明】
【0259】
１０ イメージセンサ， ２１ 第１半導体基板， ２１ａ シリコン層， ２２ 第２半導体基板， ４１−０乃至４１−２ 遮光膜， ２００ 固体撮像装置， ２１１ 画素アレイ， ２１２ 垂直駆動回路， ２１３ カラムＡＤＣ回路， ２１４ 水平駆動回路， ２１５ システム制御部， ２１８ 信号処理部， ６００ 撮像装置， ６０２ 固体撮像装置