特許 6021770 酸化物薄膜トランジスタ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6021770

(24)【登録日】2016年10月14日

(45)【発行日】2016年11月9日

(54)【発明の名称】酸化物薄膜トランジスタ及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20161027BHJP

   H01L 29/786 20060101ALI20161027BHJP

   H01L 21/28 20060101ALI20161027BHJP

   H01L 29/417 20060101ALI20161027BHJP

【ＦＩ】

   H01L29/78 619A

   H01L29/78 616U

   H01L29/78 616V

   H01L29/78 618B

   H01L21/28 B

   H01L21/28 301B

   H01L29/50 M

【請求項の数】12

【全頁数】24

(21)【出願番号】特願2013-192654(P2013-192654)

(22)【出願日】2013年9月18日

(65)【公開番号】特開2014-225627(P2014-225627A)

(43)【公開日】2014年12月4日

【審査請求日】2013年9月18日

(31)【優先権主張番号】10-2013-0054551

(32)【優先日】2013年5月14日

(33)【優先権主張国】KR

【前置審査】

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(72)【発明者】

【氏名】▲ペ▼ 鐘 旭

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００５−１７５０２３（ＪＰ，Ａ）

【文献】 特開２０１１−２２２７６７（ＪＰ，Ａ）

【文献】 特開２０１３−０６５８４３（ＪＰ，Ａ）

【文献】 特開２０１３−０８４９４１（ＪＰ，Ａ）

【文献】 特開２０１０−２１９５０６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

第１の導電膜からなるゲート電極と、
前記ゲート電極上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されるとともに、亜鉛系酸化物半導体からなる活性層と、
前記活性層上に形成されたソースおよびドレイン電極と、
前記ソースおよびドレイン電極上、かつ、前記ソースおよびドレイン電極の間の前記活性層上に形成されるとともに、前記活性層のバックチャネル領域のキュアのための酸素（１Ｅ＋２０／ｃｍ２以上）及び水素（１Ｅ＋２０／ｃｍ２以下）を含む、多孔質の金属酸化物絶縁膜からなる下部保護層と、
前記下部保護層上に形成されるとともに、高密度のシリコン酸化物からなる上部保護層と、
を有する薄膜トランジスタ。

【請求項2】

亜鉛系酸化物半導体からなる活性層と、
前記活性層上に形成されたソースおよびドレイン電極と、
前記ソースおよびドレイン電極の間の前記活性層上に形成されたゲート絶縁層と、
第１の導電膜からなるとともに、前記ゲート絶縁層上に形成されたゲート電極と、
前記ソースおよびドレイン電極上、かつ、前記ソースおよびドレイン電極の間の前記活性層上に形成されるとともに、前記活性層のバックチャネル領域のキュアのための酸素（１Ｅ＋２０／ｃｍ２以上）及び水素（１Ｅ＋２０／ｃｍ２以下）を含む、多孔質の金属酸化物絶縁膜からなる下部保護層と、
前記下部保護層上に形成されるとともに、高密度のシリコン酸化物からなる上部保護層と、
を有する薄膜トランジスタ。

【請求項3】

前記ソースおよびドレイン電極は、前記活性層上に形成された第２の導電膜からなる第１のソースおよびドレイン電極と、第３の導電膜からなるとともに前記第１のソースおよびドレイン電極上に形成された第２のソースおよびドレイン電極とを備える請求項１または２に記載の薄膜トランジスタ。

【請求項4】

前記第２の導電膜としてＴｉが用いられたときは、前記Ｔｉが酸化した結果としてのＴｉＯからなり、前記ソースおよびドレイン電極以外の領域に形成されたｉｎ−ｓｉｔｕ保護層をさらに備える、請求項３に記載の薄膜トランジスタ。

【請求項5】

前記下部保護層が１０Åから１００Åまでの範囲の膜厚を有する請求項３に記載の薄膜トランジスタ。

【請求項6】

前記下部保護層は、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘの少なくともいずれかを含む請求項１乃至５のいずれか１項に記載の薄膜トランジスタ。

【請求項7】

第１の導電膜からなるゲート電極を形成するステップと、
前記ゲート電極上にゲート絶縁層を形成するステップと、
亜鉛系酸化物半導体からなる活性層を前記ゲート絶縁層上に形成するステップと、
第２の導電膜からなるソースおよびドレイン電極を前記活性層上に形成するステップと、
前記活性層のバックチャネル領域のキュアのための酸素（１Ｅ＋２０／ｃｍ２以上）及び水素（１Ｅ＋２０／ｃｍ２以下）を含む、多孔質の金属酸化物絶縁膜からなる下部保護層を、前記ソースおよびドレイン電極上、かつ、前記ソースおよびドレイン電極の間の前記活性層上に形成するステップと、
高密度のシリコン酸化物からなる上部保護層を前記下部保護層上に形成するステップと、
を有する薄膜トランジスタの製造方法。

【請求項8】

亜鉛系酸化物半導体からなる活性層を形成するステップと、
前記活性層上に、第２の導電膜からなるソースおよびドレイン電極を形成するステップと、
前記ソースおよびドレイン電極の間のチャネル領域上にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上に第１の導電膜からなるゲート電極を形成するステップと、
前記活性層のバックチャネル領域のキュアのための酸素（１Ｅ＋２０／ｃｍ２以上）及び水素（１Ｅ＋２０／ｃｍ２以下）を含む、多孔質の金属酸化物絶縁膜からなる下部保護層を、前記ソースおよびドレイン電極上、かつ、前記ソースおよびドレイン電極の間の前記活性層上に形成するステップと、
高密度のシリコン酸化物からなる上部保護層を前記下部保護層上に形成するステップと、
を有する薄膜トランジスタの製造方法。

【請求項9】

前記下部保護層が１００℃から２５０℃までの範囲の温度にて、１０Åから１００Åまでの範囲の膜厚となるように形成される請求項７または８に記載の薄膜トランジスタの製造方法。

【請求項10】

前記第２の導電膜を酸化することによりｉｎ−ｓｉｔｕ保護層を形成するステップを更に備え、前記ソース及びドレイン電極としてＴｉが用いられたときは、該ｉｎ−ｓｉｔｕ保護層が、ＴｉＯからなり、且つ、該ソースおよびドレイン電極以外の領域に形成され、
前記ｉｎ−ｓｉｔｕ保護層として用いられるように、前記第２の導電膜の前記Ｔｉを前記ＴｉＯに酸化させる、請求項９に記載の薄膜トランジスタの製造方法。

【請求項11】

前記下部保護層を形成した後に、２００℃から３００℃までの範囲の温度にて該下部保護層に対して熱処理を行うステップを更に備える請求項９に記載の薄膜トランジスタの製造方法。

【請求項12】

前記下部保護層は、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘの少なくともいずれかを含む請求項７乃至１１のいずれか１項に記載の薄膜トランジスタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、酸化物薄膜トランジスタ及びその製造方法に関し、特に、非晶質亜鉛酸化物系半導体を活性層に用いた酸化物薄膜トランジスタ及びその製造方法に関する。

【背景技術】

【0002】

近年、情報ディスプレイへの関心が高まり、携帯可能な情報媒体を利用しようとする要求が高まるにつれて、既存の表示装置であるブラウン管（Cathode Ray Tube; CRT）に代わる軽量、薄型のフラットパネルディスプレイ（Flat Panel Display; FPD）に関する研究及び商業化が重点的に行われている。特に、このようなフラットパネルディスプレイのうち、液晶表示装置（Liquid Crystal Display; LCD）は、液晶の光学的異方性を利用して画像を表示する装置であって、解像度、カラー表示、画質などに優れており、ノートパソコンやデスクトップパソコンのモニタなどに盛んに適用されている。

【0003】

液晶表示装置は、カラーフィルタ基板と、アレイ基板と、前記カラーフィルタ基板と前記アレイ基板との間に形成された液晶層とを含む。

【0004】

液晶表示装置に主として用いられる駆動方式であるアクティブマトリクス（Active Matrix; AM）方式は、スイッチング素子として非晶質シリコン薄膜トランジスタ（Amorphous Silicon Thin Film Transistor; a-Si TFT）を用いて画素部の液晶を駆動する方式である。

【0005】

以下、図７を参照して一般的な液晶表示装置について詳細に説明する。

【0006】

図７は、一般的な液晶表示装置の構造を概略的に示す分解斜視図である。

【0007】

同図に示すように、一般的な液晶表示装置は、カラーフィルタ基板５と、アレイ基板１０と、カラーフィルタ基板５とアレイ基板１０との間に形成された液晶層３０とを含む。

【0008】

カラーフィルタ基板５は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色を実現する複数のサブカラーフィルタ７で構成されたカラーフィルタＣと、サブカラーフィルタ７を区分して液晶層３０を透過する光を遮断するブラックマトリクス６と、液晶層３０に電圧を印加する透明な共通電極８とからなる。

【0009】

また、アレイ基板１０は、縦横に配列されて複数の画素領域Ｐを定義する複数のゲートライン１６及びデータライン１７と、ゲートライン１６とデータライン１７との交差領域に形成されたスイッチング素子である薄膜トランジスタＴと、画素領域Ｐ上に形成された画素電極１８とからなる。

【0010】

カラーフィルタ基板５とアレイ基板１０とは、画像表示領域の外郭に形成されたシーラント（図示せず）により対向して貼り合わせられて液晶パネルを構成し、カラーフィルタ基板５とアレイ基板１０との貼り合わせは、カラーフィルタ基板５又はアレイ基板１０に形成された貼り合わせキー（図示せず）を用いて行う。

【0011】

一方、前述した液晶表示装置は、軽量、低消費電力という利点から最も注目されているが、発光素子ではなく、受光素子であるため、明るさ、コントラスト比（明暗比）、視野角などに技術的限界があり、これらの欠点を克服する新しいディスプレイ素子の開発が盛んに行われている。

【0012】

新しいフラットパネルディスプレイの１つである有機発光ダイオード（Organic Light Emitting Diode; OLED）は、自発光型であるため、液晶表示装置に比べて視野角やコントラスト比などに優れ、バックライトを必要としないので軽量、薄型が可能であり、消費電力面でも有利であるという利点がある。また、直流低電圧駆動が可能であり、応答速度が速く、特に製造コスト面で有利であるという利点がある。

【0013】

近年、有機ＥＬディスプレイの大面積化に関する研究が盛んに行われており、これを達成するために、有機発光ダイオードの駆動トランジスタとして、定電流特性を備えて安定した動作及び耐久性を実現する薄膜トランジスタの開発が求められている。

【0014】

前述した液晶表示装置に用いられる非晶質シリコン薄膜トランジスタは、低温工程で製造することができるが、移動度が非常に低く、定電流バイアス条件を満たさない。それに対して、多結晶シリコン薄膜トランジスタは、移動度が高く、定電流バイアス条件を満たす反面、均一な特性の確保が難しく、大面積化が困難であり、高温工程を必要とする。

【0015】

そこで、活性層を酸化物半導体で形成した酸化物薄膜トランジスタが開発されているが、酸化物半導体を既存のボトムゲート構造の薄膜トランジスタに適用した場合、ソース／ドレイン電極のエッチング工程で酸化物半導体が損傷して変性を起こすという問題があった。

【0016】

図８は、一般的な酸化物薄膜トランジスタの構造を概略的に示す断面図である。

【0017】

同図に示すように、一般的な酸化物薄膜トランジスタにおいては、基板１０上にゲート電極２１及びゲート絶縁層１５が形成され、ゲート絶縁層１５上に酸化物半導体からなる活性層２４が形成され、活性層２４上にソース／ドレイン電極２２、２３が形成される。

【発明の概要】

【発明が解決しようとする課題】

【0018】

このような一般的な酸化物薄膜トランジスタにおいては、ソース／ドレイン電極２２、２３を蒸着してエッチングする過程で、その下部の活性層２４（特に、図８のＡ部のバックチャネル領域）が損傷して変性を起こすことがある。これにより、素子の信頼性に問題が生じる。

【0019】

つまり、酸化物半導体からなる活性層はウェットエッチングの選択比がないため、ソース／ドレイン電極を形成する際には、一般的にドライエッチングが用いられ、近年、選択比が向上したウェットエッチングが試みられているが、この場合、均一度の悪い局部的なエッチングにより素子特性の劣化が生じる。

【0020】

また、ウェットエッチングを用いてソース／ドレイン電極を形成する場合は、エッチャントに耐性のない酸化物半導体の物性により、活性層の喪失や損傷が生じ、ドライエッチングを用いてソース／ドレイン電極を形成する場合は、酸化物半導体のバックスパッタリング及び酸素欠乏により、活性層の変性が生じる。

【0021】

特に、酸化物半導体との接触抵抗を考慮して、モリブデン（Ｍｏ）系金属をソース／ドレイン電極に適用する場合は、酸に耐性のない酸化物半導体に選択性のあるエッチャントの開発が難しい現状である。

【0022】

このように、酸化物半導体の環境敏感度及び露出時の後工程による劣化度が大きいため、エッチストッパ構造を適用しなければならないが、この場合、工程数及びマスク数の増加により量産性が低下するという欠点があった。

【0023】

本発明は、このような問題を解決するためになされたものであり、非晶質亜鉛酸化物系半導体を活性層に用いた酸化物薄膜トランジスタ及びその製造方法を提供することを目的とする。

【0024】

本発明の他の目的は、工程を追加することなく、ソース／ドレイン電極をパターニングする際に発生する活性層の損傷を防止すると共に、二重保護層構造を適用し、素子の安定性及び信頼性を向上させた、酸化物薄膜トランジスタ及びその製造方法を提供することにある。

【0025】

本発明のさらに他の目的及び特徴は、後述する発明の構成及び特許請求の範囲で説明される。

【課題を解決するための手段】

【0026】

上述の課題を解決するために、本発明の薄膜トランジスタは、第１の導電膜からなるゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されるとともに、亜鉛系酸化物半導体からなる活性層と、前記活性層上に形成されたソースおよびドレイン電極と、前記ソースおよびドレイン電極上、かつ、前記ソースおよびドレイン電極の間の前記活性層上に形成されるとともに、酸素を含む絶縁膜からなる下部保護層と、前記下部保護層上に形成されるとともに、前記下部保護層よりも高密度の上部保護層とを有する。

【0027】

また、本発明の他の薄膜トランジスタは、亜鉛系酸化物半導体からなる活性層と、前記活性層上に形成されたソースおよびドレイン電極と、前記ソースおよびドレイン電極の間の前記活性層上に形成されたゲート絶縁層と、第１の導電膜からなるとともに、前記ゲート絶縁層上に形成されたゲート電極と、前記ソースおよびドレイン電極上、かつ、前記ソースおよびドレイン電極の間の前記活性層上に形成されるとともに、酸素を含む絶縁膜からなる下部保護層と、前記下部保護層上に形成されるとともに、前記下部保護層よりも高密度の上部保護層とを有する。

【0028】

前記ソースおよびドレイン電極は、前記活性層上に形成された第２の導電膜からなる第１のソースおよびドレイン電極と、第３の導電膜からなるとともに前記第１のソースおよびドレイン電極上に形成された第２のソースおよびドレイン電極とを備える。

【0029】

本発明の薄膜トランジスタは、前記第２の導電膜を酸化することにより形成されるとともに、前記ソースおよびドレイン以外の領域に形成されたｉｎ−ｓｉｔｕ保護層をさらに備える。

【0030】

前記第１のソースおよびドレイン電極は、Ｔｉ、Ｔｉ合金、Ｍｏ、Ｍｏ合金、ＭｏＴｉの少なくともいずれかを含み、前記第２のソースおよびドレイン電極は、Ｃｕ、Ａｇ、Ｍｏの少なくともいずれかを含む。

【0031】

前記下部保護層は、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘ、ＳｉＯｘの少なくともいずれかを含む。

【発明の効果】

【0032】

本発明による酸化物薄膜トランジスタ及びその製造方法は、非晶質亜鉛酸化物系半導体を活性層に用いることにより、均一度が向上して大面積ディスプレイに適用することができるという効果がある。

【0033】

また、本発明による酸化物薄膜トランジスタ及びその製造方法は、ソース／ドレイン電極をパターニングする際に酸化物半導体に損傷を与えず、安定して優れた素子特性を確保することができるという効果がある。

【0034】

さらに、本発明による酸化物薄膜トランジスタ及びその製造方法は、二重層のソース／ドレイン電極の使用により、下部層を適宜選択することができ、接触抵抗を最小限に抑えることができ、ソース／ドレイン電極の下部層をＴｉで形成した場合、それをＴｉＯに酸化させてｉｎ ｓｉｔｕ保護層として用いることにより、工程を単純化することができるという効果がある。

【0035】

さらに、本発明による酸化物薄膜トランジスタ及びその製造方法は、二重層のソース／ドレイン電極上に、欠陥を改善する下部層と外部の影響を最小限に抑える上部層とからなる二重保護層を形成することにより、素子の安定性及び信頼性を向上させるという効果がある。

【0036】

さらに、本発明による酸化物薄膜トランジスタ及びその製造方法は、エッチストッパをパターニングするためのマスク工程が省略されて工程を単純化することができると共に、素子サイズが小さくなって素子性能を向上させるという効果がある。

【図面の簡単な説明】

【0037】

【図1】本発明の第１の実施の形態による酸化物薄膜トランジスタの構造を概略的に示す断面図である。

【図2A】図１に示す本発明の第１の実施の形態による酸化物薄膜トランジスタの製造工程を示す断面図である。

【図2B】図２Ａに続く工程を示す図である。

【図2C】図２Ｂに続く工程を示す図である。

【図2D】図２Ｃに続く工程を示す図である。

【図2E】図２Ｄに続く工程を示す図である。

【図2F】図２Ｅに続く工程を示す図である。

【図3】本発明の第２の実施の形態による酸化物薄膜トランジスタの構造を概略的に示す断面図である。

【図4A】図３に示す本発明の第２の実施の形態による酸化物薄膜トランジスタの製造工程を示す断面図である。

【図4B】図４Ａに続く工程を示す図である。

【図4C】図４Ｂに続く工程を示す図である。

【図4D】図４Ｃに続く工程を示す図である。

【図4E】図４Ｄに続く工程を示す図である。

【図4F】図４Ｅに続く工程を示す図である。

【図4G】図４Ｆに続く工程を示す図である。

【図5】本発明の第３の実施の形態による酸化物薄膜トランジスタの構造を概略的に示す断面図である。

【図6A】図５に示す本発明の第３の実施の形態による酸化物薄膜トランジスタの製造工程を示す断面図である。

【図6B】図６Ａに続く工程を示す図である。

【図6C】図６Ｂに続く工程を示す図である。

【図6D】図６Ｃに続く工程を示す図である。

【図6E】図６Ｄに続く工程を示す図である。

【図6F】図６Ｅに続く工程を示す図である。

【図6G】図６Ｆに続く工程を示す図である。

【図7】一般的な液晶表示装置の構造を概略的に示す分解斜視図である。

【図8】一般的な酸化物薄膜トランジスタの構造を概略的に示す断面図である。

【発明を実施するための形態】

【0038】

以下、本発明の好ましい実施の形態による酸化物薄膜トランジスタ及びその製造方法について、本発明の属する技術の分野における通常の知識を有する者が容易に実施できるように添付図面を参照して詳細に説明する。

【0039】

本発明の利点及び特徴、並びにそれらを達成する方法は、添付図面及び後述する実施の形態によりさらに明確になるであろう。しかし、本発明は、後述する実施の形態に限定されるものではなく、様々な形態で実現することができる。後述する実施の形態は、本発明の開示を完全にし、本発明の属する技術の分野における通常の知識を有する者に本発明の範疇を完全に理解させるために提供されるものであり、本発明の範疇は、特許請求の範囲により定められるべきである。なお、明細書全体にわたって、同一の構成要素には同一の符号を付す。図面において、層及び領域の大きさや相対的な大きさなどは、より明確な説明のために誇張することもある。

【0040】

素子又は層が他の素子又は層「上」もしくは「の上部」に存在するということは、素子又は層が他の素子又は層の直上にある場合だけでなく、中間にさらに他の素子又は層が存在する場合をも含む。それに対して、素子又は層が他の素子又は層「の直上」もしくは「のすぐ上」に存在するということは、中間にさらに他の素子又は層が存在しないことを示す。

【0041】

空間的に相対的な用語である「下」、「下部」、「上」、「上部」などは、図示のように１つの素子又は構成要素と他の素子又は構成要素との相関関係を容易に説明するために用いられる。空間的に相対的な用語は、図示の方向に加え、使用時や動作時の素子又は構成要素の様々な方向を含む用語として理解されるべきである。例えば、図示の素子をひっくり返すと、他の素子の「下」にあると記載されている素子の場合、他の素子の「上」にあることになる。つまり、例示的な用語である「下」は、下方向と上方向の両方を含むといえる。

【0042】

本明細書で用いられる用語は、実施の形態を説明するためのもので、本発明を限定するものではない。本明細書で用いられる単数の表現は、特に断らない限り、複数の表現を含む。本明細書で用いられる「含む」や「構成される」などの用語は、明細書に記載された素子、構成要素、段階及び／又は動作が存在することを指定しようとするもので、１つ又はそれ以上の他の素子、構成要素、段階及び／又は動作の存在や付加可能性を排除するものではない。

【0043】

図１は、本発明の第１の実施の形態による酸化物薄膜トランジスタの構造を概略的に示す断面図であり、非晶質亜鉛酸化物系半導体を活性層に用いた酸化物薄膜トランジスタの構造を示す。

【0044】

同図に示すように、本発明の第１の実施の形態による酸化物薄膜トランジスタは、所定の基板１１０上に形成されたゲート電極１２１と、ゲート電極１２１が形成された基板１１０上に形成されたゲート絶縁層１１５ａと、ゲート絶縁層１１５ａ上に形成され、非晶質亜鉛酸化物系半導体からなる活性層１２４と、活性層１２４の所定領域に電気的に接続されるソース／ドレイン電極１２２、１２３とを含む。

【0045】

このような本発明の第１の実施の形態による酸化物薄膜トランジスタにおいては、ソース／ドレイン電極１２２、１２３のパターニング時に発生する前記非晶質亜鉛酸化物系半導体、すなわち活性層１２４の損傷を防止すると共に、活性層１２４とソース／ドレイン電極１２２、１２３との接触抵抗を最小限に抑えるために、ソース／ドレイン電極１２２、１２３を二重層構造で形成する。

【0046】

すなわち、本発明の第１の実施の形態によるソース／ドレイン電極１２２、１２３は、上部層に形成され、前記非晶質亜鉛酸化物系半導体との接触抵抗に関係なく比抵抗が低い銅、金、モリブデンなどの金属からなる第２のソース／ドレイン電極１２２ｂ、１２３ｂと、活性層１２４と接触する下部層に形成され、第２のソース／ドレイン電極１２２ｂ、１２３ｂとのウェットエッチング時の選択性を有し、前記非晶質亜鉛酸化物系半導体との接触抵抗が低いチタン、モリブデンチタンなどのチタン合金、モリブデンなどの金属からなる第１のソース／ドレイン電極１２２ａ、１２３ａとからなるようにしてもよい。

【0047】

ここで、第１のソース／ドレイン電極１２２ａ、１２３ａは、ドライエッチングが要求される金属の厚さを最小化することにより、第１のソース／ドレイン電極１２２ａ、１２３ａのドライエッチング中に発生する活性層１２４の損傷を最小限に抑えることができる。

【0048】

このような本発明の第１の実施の形態による酸化物薄膜トランジスタは、非晶質亜鉛酸化物系半導体を用いて活性層１２４を形成することにより、移動度が高く、定電流バイアス条件を満たすと共に、均一な特性が確保されるので大面積ディスプレイに適用できるという利点がある。

【0049】

亜鉛酸化物（ＺｎＯ）は、酸素含有量によって導電性、半導体性及び抵抗性の３つの性質を全て実現できる物質であり、非晶質亜鉛酸化物系半導体を用いて活性層１２４を形成した酸化物薄膜トランジスタは、液晶表示装置や有機ＥＬディスプレイを含む大面積ディスプレイに適用できるという利点がある。

【0050】

また、近年、透明電子回路に多大な関心と活動が集中しているが、前記非晶質亜鉛酸化物系半導体を用いて活性層１２４を形成した酸化物薄膜トランジスタは、移動度が高いと共に、低温製作が可能であるため、透明電子回路に使用できるという利点がある。

【0051】

特に、本発明の第１の実施の形態による酸化物薄膜トランジスタは、前記亜鉛酸化物（ＺｎＯ）にインジウム（Ｉｎ）やガリウム（Ｇａ）などの重金属を含有するａ−ＩＧＺＯ半導体で活性層１２４を形成することを特徴とする。

【0052】

前記ａ−ＩＧＺＯ半導体は、透明であり、可視光線を通過させることができ、また、前記ａ−ＩＧＺＯ半導体で製造された酸化物薄膜トランジスタは、１〜１００ｃｍ^２／Ｖｓの移動度を有し、非晶質シリコン薄膜トランジスタに比べて移動度が高い特性を有する。

【0053】

また、前記ａ−ＩＧＺＯ半導体は、広いバンドギャップを有するため、色純度の高いＵＶ発光ダイオード（Light Emitting Diode; LED）、白色ＬＥＤや、その他の部品を製造でき、低温工程が可能であるため、軽く柔軟な製品を生産できるという特徴を有する。

【0054】

さらに、前記ａ−ＩＧＺＯ半導体で製造された酸化物薄膜トランジスタは、非晶質シリコン薄膜トランジスタと同様に均一な特性を有するため、部品構造も非晶質シリコン薄膜トランジスタのように簡単であり、大面積ディスプレイに適用できるという利点がある。

【0055】

このような特徴を有する本発明の第１の実施の形態による酸化物薄膜トランジスタは、スパッタリング時の反応ガス中の酸素濃度を調節することにより、活性層１２４のキャリア濃度を調節し、薄膜トランジスタの素子特性を調節することを特徴とする。一例として、活性層１２４は、酸素濃度１〜１０％の条件下で蒸着したａ−ＩＧＺＯ半導体で形成してもよい。

【0056】

さらに、本発明の第１の実施の形態による酸化物薄膜トランジスタは、ソース／ドレイン電極１２２、１２３を二重層以上の多層構造にし、上部層金属として前記ａ−ＩＧＺＯ半導体との接触抵抗に関係なく比抵抗が低い物質を選択し、下部層は薄く形成することにより、ドライエッチングによる酸化物半導体の損傷を最小限に抑えることを特徴とする。

【0057】

ただし、ソース／ドレイン電極１２２、１２３を多層構造にしても、酸化物半導体の損傷が完全に防止されるわけではなく、一部の活性層１２４が損傷して欠陥が生じる可能性が依然として存在する。

【0058】

そこで、本発明の第１の実施の形態による酸化物薄膜トランジスタにおいては、表面処理による欠陥領域の安定化に加え、上部保護層を用いる欠陥領域の安定化を図るが、欠陥領域を改善又は復元するために保護層を二重にし、下部保護層１１５ｂは欠陥を改善できるように所定条件で蒸着し、上部保護層１１５ｃは外部からの影響を最小限に抑えられるように所定条件で蒸着する。

【0059】

すなわち、下部保護層１１５ｂは、第１のソース／ドレイン電極１２２ａ、１２３ａのパターニング時にドライエッチングにより酸素が足りなくなったバックチャネル領域のキュア（curing）のために、酸素（好ましくは１Ｅ＋２０／ｃｍ^２以上）と微量の水素（好ましくは１Ｅ＋２０／ｃｍ^２以下）とを含む絶縁膜からなり、一例として、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘなどのＭＯｘ（Ｍ：金属）又はＳｉＯｘが挙げられる。ここで、多孔性絶縁層を形成するために、蒸着温度は２５０℃以下であることが好ましく、一例として、１００℃〜２５０℃の温度で１０Å〜１００Åの厚さになるように形成してもよい。このような条件で下部保護層１１５ｂを蒸着した後、２００℃〜３００℃の温度で追加熱処理を行うようにしてもよい。

【0060】

また、上部保護層１１５ｃは、薄膜トランジスタを外部環境から完全に遮断する層であり、ＳｉＯ_２を含む高密度膜からなるようにしてもよい。

【0061】

以下、このように構成される本発明の第１の実施の形態による酸化物薄膜トランジスタの製造方法について、図２Ａ〜図２Ｆを参照して詳細に説明する。

【0062】

図２Ａ〜図２Ｆは、図１に示す本発明の第１の実施の形態による酸化物薄膜トランジスタの製造工程を順次示す断面図である。

【0063】

図２Ａに示すように、透明な絶縁物質からなる基板１１０上に所定のゲート電極１２１を形成する。

【0064】

ここで、本発明による酸化物薄膜トランジスタに適用される非晶質亜鉛酸化物系複合半導体は、低温蒸着が可能であるので、プラスチック基板、ソーダライムガラスなど、低温工程に適用可能な基板を使用してもよい。また、非晶質特性を示すので、大面積ディスプレイ用基板を使用してもよい。

【0065】

ゲート電極１２１は、基板１１０の全面に第１の導電膜を蒸着し、フォトリソグラフィ工程（第１のマスク工程）で選択的にパターニングすることにより形成する。

【0066】

ここで、前記第１の導電膜は、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、タンタル（Ｔａ）などの低抵抗の不透明な導電物質で形成してもよく、インジウム錫酸化物（ＩＴＯ（Indium Tin Oxide））、インジウム亜鉛酸化物（ＩＺＯ（Indium Zinc Oxide））などの透明な導電物質で形成してもよく、前記導電物質が２種以上積層された多層構造で形成してもよい。

【0067】

次に、図２Ｂに示すように、ゲート電極１２１が形成された基板１１０の全面に、シリコン窒化膜（ＳｉＮｘ）、シリコン酸化膜（ＳｉＯ_２）などの無機絶縁膜又はハフニウム（Ｈｆ）オキシド、アルミニウムオキシドなどの高誘電率酸化膜からなるゲート絶縁層１１５ａを形成する。

【0068】

ゲート絶縁層１１５ａは、化学気相蒸着（Chemical Vapor Deposition; CVD）又はプラズマ化学気相蒸着（Plasma Enhanced Chemical Vapor Deposition; PECVD）により形成してもよい。

【0069】

そして、ゲート絶縁層１１５ａが形成された基板１１０の全面に、非晶質亜鉛酸化物系半導体を蒸着して所定の非晶質亜鉛酸化物系半導体層を形成し、フォトリソグラフィ工程（第２のマスク工程）で選択的にパターニングすることにより、ゲート電極１２１の上部に前記非晶質亜鉛酸化物系半導体からなる活性層１２４を形成する。

【0070】

ここで、前記非晶質亜鉛酸化物系複合半導体、特にａ−ＩＧＺＯ半導体は、ガリウム酸化物（Ｇａ_２Ｏ_３）、インジウム酸化物（Ｉｎ_２Ｏ_３）及び亜鉛酸化物（ＺｎＯ）の複合ターゲットを用いてスパッタリング方法により形成してもよく、その他に、化学気相蒸着や原子層蒸着（Atomic Layer Deposition; ALD）などの化学蒸着方法を用いてもよい。ただし、本発明はこれらに限定されるものではなく、活性層１２４はＭａＭｂＭｃＯｄ（Ｍａ，Ｍｂ，Ｍｃ：金属）の酸化物系半導体からなるようにしてもよい。

【0071】

また、前記ａ−ＩＧＺＯ半導体は、ガリウム、インジウム及び亜鉛の原子比がそれぞれ１：１：１、２：２：１、３：２：１、４：２：１などである複合酸化物ターゲットを用いて、非晶質亜鉛酸化物系半導体層を形成してもよい。

【0072】

このような本発明の第１の実施の形態による酸化物薄膜トランジスタにおいては、前記非晶質亜鉛酸化物系半導体層を形成するためのスパッタリング時の反応ガス中の酸素濃度を調節することにより、活性層１２４のキャリア濃度を調節するが、酸素濃度１〜１０％の条件で均一な素子特性を確保することができる。

【0073】

次に、図２Ｃに示すように、活性層１２４が形成された基板１１０の全面に、第２の導電膜１２０及び第３の導電膜１３０を形成する。

【0074】

ここで、第２の導電膜１２０としては、下部層の第１のソース／ドレイン電極を形成するために、その上部の第２のソース／ドレイン電極とのウェットエッチング時の選択性を有し、前記非晶質亜鉛酸化物系半導体との接触抵抗が低いチタン、モリブデンチタンなどのチタン合金、モリブデンなどの金属を使用してもよい。また、第２の導電膜１２０は、前記チタン、モリブデンチタンなどのチタン合金、モリブデンなどの金属に少なくとも１つの他の導電物質が積層された多層構造で形成してもよい。

【0075】

ここで、本発明の第１の実施の形態による第２の導電膜１２０は、約５０〜２００Åの薄厚に形成し、ドライエッチングを用いる場合は、約５０〜３００Åの薄厚に形成することにより、ドライエッチングによる酸化物半導体の損傷を最小限に抑えることができる。

【0076】

また、第３の導電膜１３０としては、上部層の第２のソース／ドレイン電極を形成するために、前記非晶質亜鉛酸化物系半導体との接触抵抗に関係なく比抵抗が低い銅、金、モリブデンなどの金属を使用してもよい。

【0077】

ここで、活性層１２４が形成された基板１１０上に第２の導電膜１２０を蒸着する前に、酸素プラズマ処理などの所定の表面処理を行ってもよいが、これは、第２の導電膜１２０としてチタンを選択した場合、前記チタンの強い酸化性により前記非晶質亜鉛酸化物系半導体の表面に余剰酸素を供給するためである。

【0078】

次に、図２Ｄに示すように、フォトリソグラフィ工程（第３マスク工程）で第３の導電膜１３０を選択的にパターニングすることにより、第２の導電膜１２０上に第３の導電膜１３０からなる第２のソース／ドレイン電極１２２ｂ、１２３ｂを形成する。

【0079】

ここで、第３の導電膜１３０のエッチングとしては、大面積及び均一度のためにウェットエッチングを用いることが好ましい。

【0080】

そして、その下部の第２の導電膜１２０を選択的にパターニングすることにより、第２の導電膜１２０からなる第１のソース／ドレイン電極１２２ａ、１２３ａを形成する。ここで、第２の導電膜１２０のエッチングとしては、ドライエッチングを用いてもよく、前述したように、約５０〜３００Åの薄厚に形成することにより、ドライエッチングによる酸化物半導体の損傷を最小限に抑えることができる。

【0081】

次に、図２Ｅに示すように、ソース／ドレイン電極１２２、１２３が形成された基板１１０の全面に、第２の導電膜１２０のドライエッチングによるバックチャネルの損傷をキュアするために、下部保護層１１５ｂを形成する。

【0082】

すなわち、前述したように、下部保護層１１５ｂは、第１のソース／ドレイン電極１２２ａ、１２３ａのパターニング時にドライエッチングにより酸素が足りなくなったバックチャネル領域のキュアのために、酸素（好ましくは１Ｅ＋２０／ｃｍ^２以上）と微量の水素（好ましくは１Ｅ＋２０／ｃｍ^２以下）とを含む絶縁膜からなり、一例として、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘなどのＭＯｘ（Ｍ：金属）又はＳｉＯｘが挙げられる。

【0083】

ここで、多孔性絶縁層を形成するために、蒸着温度は２５０℃以下であることが好ましく、一例として、１００℃〜２５０℃の温度で１０Å〜１００Åの厚さになるように形成してもよい。このような条件で下部保護層１１５ｂを蒸着した後、２００℃〜３００℃の温度で追加熱処理を行うようにしてもよい。

【0084】

次に、図２Ｆに示すように、下部保護層１１５ｂが形成された基板１１０の全面に、薄膜トランジスタを外部環境から完全に遮断するために、上部保護層１１５ｃを形成する。

【0085】

ここで、上部保護層１１５ｃは、ＳｉＯ_２を含む高密度膜からなるようにしてもよい。

【0086】

このように、本発明の第１の実施の形態による酸化物薄膜トランジスタは、欠陥領域を改善又は復元するために、保護層（下部保護層１１５ｂ及び上部保護層１１５ｃ）を二重にすることを特徴とする。

【0087】

一方、前記ソース／ドレイン電極の下部層をＴｉで形成した場合、これをＴｉＯに酸化させてｉｎ ｓｉｔｕ保護層として用いることにより、工程を単純化すると共に、接触抵抗を最小限に抑えることができるが、これを以下の本発明の第２の実施の形態により詳細に説明する。

【0088】

図３は、本発明の第２の実施の形態による酸化物薄膜トランジスタの構造を概略的に示す断面図である。本発明の第２の実施の形態による酸化物薄膜トランジスタは、ソース／ドレイン電極の下部層をＴｉで形成し、これをＴｉＯに酸化させてｉｎ ｓｉｔｕ保護層として用いることを除いては、本発明の第１の実施の形態による酸化物薄膜トランジスタと同様に構成される。

【0089】

同図に示すように、本発明の第２の実施の形態による酸化物薄膜トランジスタは、所定の基板２１０上に形成されたゲート電極２２１と、ゲート電極２２１が形成された基板２１０上に形成されたゲート絶縁層２１５ａと、ゲート絶縁層２１５ａ上に形成され、非晶質亜鉛酸化物系半導体からなる活性層２２４と、活性層２２４の所定領域に電気的に接続されるソース／ドレイン電極２２２、２２３とを含む。

【0090】

このような本発明の第２の実施の形態による酸化物薄膜トランジスタは、前述した本発明の第１の実施の形態による酸化物薄膜トランジスタと同様に、非晶質亜鉛酸化物系半導体を用いて活性層２２４を形成することにより、移動度が高く、定電流バイアス条件を満たすと共に、均一な特性が確保されるので大面積ディスプレイに適用できるという利点がある。

【0091】

また、本発明の第２の実施の形態による酸化物薄膜トランジスタは、前記亜鉛酸化物にインジウムやガリウムなどの重金属を含有するａ−ＩＧＺＯ半導体で活性層２２４を形成することを特徴とする。

【0092】

さらに、本発明の第２の実施の形態による酸化物薄膜トランジスタは、スパッタリング時の反応ガス中の酸素濃度を調節することにより、活性層２２４のキャリア濃度を調節し、薄膜トランジスタの素子特性を調節することを特徴とする。一例として、活性層２２４は、酸素濃度１〜１０％の条件下で蒸着したａ−ＩＧＺＯ半導体で形成してもよい。

【0093】

さらに、本発明の第２の実施の形態による酸化物薄膜トランジスタにおいては、ソース／ドレイン電極２２２、２２３のパターニング時に発生する前記非晶質亜鉛酸化物系半導体、すなわち活性層２２４の損傷を防止すると共に、活性層２２４とソース／ドレイン電極２２２、２２３との接触抵抗を最小限に抑えるために、ソース／ドレイン電極２２２、２２３を二重層構造で形成する。

【0094】

すなわち、本発明の第２の実施の形態によるソース／ドレイン電極２２２、２２３は、前述した本発明の第１の実施の形態と同様に、上部層に形成され、前記非晶質亜鉛酸化物系半導体との接触抵抗に関係なく比抵抗が低い銅、金、モリブデンなどの金属からなる第２のソース／ドレイン電極２２２ｂ、２２３ｂと、活性層２２４と接触する下部層に形成され、第２のソース／ドレイン電極２２２ｂ、２２３ｂとのウェットエッチング時の選択性を有し、前記非晶質亜鉛酸化物系半導体との接触抵抗が低いチタンからなる第１のソース／ドレイン電極２２２ａ、２２３ａとからなるようにしてもよい。

【0095】

特に、本発明の第２の実施の形態による酸化物薄膜トランジスタは、ソース／ドレイン電極２２２、２２３を二重層以上の多層構造で形成することにより、上部層金属として前記ａ−ＩＧＺＯ半導体との接触抵抗に関係なく比抵抗が低い物質を選択し、前記ソース／ドレイン電極の下部層をＴｉで形成した場合、これをＴｉＯに酸化させてｉｎ ｓｉｔｕ保護層２１５として用いることを特徴とする。

【0096】

さらに、本発明の第２の実施の形態による酸化物薄膜トランジスタにおいては、欠陥領域を改善又は復元するために保護層を二重にし、下部保護層２１５ｂは欠陥を改善できるように所定条件で蒸着し、上部保護層２１５ｃは外部からの影響を最小限に抑えられるように所定条件で蒸着する。

【0097】

すなわち、下部保護層２１５ｂは、酸素が足りなくなったバックチャネル領域のキュアのために、酸素（好ましくは１Ｅ＋２０／ｃｍ^２以上）と微量の水素（好ましくは１Ｅ＋２０／ｃｍ^２以下）とを含む絶縁膜からなり、一例として、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘなどのＭＯｘ（Ｍ：金属）又はＳｉＯｘが挙げられる。ここで、多孔性絶縁層を形成するために、蒸着温度は２５０℃以下であることが好ましく、一例として、１００℃〜２５０℃の温度で１０Å〜１００Åの厚さになるように形成してもよい。このような条件で下部保護層２１５ｂを蒸着した後、２００℃〜３００℃の温度で追加熱処理を行うようにしてもよい。

【0098】

また、上部保護層２１５ｃは、薄膜トランジスタを外部環境から完全に遮断する層であり、ＳｉＯ_２を含む高密度膜からなるようにしてもよい。

【0099】

以下、このように構成される本発明の第２の実施の形態による酸化物薄膜トランジスタの製造方法について、図４Ａ〜図４Ｇを参照して詳細に説明する。

【0100】

図４Ａ〜図４Ｇは、図３に示す本発明の第２の実施の形態による酸化物薄膜トランジスタの製造工程を順次示す断面図である。

【0101】

図４Ａに示すように、透明な絶縁物質からなる基板２１０上に所定のゲート電極２２１を形成する。

【0102】

ここで、本発明による酸化物薄膜トランジスタに適用される非晶質亜鉛酸化物系複合半導体は、低温蒸着が可能であるので、プラスチック基板、ソーダライムガラスなど、低温工程に適用可能な基板を使用してもよい。また、非晶質特性を示すので、大面積ディスプレイ用基板を使用してもよい。

【0103】

ゲート電極２２１は、基板２１０の全面に第１の導電膜を蒸着し、フォトリソグラフィ工程（第１のマスク工程）で選択的にパターニングすることにより形成する。

【0104】

ここで、前記第１の導電膜は、アルミニウム、アルミニウム合金、タングステン、銅、ニッケル、クロム、モリブデン、チタン、白金、タンタルなどの低抵抗の不透明な導電物質で形成してもよく、インジウム錫酸化物、インジウム亜鉛酸化物などの透明な導電物質で形成してもよく、前記導電物質が２種以上積層された多層構造で形成してもよい。

【0105】

次に、図４Ｂに示すように、ゲート電極２２１が形成された基板２１０の全面に、シリコン窒化膜、シリコン酸化膜などの無機絶縁膜又はハフニウムオキシド、アルミニウムオキシドなどの高誘電率酸化膜からなるゲート絶縁層２１５ａを形成する。

【0106】

そして、ゲート絶縁層２１５ａが形成された基板２１０の全面に、非晶質亜鉛酸化物系半導体を蒸着して所定の非晶質亜鉛酸化物系半導体層を形成し、フォトリソグラフィ工程（第２のマスク工程）で選択的にパターニングすることにより、ゲート電極２２１の上部に前記非晶質亜鉛酸化物系半導体からなる活性層２２４を形成する。

【0107】

ここで、前記非晶質亜鉛酸化物系複合半導体、特にａ−ＩＧＺＯ半導体は、ガリウム酸化物、インジウム酸化物及び亜鉛酸化物の複合ターゲットを用いてスパッタリング方法により形成してもよく、その他に、化学気相蒸着や原子層蒸着などの化学蒸着方法を用いてもよい。ただし、本発明はこれらに限定されるものではなく、活性層２２４はＭａＭｂＭｃＯｄ（Ｍａ，Ｍｂ，Ｍｃ：金属）の酸化物系半導体からなるようにしてもよい。

【0108】

また、前記ａ−ＩＧＺＯ半導体は、ガリウム、インジウム及び亜鉛の原子比がそれぞれ１：１：１、２：２：１、３：２：１、４：２：１などである複合酸化物ターゲットを用いて、非晶質亜鉛酸化物系半導体層を形成してもよい。

【0109】

前述したように、このような本発明の第２の実施の形態による酸化物薄膜トランジスタにおいては、前記非晶質亜鉛酸化物系半導体層を形成するためのスパッタリング時の反応ガス中の酸素濃度を調節することにより、活性層２２４のキャリア濃度を調節するが、酸素濃度１〜１０％の条件で均一な素子特性を確保することができる。

【0110】

次に、図４Ｃに示すように、活性層２２４が形成された基板２１０の全面に、第２の導電膜２２０及び第３の導電膜２３０を形成する。

【0111】

ここで、第２の導電膜２２０としては、下部層の第１のソース／ドレイン電極を形成するために、その上部の第２のソース／ドレイン電極とのウェットエッチング時の選択性を有し、前記非晶質亜鉛酸化物系半導体との接触抵抗が低いチタンを使用してもよい。また、第２の導電膜２２０は、前記チタンに少なくとも１つの他の導電物質が積層された多層構造で形成してもよい。

【0112】

ここで、本発明の第２の実施の形態による第２の導電膜２２０は、約５０〜２００Åの薄厚に形成し、ドライエッチングを用いる場合は、約５０〜３００Åの薄厚に形成することにより、ドライエッチングによる酸化物半導体の損傷を最小限に抑えることができる。

【0113】

また、第３の導電膜２３０としては、上部層の第２のソース／ドレイン電極を形成するために、前記非晶質亜鉛酸化物系半導体との接触抵抗に関係なく比抵抗が低い銅、金、モリブデンなどの金属を使用してもよい。

【0114】

ここで、活性層２２４が形成された基板２１０上に第２の導電膜２２０を蒸着する前に、酸素プラズマ処理などの所定の表面処理を行ってもよいが、これは、第２の導電膜２２０としてチタンを選択した場合、前記チタンの強い酸化性により前記非晶質亜鉛酸化物系半導体の表面に余剰酸素を供給するためである。

【0115】

次に、図４Ｄに示すように、フォトリソグラフィ工程（第３マスク工程）で第３の導電膜２３０を選択的にパターニングすることにより、第２の導電膜２２０上に第３の導電膜２３０からなる第２のソース／ドレイン電極２２２ｂ、２２３ｂを形成する。

【0116】

ここで、第３の導電膜２３０のエッチングとしては、大面積及び均一度のためにウェットエッチングを用いることが好ましい。

【0117】

次に、図４Ｅに示すように、第２の導電膜２２０としてチタンを適用する場合は、第３の導電膜２３０をウェットエッチングした後、酸素プラズマ処理又は酸素含有雰囲気での所定の熱処理により、露出した第２の導電膜２２０を酸化させ、ＴｉＯからなるｉｎ ｓｉｔｕ保護層２１５を形成する。ここで、活性層２２４の上部に位置するｉｎ ｓｉｔｕ保護層２１５は、活性層２２４のバックチャネルを保護する役割を果たす。

【0118】

また、上部に第２のソース／ドレイン電極２２２ｂ、２２３ｂが位置する第２の導電膜２２０は、ｉｎ ｓｉｔｕ保護層２１５と区別され、第２の導電膜２２０からなる第１のソース／ドレイン電極２２２ａ、２２３ａを構成する。

【0119】

このように、ソース／ドレイン電極２２２、２２３の下部層をＴｉで形成した場合、これをＴｉＯに酸化させてｉｎ ｓｉｔｕ保護層２１５として用いることにより、工程を単純化すると共に、接触抵抗を最小限に抑えることができる。

【0120】

すなわち、第２の導電膜２２０としてチタンを適用する場合、前記チタンの常温で酸化する程度はΔＨ＝−９４０ＫＪ／ｍｏｌであり、これは亜鉛（−３５０ＫＪ／ｍｏｌ）に比べて約２．５倍大きいため、第１のソース／ドレイン電極２２２ａ、２２３ａと接触する活性層２２４のソース／ドレイン領域での前記非晶質亜鉛酸化物系半導体は、導体に転移し、接触抵抗が最小限に抑えられ、素子性能が向上する。

【0121】

次に、図４Ｆに示すように、ソース／ドレイン電極２２２、２２３が形成された基板２１０の全面に、バックチャネルの損傷をキュアするために、下部保護層２１５ｂを形成する。

【0122】

すなわち、前述したように、下部保護層２１５ｂは、バックチャネル領域のキュアのために、酸素（好ましくは１Ｅ＋２０／ｃｍ^２以上）と微量の水素（好ましくは１Ｅ＋２０／ｃｍ^２以下）とを含む絶縁膜からなり、一例として、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘなどのＭＯｘ（Ｍ：金属）又はＳｉＯｘが挙げられる。

【0123】

ここで、多孔性絶縁層を形成するために、蒸着温度は２５０℃以下であることが好ましく、一例として、１００℃〜２５０℃の温度で１０Å〜１００Åの厚さになるように形成してもよい。このような条件で下部保護層２１５ｂを蒸着した後、２００℃〜３００℃の温度で追加熱処理を行うようにしてもよい。

【0124】

次に、図４Ｇに示すように、下部保護層２１５ｂが形成された基板２１０の全面に、薄膜トランジスタを外部環境から完全に遮断するために、上部保護層２１５ｃを形成する。

【0125】

ここで、上部保護層２１５ｃは、ＳｉＯ_２を含む高密度膜からなるようにしてもよい。

【0126】

一方、前述した本発明の二重保護層構造は、ボトムゲート構造の薄膜トランジスタだけでなく、コプラナ構造の薄膜トランジスタにも適用することができるが、これを以下の本発明の第３の実施の形態により詳細に説明する。

【0127】

図５は、本発明の第３の実施の形態による酸化物薄膜トランジスタの構造を概略的に示す断面図であり、自己整合（self aligned）したコプラナ構造の酸化物薄膜トランジスタを示す。

【0128】

同図に示すように、本発明の第３の実施の形態による酸化物薄膜トランジスタは、所定の基板３１０上に形成されたバッファ層３１１と、バッファ層３１１上に形成され、非晶質亜鉛酸化物系半導体からなる活性層３２４と、ゲート絶縁層３１５ａを介して活性層３２４上に形成されたゲート電極３２１と、活性層３２４上に形成され、活性層３２４の所定領域、すなわちソース／ドレイン領域３２４ａ、３２４ｂに電気的に接続されるソース／ドレイン電極３２２、３２３とを含む。

【0129】

同図において、符号３２４ｃは、その上部のゲート電極３２１により定義され、ソース領域３２４ａとドレイン領域３２４ｂとの間に伝導チャネルを形成するチャネル領域を示す。

【0130】

このような本発明の第３の実施の形態による酸化物薄膜トランジスタは、前述した第１及び第２の実施の形態による酸化物薄膜トランジスタと同様に、非晶質亜鉛酸化物系半導体を用いて活性層３２４を形成することにより、移動度が高く、定電流バイアス条件を満たすと共に、均一な特性が確保されるので大面積ディスプレイに適用できるという利点がある。

【0131】

また、本発明の第３の実施の形態による酸化物薄膜トランジスタは、前記亜鉛酸化物にインジウムやガリウムなどの重金属を含有するａ−ＩＧＺＯ半導体で活性層３２４を形成することを特徴とする。

【0132】

さらに、本発明の第３の実施の形態による酸化物薄膜トランジスタは、スパッタリング時の反応ガス中の酸素濃度を調節することにより、活性層３２４のキャリア濃度を調節し、薄膜トランジスタの素子特性を調節することを特徴とする。一例として、活性層３２４は、酸素濃度１〜１０％の条件下で蒸着したａ−ＩＧＺＯ半導体で形成してもよい。

【0133】

このような特徴を有する本発明の第３の実施の形態による酸化物薄膜トランジスタは、活性層３２４の上部にゲート電極３２１とソース／ドレイン電極３２２、３２３が位置するコプラナ構造を適用することにより、ソース／ドレイン電極３２２、３２３をエッチングする際に活性層３２４のチャネル領域３２４ｃに損傷を与えず、優れた素子特性を確保できるという特徴を有する。

【0134】

もっとも、このようなコプラナ構造の酸化物薄膜トランジスタは、活性層３２４のソース／ドレイン領域３２４ａ、３２４ｂとソース／ドレイン電極３２２、３２３との接触領域とゲート電極３２１との間に所定距離離れた領域、すなわちオフセット領域を有するが、従来、当該オフセット領域は、前記接触領域に比べて抵抗の大きい抵抗領域として作用するため、素子特性を不安定にしていた。

【0135】

そこで、本発明の第３の実施の形態による酸化物薄膜トランジスタは、コプラナ構造を適用すると共に、ゲート電極３２１のパターニング時にドライエッチングにより活性層３２４をオーバーエッチングし、前記オフセット領域を含むソース／ドレイン領域３２４ａ、３２４ｂを導体化することにより、安定した素子特性を実現することを特徴とする。ただし、本発明はこれに限定されるものではなく、ゲート絶縁層３１５ａを所定部分残し、ソース／ドレイン電極３２２、３２３のパターニング時に残存するゲート絶縁層３１５ａを除去して導体化を行うようにしてもよいが、これは、ゲート絶縁層３１５ａを完全に除去して導体化した領域がソース／ドレイン電極３２２、３２３のパターニング時に二重に導体化する恐れを回避できるという利点がある。

【0136】

さらに、本発明の第３の実施の形態による酸化物薄膜トランジスタにおいては、活性層３２４とソース／ドレイン電極３２２、３２３との接触抵抗を最小限に抑えるために、ソース／ドレイン電極３２２、３２３を二重層構造で形成してもよい。

【0137】

すなわち、本発明の第３の実施の形態によるソース／ドレイン電極３２２、３２３は、前述した本発明の第１及び第２の実施の形態と同様に、上部層に形成され、前記非晶質亜鉛酸化物系半導体との接触抵抗に関係なく比抵抗が低い銅、金、モリブデンなどの金属からなる第２のソース／ドレイン電極３２２ｂ、３２３ｂと、活性層３２４と接触する下部層に形成され、第２のソース／ドレイン電極３２２ｂ、３２３ｂとのウェットエッチング時の選択性を有し、前記非晶質亜鉛酸化物系半導体との接触抵抗が低いチタン、モリブデンチタンなどのチタン合金、モリブデンなどの金属からなる第１のソース／ドレイン電極３２２ａ、３２３ａとからなるようにしてもよい。

【0138】

さらに、本発明の第３の実施の形態による酸化物薄膜トランジスタにおいては、欠陥領域を改善又は復元するために保護層を二重にし、下部保護層３１５ｂは欠陥を改善できるように所定条件で蒸着し、上部保護層３１５ｃは外部からの影響を最小限に抑えられるように所定条件で蒸着する。

【0139】

このようなコプラナ構造の本発明の第３の実施の形態による酸化物薄膜トランジスタにおいては、バックチャネル領域がゲート絶縁層３１５ａにより保護されるが、前述した本発明の第１及び第２の実施の形態と同様に、下部保護層３１５ｂは、バックチャネル領域のキュアのために、酸素（好ましくは１Ｅ＋２０／ｃｍ^２以上）と微量の水素（好ましくは１Ｅ＋２０／ｃｍ^２以下）とを含む絶縁膜からなり、一例として、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘなどのＭＯｘ（Ｍ：金属）又はＳｉＯｘが挙げられる。ここで、多孔性絶縁層を形成するために、蒸着温度は２５０℃以下であることが好ましく、一例として、１００℃〜２５０℃の温度で１０Å〜１００Åの厚さになるように形成してもよい。このような条件で下部保護層３１５ｂを蒸着した後、２００℃〜３００℃の温度で追加熱処理を行うようにしてもよい。

【0140】

また、上部保護層３１５ｃは、薄膜トランジスタを外部環境から完全に遮断する層であり、ＳｉＯ_２を含む高密度膜からなるようにしてもよい。

【0141】

以下、このように構成される本発明の第３の実施の形態による酸化物薄膜トランジスタの製造方法について、図６Ａ〜図６Ｇを参照して詳細に説明する。

【0142】

図６Ａ〜図６Ｇは、図５に示す本発明の第３の実施の形態による酸化物薄膜トランジスタの製造工程を順次示す断面図である。

【0143】

図６Ａに示すように、透明な絶縁物質からなる基板３１０上に所定の酸化物半導体、例えば非晶質亜鉛酸化物系半導体を蒸着し、フォトリソグラフィ工程（第１のマスク工程）で選択的にパターニングすることにより、基板３１０上に前記酸化物半導体からなる活性層３２４を形成する。

【0144】

ここで、基板３１０上に前記酸化物半導体を蒸着する前に、基板３１０上にバッファ層３１１を形成するようにしてもよい。

【0145】

バッファ層３１１は、基板３１０中に存在するナトリウム（Ｎａ）などの不純物が熱処理などの工程で上部層に浸透することを防止する役割を果たすが、本発明においては、酸化物半導体を用いて活性層３２４を形成することから、バッファ層３１１を省略してもよい。

【0146】

ここで、本発明による酸化物薄膜トランジスタに適用される非晶質亜鉛酸化物系複合半導体は、低温蒸着が可能であるので、プラスチック基板、ソーダライムガラスなど、低温工程に適用可能な基板を使用してもよい。また、非晶質特性を示すので、大面積ディスプレイ用基板を使用してもよい。

【0147】

ここで、前記非晶質亜鉛酸化物系複合半導体、特にａ−ＩＧＺＯ半導体は、ガリウム酸化物、インジウム酸化物及び亜鉛酸化物の複合ターゲットを用いてスパッタリング方法により形成してもよく、その他に、化学気相蒸着や原子層蒸着などの化学蒸着方法を用いてもよい。ただし、本発明はこれらに限定されるものではなく、活性層３２４はＭａＭｂＭｃＯｄ（Ｍａ，Ｍｂ，Ｍｃ：金属）の酸化物系半導体からなるようにしてもよい。

【0148】

また、前記ａ−ＩＧＺＯ半導体は、ガリウム、インジウム及び亜鉛の原子比がそれぞれ１：１：１、２：２：１、３：２：１、４：２：１などである複合酸化物ターゲットを用いて、非晶質亜鉛酸化物系半導体層を形成してもよい。

【0149】

前述したように、このような本発明の第３の実施の形態による酸化物薄膜トランジスタにおいては、前記非晶質亜鉛酸化物系半導体層を形成するためのスパッタリング時の反応ガス中の酸素濃度を調節することにより、活性層３２４のキャリア濃度を調節するが、酸素濃度１〜１０％の条件で均一な素子特性を確保することができる。

【0150】

次に、図６Ｂに示すように、活性層３２４が形成された基板３１０上に所定の絶縁膜及び第１の導電膜を蒸着し、フォトリソグラフィ工程（第２のマスク工程）で選択的にパターニングすることにより、活性層３２４上に前記第１の導電膜からなるゲート電極３２１を形成する。

【0151】

ゲート電極３２１は、前記絶縁膜からなるゲート絶縁層３１５ａを介して活性層３２４の上方に形成される。ここで、活性層３２４及びゲート電極３２１は、回折マスク又はハーフトーンマスクを用いて１回のマスク工程で形成するようにしてもよい。

【0152】

ここで、前記絶縁膜は、シリコン窒化膜、シリコン酸化膜などの無機絶縁膜又はハフニウムオキシド、アルミニウムオキシドなどの高誘電率酸化膜からなり、前記絶縁膜のエッチングには、酸素プラズマ処理などのドライエッチングを用いる。なお、ＳｉＯｘ、ＨｆＯｘ又はＡｌＯｘなどの酸化物系で絶縁膜を形成する場合は、前記絶縁膜を蒸着する前に、表面処理又は熱処理を行うようにしてもよい。

【0153】

また、前記第１の導電膜は、アルミニウム、アルミニウム合金、タングステン、銅、ニッケル、クロム、モリブデン、チタン、白金、タンタルなどの低抵抗の不透明な導電物質で形成してもよく、インジウム錫酸化物、インジウム亜鉛酸化物などの透明な導電物質で形成してもよく、前記導電物質が２種以上積層された多層構造で形成してもよい。

【0154】

このようなドライエッチングにより活性層３２４の露出した領域がオーバーエッチングされ、オフセット領域を含むソース／ドレイン領域３２４ａ、３２４ｂが形成される。

【0155】

すなわち、ゲート絶縁層３１５ａをパターニングするために酸素プラズマ処理により前記絶縁膜をオーバーエッチングする際に、露出した活性層３２４の抵抗が酸素プラズマにより減少し、活性層３２４にソース／ドレイン領域３２４ａ、３２４ｂが形成される。ただし、本発明はこれに限定されるものではなく、ゲート絶縁層３１５ａをパターニングした後、酸素プラズマなどの表面処理又は熱処理により、露出した活性層３２４の抵抗を変化させ、ソース／ドレイン領域３２４ａ、３２４ｂを形成するようにしてもよい。また、本発明においては、ゲート絶縁層３１５ａを所定部分残し、ソース／ドレイン電極３２２、３２３のパターニング時に残存するゲート絶縁層３１５ａを除去して導体化を行うようにしてもよい。

【0156】

ここで、ゲート絶縁層３１５ａの下部に位置する活性層３２４は、伝導チャネルを形成するチャネル領域３２４ｃを構成する。

【0157】

次に、図６Ｃに示すように、活性層３２４が形成された基板３１０の全面に、第２の導電膜３２０及び第３の導電膜３３０を形成する。

【0158】

ここで、第２の導電膜３２０としては、下部層の第１のソース／ドレイン電極を形成するために、その上部の第２のソース／ドレイン電極とのウェットエッチング時の選択性を有し、前記非晶質亜鉛酸化物系半導体との接触抵抗が低いチタン、モリブデンチタンなどのチタン合金、モリブデンなどの金属を使用してもよい。また、第２の導電膜３２０は、前記チタン、モリブデンチタンなどのチタン合金、モリブデンなどの金属に少なくとも１つの他の導電物質が積層された多層構造で形成してもよい。

【0159】

ここで、本発明の第３の実施の形態による第２の導電膜３２０は、約５０〜２００Åの薄厚に形成し、ドライエッチングを用いる場合は、約５０〜３００Åの薄厚に形成することにより、ドライエッチングによる酸化物半導体の損傷を最小限に抑えることができる。

【0160】

また、第３の導電膜３３０としては、上部層の第２のソース／ドレイン電極を形成するために、前記非晶質亜鉛酸化物系半導体との接触抵抗に関係なく比抵抗が低い銅、金、モリブデンなどの金属を使用してもよい。

【0161】

ここで、活性層３２４が形成された基板３１０上に第２の導電膜３２０を蒸着する前に、酸素プラズマ処理などの所定の表面処理を行ってもよいが、これは、第２の導電膜３２０としてチタンを選択した場合、前記チタンの強い酸化性により前記非晶質亜鉛酸化物系半導体の表面に余剰酸素を供給するためである。

【0162】

次に、図６Ｄに示すように、フォトリソグラフィ工程（第３マスク工程）で第３の導電膜３３０を選択的にパターニングすることにより、第２の導電膜３２０上に第３の導電膜３３０からなる第２のソース／ドレイン電極３２２ｂ、３２３ｂを形成する。

【0163】

ここで、第３の導電膜３３０のエッチングとしては、大面積及び均一度のためにウェットエッチングを用いることが好ましい。

【0164】

次に、図６Ｅに示すように、その下部の第２の導電膜３２０を選択的にパターニングすることにより、第２の導電膜３２０からなる第１のソース／ドレイン電極３２２ａ、３２３ａを形成する。ここで、第２の導電膜３２０のエッチングとしては、ドライエッチングを用いてもよく、前述したように、約５０〜３００Åの薄厚に形成することにより、ドライエッチングによる酸化物半導体の損傷を最小限に抑えることができる。

【0165】

次に、図６Ｆに示すように、ソース／ドレイン電極３２２、３２３が形成された基板３１０の全面に、下部保護層３１５ｂを形成する。

【0166】

すなわち、前述したように、下部保護層３１５ｂは、酸素（好ましくは１Ｅ＋２０／ｃｍ^２以上）と微量の水素（好ましくは１Ｅ＋２０／ｃｍ^２以下）とを含む絶縁膜からなり、一例として、ＴｉＯｘ、ＴａＯｘ、ＡｌＯｘなどのＭＯｘ（Ｍ：金属）又はＳｉＯｘが挙げられる。

【0167】

ここで、多孔性絶縁層を形成するために、蒸着温度は２５０℃以下であることが好ましく、一例として、１００℃〜２５０℃の温度で１０Å〜１００Åの厚さになるように形成してもよい。このような条件で下部保護層３１５ｂを蒸着した後、２００℃〜３００℃の温度で追加熱処理を行うようにしてもよい。

【0168】

また、チタンを第２の導電膜として使用する場合、露出した第２の導電膜３２０を酸化し、第３の導電膜３３０のウェットエッチングの後に、酸素プラズマまたは酸素雰囲気下での所定の熱処理により、ＴｉＯを形成し、ＴｉＯからなるｉｎ−ｓｉｔｕ保護層３１５を形成しても良い。

【0169】

次に、図６Ｇに示すように、下部保護層３１５ｂが形成された基板３１０の全面に、薄膜トランジスタを外部環境から完全に遮断するために、上部保護層３１５ｃを形成する。

【0170】

ここで、上部保護層３１５ｃは、ＳｉＯ_２を含む高密度膜からなるようにしてもよい。

【0171】

前述したように、本発明は、液晶表示装置だけでなく、薄膜トランジスタを用いて製造する他の表示装置、例えば、駆動トランジスタに有機発光ダイオードが接続された有機ＥＬディスプレイ装置にも適用することができる。

【0172】

さらに、本発明は、移動度が高いと共に低温工程が可能な非晶質亜鉛酸化物系半導体を活性層に用いることにより、透明電子回路やフレキシブルディスプレイにも適用することができる。

【0173】

以上の説明に多くの事項が具体的に記載されているが、これは発明の範囲を限定するものではなく、好ましい実施形態の例示として解釈されるべきである。従って、本発明の範囲は、前述した実施形態によって定められるのでなく、特許請求の範囲とその均等物によって定められるべきである。

【符号の説明】

【0174】

１１０、２１０、３１０ 基板
１１５ａ、２１５ａ、３１５ａ ゲート絶縁層
１１５ｂ、２１５ｂ、３１５ｂ 下部保護層
１１５ｃ、２１５ｃ、３１５ｃ 上部保護層
１２１、２２１、３２１ ゲート電極
１２２、２２２、３２２ ソース電極
１２２ａ、２２２ａ、３２２ａ 第１のソース電極
１２２ｂ、２２２ｂ、３２２ｂ 第２のソース電極
１２３、２２３、３２３ ドレイン電極
１２３ａ、２２３ａ、３２３ａ 第１のドレイン電極
１２３ｂ、２２３ｂ、３２３ｂ 第２のドレイン電極
１２４、２２４、３２４ 活性層

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図7】

【図8】