特許 6021908 絶縁ゲート型バイポーラトランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6021908

(24)【登録日】2016年10月14日

(45)【発行日】2016年11月9日

(54)【発明の名称】絶縁ゲート型バイポーラトランジスタ

(51)【国際特許分類】

   H01L 29/739 20060101AFI20161027BHJP

   H01L 29/78 20060101ALI20161027BHJP

   H01L 21/336 20060101ALI20161027BHJP

   H01L 29/12 20060101ALI20161027BHJP

【ＦＩ】

   H01L29/78 655A

   H01L29/78 653A

   H01L29/78 652C

   H01L29/78 655D

   H01L29/78 652M

   H01L29/78 658A

   H01L29/78 652T

【請求項の数】14

【全頁数】20

(21)【出願番号】特願2014-519508(P2014-519508)

(86)(22)【出願日】2012年7月6日

(65)【公表番号】特表2014-523134(P2014-523134A)

(43)【公表日】2014年9月8日

(86)【国際出願番号】EP2012063305

(87)【国際公開番号】WO2013007654

(87)【国際公開日】20130117

【審査請求日】2015年3月24日

(31)【優先権主張番号】11173910.8

(32)【優先日】2011年7月14日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】507050230

【氏名又は名称】アーベーベー テクノロジー アクチエンゲゼルシャフト

【氏名又は名称原語表記】ＡＢＢ Ｔｅｃｈｎｏｌｏｇｙ ＡＧ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100099483

【弁理士】

【氏名又は名称】久野 琢也

(72)【発明者】

【氏名】ムナフ ラヒモ

(72)【発明者】

【氏名】マクシ アンデンナ

(72)【発明者】

【氏名】キアラ コルヴァシェ

(72)【発明者】

【氏名】アーノスト コプタ

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２００５−１７５３０１（ＪＰ，Ａ）

【文献】 再公表特許第２００２／０６１８４５（ＪＰ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

エミッタ側（１１）に設けられたエミッタ電極（２）と、前記エミッタ側（１１）とは反対側のコレクタ側（１５）に設けられたコレクタ電極（２５）との間に複数の層を含む、絶縁ゲート型バイポーラトランジスタ（１）において、
低濃度でドーピングされた第１の導電型のドリフト層（８）と、
該ドリフト層（８）と前記コレクタ電極（２５）との間に配置され、前記コレクタ電極（２５）と電気的に接触している、前記第１の導電型とは異なる第２の導電型のコレクタ層（９）と、
前記ドリフト層（８）と前記エミッタ電極（２）との間に配置され、前記エミッタ電極（２）と電気的に接触し、前記ドリフト層（８）とは完全に分離されている、第２の導電型のベース層（５）と、
該ベース層（５）において前記エミッタ側（１１）に配置され、前記エミッタ電極（２）と電気的に接触し、前記ドリフト層（８）よりも高いドーピング濃度を有する、第１の導電型の第１および第２のソース領域（７，７５）と、
前記ベース層（５）の側方に配置され、前記ベース層（５）よりも深く前記ドリフト層（８）中に延在し、前記ベース層（５）と前記第１のソース領域（７）と前記ドリフト層（８）とから第１の絶縁層（３１）によって分離されている、少なくとも２つの第１のトレンチゲート電極（３）とが設けられており、
前記エミッタ電極（２）と、２つの第１のトレンチゲート電極（３）間に配置された前記第１のソース領域（７）と、２つの第１のトレンチゲート電極（３）間の前記ベース層（５）および前記ドリフト層（８）とによって、第１のチャネルを形成可能であり、
さらに前記絶縁ゲート型バイポーラトランジスタ（１）には、
前記エミッタ側（１１）で前記第１のトレンチゲート電極（３）の最上部に配置された第２の絶縁層（３２）と、
前記ドリフト層（８）よりも高いドーピング濃度を有し、前記ベース層（５）と前記ドリフト層（８）との間に配置され、前記エミッタ側（１１）と平行な少なくとも１つの平面で前記ベース層（５）を前記ドリフト層（８）から分離する、第１の導電型のエンハンスメント層（６）と、
第２のトレンチゲート電極（４１）および導電層（４２）を有するゲート電極（４）とが設けられており、
前記第２のトレンチゲート電極（４１）と前記導電層（４２）との双方は、前記エミッタ電極（２）と電気的に接続されており、
前記第２のトレンチゲート電極（４１）は、前記ベース層（５）の側方に配置され、前記ベース層（５）よりも深く前記ドリフト層（８）中に延在し、前記第２のトレンチゲート電極（４１）は、前記ベース層（５）と前記エンハンスメント層（６）と前記ドリフト層（８）とから、第３の絶縁層（４３）によって分離されており、
前記エミッタ電極（２）と、第１のトレンチゲート電極（３）と第２のトレンチゲート電極（４）との間に配置された前記第２のソース領域（７５）と、第１のトレンチゲート電極（３）と第２のトレンチゲート電極（４）との間の前記ベース層（５）および前記ドリフト層（８）とによって、第２のチャネルを形成可能であり、
前記導電層（４２）は、前記第２のトレンチゲート電極（４１）を覆い、かつ該第２のトレンチゲート電極（４１）の外側で少なくとも前記ベース層（５）上方の領域まで横方向に延在し、
前記導電層（４２）は、前記ベース層（５）から第４の絶縁層（４４）によって分離されており、
前記導電層（４２）は、前記第２のトレンチゲート電極（４１）と接触しており、
さらに前記絶縁ゲート型バイポーラトランジスタ（１）には、
前記エミッタ側（１１）で前記導電層（４２）の最上部に配置された第５の絶縁層（４５）が設けられており、該第５の絶縁層（４５）は、前記導電層（４２）が前記エミッタ電極（２）と電気的に接触するように切欠部（４７）を有しており、
前記ドリフト層（８）は、第１および第２のトレンチゲート電極（３，４１）の間のエリアで、前記第４の絶縁層（４４）の側方に延在しており、前記エンハンスメント層（６）が前記ドリフト層（８）により前記第３の絶縁層（４３）から分離されている、
ことを特徴とする、
絶縁ゲート型バイポーラトランジスタ（１）。

【請求項2】

前記第１のトレンチゲート電極（３）は、前記ドリフト層（８）内で前記第２のトレンチゲート電極（４１）と同じ深さまで延在している、請求項１記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項3】

前記絶縁ゲート型バイポーラトランジスタ（１）はさらに、前記コレクタ側（１５）で前記コレクタ層（９）の側方に配置された、第１の導電型の第１の領域（９５）を含み、該第１の領域（９５）は前記ドリフト層（８）よりも高いドーピング濃度を有する、請求項１または２記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項4】

前記導電層（４２）は、前記第２のトレンチゲート電極（４１）と同じ材料から成る、請求項１から３のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項5】

前記絶縁ゲート型バイポーラトランジスタ（１）はさらに、前記ベース層（５）よりも高いドーピング濃度を有する第２の導電型のバーを含み、
該バーは、前記エミッタ側（１１）と平行でありかつ前記第１のソース領域（７）が対応する前記第１のトレンチゲート電極（３）に向かう方向に垂直な平面に、前記エミッタ側（１１）で配置されており、
該バーのところで、前記第１のソース領域（７）と、前記ベース層（５）と、前記第１および第２のトレンチゲート電極（３，４１）とが終端している、
請求項１から４のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項6】

前記ベース層（５）は、前記第３の絶縁層（４３）の側方に延在している、請求項１から５のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項7】

前記エンハンスメント層（６）は、前記ベース層（５）が前記ドリフト層（８）および前記第３の絶縁層（４３）から分離されているように、前記ベース層（５）を囲んでいる、請求項１から６のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項8】

前記第４の絶縁層（４４）は５０〜１５０ｎｍの厚さを有する、請求項１から７のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項9】

前記導電層（４２）は、前記第２のトレンチゲート電極（４１）の外側に各々の側で２〜１０μｍ延在している、請求項１から８のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項10】

別の第２のトレンチゲート電極（４１０）および別の導電層（４２０）を有する別のゲート電極（４０）が設けられており、前記別の第２のトレンチゲート電極（４１０）と前記別の導電層（４２０）との双方は、前記エミッタ電極（２）と電気的に接続されており、
前記別の第２のトレンチゲート電極（４１０）は、前記ベース層（５）の側方に配置され、前記ベース層（５）よりも深く前記ドリフト層（８）中に延在し、前記別の第２のトレンチゲート電極（４１０）は、前記ベース層（５）と前記エンハンスメント層（６）と前記ドリフト層（８）とから、別の第３の絶縁層（４３０）によって分離されており、
前記別の導電層（４２０）は、前記別の第２のトレンチゲート電極（４１０）を覆い、かつ該別の第２のトレンチゲート電極（４１０）の外側で少なくとも前記ベース層（５）上方の領域まで横方向に延在し、
前記別の導電層（４２０）は、前記ベース層（５）から別の第４の絶縁層（４４０）によって分離されており、
前記別の導電層（４２０）は、前記別の第２のトレンチゲート電極（４１０）と接触しており、
前記別のゲート電極（４０）は、前記ゲート電極（４）の隣りに配置されており、
前記別の導電層（４２０）と前記別の接地されたトレンチゲート電極（４１０）は、直接隣り合って配置されており、
前記第２のトレンチゲート電極（４１）と前記別の第２のトレンチゲート電極（４１０）の間のエリアには、前記ドリフト層（８）だけが配置されている、
請求項１から９のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項11】

前記ゲート電極（４）の隣りに別のゲート電極（４０）が配置されており、
該別の第２のゲート電極（４０）は、別の第２のトレンチゲート電極（４１０）および別の導電層（４２０）を有しており、該別の第２のトレンチゲート電極（４１０）と該別の導電層（４２０）との双方は、前記エミッタ電極（２）と電気的に接続されており、
前記別の第２のトレンチゲート電極（４１０）は、前記ベース層（５）の側方に配置され、前記ベース層（５）よりも深く前記ドリフト層（８）中に延在し、前記別の第２のトレンチゲート電極（４１０）は、前記ベース層（５）と前記エンハンスメント層（６）と前記ドリフト層（８）とから、別の第３の絶縁層（４３０）によって分離されており、
前記別の導電層（４２０）は、前記別の第２のトレンチゲート電極（４１０）を覆い、かつ該別の第２のトレンチゲート電極（４１０）の外側で少なくとも前記ベース層（５）上方の領域まで横方向に延在し、
前記別の導電層（４２０）は、前記ベース層（５）から別の第４の絶縁層（４４０）によって分離されており、
前記別の導電層（４２０）は、前記別の第２のトレンチゲート電極（４１０）と接触しており、
前記導電層（４２）と前記別の導電層（４２０）は、第６の絶縁層（４６）によって互いに分離されており、
前記ドリフト層（８）は、前記第４の絶縁層（４４）および前記別の第４の絶縁層（４４０）まで延在し、
前記第６の絶縁層（４６）の下方にコネクション層（５７）が配置されており、該コネクション層（５７）は、前記導電層（４２）および前記別の導電層（４２０）の下方の領域まで延在している、
請求項１から９のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項12】

前記絶縁ゲート型バイポーラトランジスタ（１）は、少なくとも２つの別の接地されたトレンチゲート電極（４０）を含む、請求項１０または１１記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項13】

いずれの２つのトレンチゲート電極（３，４１，４１０）間の間隔も、１つのトレンチゲートの厚さ以下である、請求項１から１２のいずれか１項記載の絶縁ゲート型バイポーラトランジスタ（１）。

【請求項14】

エミッタ側（１１）に設けられたエミッタ電極（２）と、前記エミッタ側（１１）とは反対側のコレクタ側（１５）に設けられたコレクタ電極（２５）との間に複数の層を含む、絶縁ゲート型バイポーラトランジスタ（１）の製造方法において、
低濃度でドーピングされた第１の導電型のウェハを準備するステップであって、完成した絶縁ゲート型バイポーラトランジスタ（１）においてドーピング濃度が変化しないウェハ部分をドリフト層（８）とする、ステップと、
少なくとも２つの第１および第２のトレンチゲート電極（３，４１）を形成するステップであって、該少なくとも２つの第１および第２のトレンチゲート電極（３，４１）のために、前記エミッタ側（１１）でウェハにトレンチ凹部を形成し、該トレンチ凹部に第１および第３の絶縁層（３１，４３）を設けて、導電材料で充填する、ステップと、
前記第２のトレンチゲート電極（４１）を横方向で取り囲む第４の絶縁層（４４）を前記エミッタ側（１１）に形成するステップと、
前記第２のトレンチゲート電極（４１）を覆い、かつ該第２のトレンチゲート電極（４１）の外側に横方向に延在する導電層（４２）を、前記第２のトレンチゲート電極（４１）の最上部に形成し、前記第２のトレンチゲート電極（４１）と前記導電層（４２）とによりゲート電極を構成するステップと、
前記導電層（４２）をマスクとして使用して、前記第１の導電型の第１のドーパントを前記エミッタ側（１１）でウェハに注入し、該第１のドーパントをウェハに拡散させることによって、エンハンスメント層（６）を形成するステップと、
前記導電層（４２）をマスクとして使用して、前記第１の導電型とは異なる第２の導電型の第２のドーパントを前記エミッタ側（１１）でウェハに注入し、該第２のドーパントをウェハ中に拡散させることによって、ベース層（５）を形成し、該ベース層（５）が低濃度でドーピングされたウェハの他の部分から、前記エンハンスメント層（６）によって完全に分離されるようにするステップと、
第１のソース領域（７）を形成するために２つの第１のトレンチゲート電極（３）の間に、および第２のソース領域（７５）を形成するために第１および第２のトレンチゲート電極（３，４）の間に、第１の導電型の第３のドーパントを加えることによって、低濃度でドーピングされたウェハよりも高いドーピング濃度を有する第１および第２のソース領域（７，７５）を形成するステップと、
前記エミッタ電極（２）に前記導電層（４２）を接触させるための切欠部を除いて、前記導電層（４２）を第５の絶縁層（４５）により覆い、前記第１のトレンチゲート電極（３）を第２の絶縁層（３２）により覆うステップと、
第２の導電型の第４のドーパントを前記コレクタ側（１５）でウェハに注入し、該第４のドーパントをウェハ中に拡散させることによって、前記コレクタ側（１５）に第２の導電型のコレクタ層（９）を形成するステップと、
２つの第１のトレンチゲート電極（３）の間と、第１および第２のトレンチゲート電極（３，４）の間に、前記エミッタ電極（２）に対する前記ベース層（５）のコンタクト開口部を形成するステップと、
前記エミッタ側（１１）にエミッタ電極（２）を形成し、前記コレクタ側（１５）にコレクタ電極（２５）を形成するステップと、
を有することを特徴とする、
絶縁ゲート型バイポーラトランジスタ（１）の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力半導体デバイスの分野に関する。本発明は、請求項１の上位概念に記載の絶縁ゲート型バイポーラトランジスタおよび請求項１５に記載の製造方法に関する。

【0002】

背景技術
図１には、プレーナゲート電極を備えた従来技術のＩＧＢＴ １２０が示されている。ＩＧＢＴ １２０は４層構造のデバイスであり、これらの層はエミッタ側１１のエミッタ電極２と、エミッタ側１１とは反対側のコレクタ側１５のコレクタ電極２５との間に配置されている。エミッタ側１１とコレクタ側１５との間には、ｎ型ドーピングされたドリフト層８が配置されている。ドリフト層８とエミッタ電極２との間にはｐ型ドーピングされたベース層５が配置されており、このベース層５はエミッタ電極２に対し電気的に直接接触している。エミッタ側１１にはｎ型ドーピングされたソース領域７が配置されていて、これはプレーナベース層５に埋め込まれており、エミッタ電極２と接触している。

【0003】

エミッタ側１１の最上部にはプレーナゲート電極３１が配置されている。プレーナゲート電極３１は第１の絶縁層３４によって、ベース層５と第１のソース領域７とドリフト層８とから電気的に絶縁されている。さらに第３の絶縁層３８が、プレーナゲート電極３１とエミッタ電極２との間に配置されている。コレクタ側において、コレクタ層９がドリフト層８とコレクタ電極２５との間に配置されている。

【0004】

この種のプレーナ型ＭＯＳセルのデザインは、これをＢｉＭＯＳタイプのスイッチコンセプトに適用した場合、多くの欠点を有する。このデバイスは、複数の作用に起因して大きなオン状態損失を生じさせる。プレーナ型のデザインによって、セル近傍で（ＪＦＥＴ効果とも称する）キャリア拡散に見舞われる横方向のＭＯＳチャネルが形成される。このため、プレーナ型セルのキャリアのエンハンスメントは小さい。さらに横方向のチャネルデザインに起因して、プレーナ型のデザインは、ＭＯＳチャネルの外側に横方向に電子が拡散することによって、ホールドレイン効果（ＰＮＰ効果）という欠点も生じる。各セル間の領域によって、ＰｉＮダイオードの部分に対し強い電荷エンハンスメントが生じる。ただしこのＰｉＮ効果は、セル実装密度が低い（単位面積あたりのセル数が少ない）ときにのみ、高電圧デバイスにおいて好影響を及ぼすことができる。チャネル抵抗を低減できるようにするために、プレーナ型デバイスはセル実装密度を低減して形成されるが、このような実装密度の低減はピッチ（セル間の間隔）を狭くすることによってしか埋め合わせできず、これによってＰｉＮ効果が低減される。

【0005】

プレーナベース層を取り囲むｎ型ドーピングされたエンハンスメント層を導入すると、このような大きな損失が低減される。

【0006】

阻止能力に関してプレーナ型デザインは、セル内およびセル間のピーク電界が小さいことから、良好な阻止能力を生じさせる。

【0007】

プレーナ型デザインは、ゲート電極下方の大きなＭＯＳ蓄積領域および付随する大きな容量を生じさせることができる。それにもかかわらずこのデバイスは、ミラー容量低減のためにセル間にフィールド酸化膜タイプの層を適用することで、良好なコントール性能を有している。このようにして、プレーナ型デザインのために良好なコントロール性能と小さいスイッチング損失を達成することができる。

【0008】

さらにプレーナ型デザインのセル密度を、要求された短絡電流に対して簡単に調整できる。

【0009】

上述の作用すべてを考慮した結果、従来技術のプレーナ型セルは、フィールド酸化膜層を用い著しく狭いセルと幅の広いピッチを適用している。

【0010】

プレーナ型デザインの代案として、図２に示すように従来技術においてトレンチＭＯＳセルデザインを有するＩＧＢＴ １３０が導入された。このデザインによればトレンチゲート電極３が第１の絶縁層３４によって、ベース層５と第１のソース領域７とドリフト層８とから電気的に絶縁されている。トレンチゲート電極３は、ベース層５と同じ平面で横方向に配置されており、ベース層５よりも深くドリフト層８中に延在している。

【0011】

このようなトレンチゲート電極のデザインによって、オン状態損失が小さくなる。その理由は、トレンチデザインにより垂直方向のＭＯＳチャネルが形成され、このチャネルは垂直方向で電子の注入を強め、セル近傍での電荷拡散（いわゆるＪＦＥＴ作用）という欠点を被らないからである。したがってこのようなトレンチセルは、損失を小さくするためにキャリアエンハンスメントをいっそう改善する。垂直方向のチャネルデザインゆえに、ＭＯＳチャネルの外側への電子の拡散が改善されることから、ホールドレイン作用（ＰＮＰ作用）も弱まる。トレンチ底部には蓄積層が設けられ、この層によってＰＩＮダイオードの部分に対し強い電荷エンハンスメントが生じる。したがって幅の広いおよび／または深いトレンチは最適なパフォーマンスを有する。トレンチのデザインによって、チャネル抵抗を低減するために高いセル実装密度が得られる。ただしトレンチデザインの場合、ピーク電界強度が高いことから、トレンチの底部コーナー近傍で阻止能力が小さくなってしまう。トレンチデザインは、大きいＭＯＳ蓄積領域および付随する容量を有し、そこには、ミラー容量低減のためにトレンチにフィールド酸化膜タイプの層を設けるという難しさを伴う。その結果、デバイスのコントロール性能が悪くなり、スイッチング損失が高まる。しかも、トレンチデザインにおけるセル密度が高いことから、大きい短絡電流が生じる。

【0012】

上述の作用を低減する目的で、トレンチゲート電極は幅広く深く形成される一方、セルは狭く形成されるので、損失が低減され、短絡電流を小さく保持することができる。しかしながらこのようなトレンチを形成するのは難しく、さらにコントロール性能が悪いという欠点を被ることになる。

【0013】

さらに図３に示した従来技術のコンセプトによれば、ピッチドトレンチ（pitched-trench）ゲート電極３００というデザインのＩＧＢＴ １４０が適用されており、これによればセル間にＭＯＳエリアが挿入されている。この場合、２つのトレンチゲート電極３がトレンチゲート電極と同じ材料から成る層によって接続されており、これにより１つのエリアが形成され、その下方にはベース層の一部が配置されるが、このＭＯＳエリア内ではソース領域は設けられておらず、あるいはエミッタ電極に対するベース層の接触は行われない。しかしながら、トレンチが打ち込まれた領域からスイッチング中、電界が緩慢に拡散することから（図３）、このデバイスの阻止特性は悪く、スイッチング損失が大きい。

【0014】

図４に示した別のアプローチによれば、別の従来技術のＩＧＢＴ １５０にダミートレンチセル１１０が導入されており、これによればアクティブセル１００とダミーセル１１０が交互に配置される。ダミーセル１１０では、ベース層５と第１のソース領域７はエミッタ電極２と接触していない。しかしながらこの場合も、ピッチドトレンチデザインについて述べたのと同様の問題点があてはまる。

【0015】

このデザインに関して、オン状態損失を低減する目的で、ドリフト層８とベース層５との間にｎ型ドーピングされたエンハンスメント層を導入することができる。

【0016】

JP 2011-40586には、トレンチゲート電極を有するさらに別の従来技術によるＩＧＢＴ １６０について述べられている。この場合、２つのアクティブなトレンチ３の間に浅いピッチドトレンチ３００が配置されており、このトレンチの上方には、同じ導電型のポリシリコン材料から成る平坦な層が設けられているが、これは従来技術のＩＧＢＴ １４０と同様、エミッタ電極２と接触していない（図３参照）。しかしながら１つのベース層５が、アクティブセルにおいても浅いピッチドトレンチ３００下方のピッチドゲートエリアにおいても用いられていることから、このベース層５はどちらかといえば深くなければならない。なぜならばピッチドゲート電極はベース層５中に埋め込まれるのに対し、アクティブトレンチ３はベース層５よりも深いからである。深さの異なるこのようなトレンチ３，３００と深いｐ型ベース層５の製造はきわめて難しい。その理由は、アクティブトレンチ３とピッチドトレンチをそれぞれ別個に製造しなければならないからである。しかも、深いｐ型ベース層５はアクティブトレンチ３と接続されているが、これはコントロール性能の観点からすれば、デバイスのターンオン動作に悪影響を及ぼす。

【0017】

発明の概要
本発明の課題は、オン状態損失とスイッチング損失が低減され、阻止能力が改善され、良好なコントロール性能をもち、従来技術のデバイスよりも簡単に製造できる電力用半導体デバイスを提供することにある。

【0018】

この課題は、請求項１の特徴を備えた半導体デバイスならびに請求項１５記載の製造方法により解決される。

【0019】

本発明による絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、エミッタ側に設けられたエミッタ電極と、エミッタ側とは反対側のコレクタ側に設けられたコレクタ電極との間に複数の層を含んでおり、以下の構成を有している。すなわち、
−第１の導電型のドリフト層。
−このドリフト層とコレクタ電極との間に配置され、コレクタ電極と電気的に接触している、第１の導電型とは異なる第２の導電型のコレクタ層。
−ドリフト層とエミッタ電極との間に配置され、エミッタ電極と電気的に接触し、ドリフト層とは完全に分離されている、第２の導電型のベース層。
−このベース層においてエミッタ側に配置され、エミッタ電極と電気的に接触し、ドリフト層よりも高いドーピング濃度を有する、第１の導電型の第１のソース領域。
−ベース層の側方に配置され、ベース層よりも深くドリフト層中に延在し、ベース層と第１のソース領域とドリフト層とから第１の絶縁層によって分離されている、少なくとも２つの第１のトレンチゲート電極。この場合、２つの第１のトレンチゲート電極の間において、エミッタ電極と第１のソース領域とベース層とドリフト層とにより、第１のチャネルを形成することができる。第１のソース領域は、２つの第１のトレンチゲート電極の間に配置されている。
−エミッタ側で第１のトレンチゲート電極の最上部に配置され、第１のトレンチゲート電極をエミッタ電極から絶縁する第２の絶縁層。
−ベース層とドリフト層との間に配置され、エミッタ側と平行な少なくとも１つの平面でベース層をドリフト層から分離する、第１の導電型のエンハンスメント層。
−第２のトレンチゲート電極と導電層を有するゲート電極。これら第２のトレンチゲート電極と導電層の双方は接地されており、すなわちこれらはエミッタ電極と電気的に接続されている。この場合、第２のトレンチゲート電極は、ベース層の側方に配置され、ベース層よりも深くドリフト層中に延在し、第２のトレンチゲート電極は、いかなる周囲の層または領域からも（ベース層とエンハンスメント層とドリフト層とから）、第３の絶縁層によって分離されている。さらにこの場合、導電層は、第２のトレンチゲート電極を覆い、かつこの電極の外側で少なくともベース層上方の領域まで横方向に延在している。さらにこの導電層は、第４の絶縁層によってベース層から分離されており、この絶縁層はエミッタ側でその最上部にエミッタ側に対し平行に配置されている。この導電層は、第２のトレンチゲート電極と接触している。第１のトレンチゲート電極と第２のトレンチゲート電極との間において、エミッタ電極と第２のソース領域とベース層とドリフト層とによって、第２のチャネルを形成することができる。第２のソース領域は、第１のトレンチゲート電極と第２のトレンチゲート電極との間に配置されている。
−エミッタ側で第２のトレンチゲート電極の最上部に配置された第５の絶縁層。この第５の絶縁層は、導電層がエミッタ電極と電気的に接触するように切欠部を有している。

【0020】

本発明によるＩＧＢＴは、スタティックな特性についてもダイナミックな特性についても良好な電気的特性を有する。

【0021】

本発明によれば、エミッタ電極の電位をもつゲート電極が導入され、コントロール可能なトレンチを設計されたアクティブなチャネル領域に制限する。Ｔ型のトレンチ形状を採用することで、エミッタへの短絡がいっそう簡単になり、２つのアクティブなセルの間でいっそう良好な平坦化（電界）が得られる。

【0022】

エンハンスメント層自体も、オン状態損失が低減される、という利点を有する。導電層が「接地されている」ので、つまりエミッタ電極と電気的に接続されているので、ゲート回路に容量効果を加えても不都合な挙動をせず、したがって低損失と良好なコントロール性能によって改善されたスイッチングが得られる。

【0023】

本発明によるエミッタ側の構造を、導電型を逆にするなど多数の可能な組み合わせにおいて他の形式のＩＧＢＴデバイスにも適用することができる。本発明によるデザインは、完全なまたは部分的なストライプ構造に適しているが、セル状のデザインにおいても実現することができる。

【0024】

本発明によるＩＧＢＴを形成するために、異なる深さのトレンチを設けるなど複雑なステップは不要である。

【0025】

しかも本発明によるデバイスの製造は著しく簡単である。その理由は、本発明によるデザインを、ベース層、エンハンスメント層、ソース領域に対するセルフアライメントプロセスに基づき製造することができ、特別なマスクを使用する必要がないからである。

【0026】

従属請求項には本発明の有利な実施形態が示されている。

【0027】

次に、図面を参照しながら本発明について詳しく説明する。

【図面の簡単な説明】

【0028】

【図1】従来技術によるプレーナゲート電極を備えたＩＧＢＴを示す図

【図2】従来技術によるトレンチゲート電極を備えたＩＧＢＴを示す図

【図3】従来技術によるピッチドゲート電極を備えた別のＩＧＢＴを示す図

【図4】従来技術によるダミーセルを備えた別のＩＧＢＴを示す図

【図5】従来技術によるピッチドトレンチゲートを備えた別のＩＧＢＴを示す図

【図6】本発明によるＩＧＢＴの第１の実施形態を示す図

【図7】本発明によるＩＧＢＴの別の実施形態を示す図

【図8】本発明によるＩＧＢＴの別の実施形態を示す図

【図9】本発明によるＩＧＢＴの別の実施形態を示す図

【図10】本発明によるＩＧＢＴの別の実施形態を示す図

【図11】本発明によるＩＧＢＴの別の実施形態を示す図

【図12】本発明によるＩＧＢＴの別の実施形態を示す図

【図13】本発明によるＩＧＢＴの別の実施形態を示す図

【0029】

図面で用いた参照符号ならびにそれらの意味は、符号の説明に一覧としてまとめられている。全体として、同じ部分または同じ機能を果たす部分には同じ参照符号が付されている。なお、ここで説明する実施形態は例示にすぎず、それらによって本発明を限定しようというものではない。

【0030】

発明を実施するための形態
図６には、４層構造（ｐｎｐｎ）をもつ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）１として本発明の電力用半導体デバイスの第１の実施形態が示されている。これらの層は、エミッタ側１１のエミッタ電極２と、エミッタ側１１とは反対側のコレクタ側１５のコレクタ電極２５との間に配置されている。ＩＧＢＴ １は以下の層を有している：
−エミッタ側１１とコレクタ側１５との間に、ｎ型に低濃度でドーピングされたドリフト層８が配置されている。一例として、ドリフト層８は一定の均一な低いドーピング濃度を有している。
−ｐ型にドーピングされたコレクタ層９が、ドリフト層８とコレクタ電極２５との間に配置されている。コレクタ層９は、コレクタ電極２５の隣りに配置され電気的に接触している。
−ｐ型にドーピングされたベース層５が、ドリフト層８とエミッタ電極２との間に配置されている。ベース層５は、エミッタ電極２と電気的にじかに接触している。ベース層５はドリフト層８から完全に分離されている。つまり少なくとも１つのｐ型にはドーピングされていない層が、それらの間に配置されている。
−ｎ型にドーピングされた第１のソース領域７が、ベース層５においてエミッタ側１１に配置されており、エミッタ電極２と電気的に接触している。第１のソース領域７は、ドリフト層８よりも高いドーピング濃度を有している。ベース層５の最上部に第１のソース領域７が配置されているということは、第１のソース領域７はエミッタ側１１の表面に配置されているということになる。第１のソース領域７をベース層５の中に埋め込んで、両方の層がエミッタ側１１で共通の表面を有するようにしてもよい。
−少なくとも２つの第１のトレンチゲート電極３がベース層５の横方向に配置されており、エミッタ側１１からドリフト層８中へベース層５よりも深く延在している。第１のトレンチゲート電極３は各々、周囲の層または領域（ベース層５、エンハンスメント層６、ドリフト層８）から第３の絶縁層４３によって分離されている。２つの第１のトレンチゲート電極３の間において、エミッタ電極２と第１のソース領域７とベース層５とドリフト層８とにより、第１のチャネルを形成することができる（図６の外側の両方の矢印）。第１のソース領域は、２つの第１のトレンチゲート電極の間に配置されている。トレンチゲート電極は、セル状のデザインや完全なストライプ構造または部分的なストライプ構造のように、当業者に周知のどのようなデザインであってもよい。
−エミッタ側１１において第１のトレンチゲート電極３の最上部の上に、第２の絶縁層３２が配置されている。この絶縁層によって、第１のトレンチゲート電極３がエミッタ電極２から絶縁されている。
−ドリフト層８よりも高い濃度でｎ型にドーピングされたエンハンスメント層６が、ベース層５とドリフト層８との間に配置されている。エンハンスメント層６によって、少なくともエミッタ側１１に対して平行な面において、ベース層５がドリフト層８から分離されている。エンハンスメント層によって、損失が低減される。
−「接地された」ゲート電極４は、第２のトレンチゲート電極４１と導電層４２を有しており、これらの両方は接地されており、すなわちこれらはエミッタ電極２の電位におかれている。第２のトレンチゲート電極４１はベース層５の横方向に配置されており、ドリフト層８中にベース層５よりも深く延在している。第２のトレンチゲート電極４１は、その周囲の層すなわちベース層５、エンハンスメント層６およびドリフト層８から、第３の絶縁層４３によって分離されている。導電層４２が第２のトレンチゲート電極４１を覆っており、かつ外側で横方向に少なくともベース層５上方の領域まで延在している。第２のトレンチゲート電極４１は、機械的および電気的に導電層４２と接続されている。導電層４２は第２のトレンチゲート電極４１と接触しており、それによって接地されている。第２のトレンチゲート電極４１と導電層４２は、適切な導電材料たとえばポリシリコンまたは金属によって形成することができる。たとえば、それらは同じ材料によって形成されている。１つの実施形態によれば第１のトレンチゲート電極３は、エミッタ側１１から第２のトレンチゲート電極４１と同じ深さまで、ドリフト層８内に延在している。第１のトレンチゲート電極３と第２のトレンチゲート電極４との間において、エミッタ電極２と第２のソース領域７５とベース層５とドリフト層８によって、第２のチャネルを形成することができる（２つの内側の矢印によって図６に示す）。第２のソース領域７５は、第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間に配置されている。
−導電層４２は、第４の電気的絶縁層４４によってベース層５から分離されており、この絶縁層４４はエミッタ側１１の最上部にエミッタ側１１に対し平行に配置されている。第４の絶縁層４４を５０〜１５０ｎｍの薄さに選定することができる。これは図３および図４に示した従来技術のデバイスで用いられていた第２の絶縁層３２よりもずっと薄く、それら従来技術のデバイスは、５００〜１５００ｎｍの厚さの酸化シリコン層の形態で第２の絶縁層３２を有する。このように薄い第４の絶縁層４４を設けることによって容量が明確に低減され、それによってスイッチング性能が改善される。
−第５の絶縁層４５が、エミッタ側１１において導電層４２の最上部の上に配置されている。第５の絶縁層４５は導電層４２の側に切欠部４７を有しており、この切欠部は第４の絶縁層４４とは反対側に位置し、導電層４２がエミッタ電極２と電気的に接触するようになっている。

【0031】

本明細書において「横方向に」ないしは「側方に」とは、エミッタ側１１に対し平行である１つの同じ平面に２つの層が配置されていることを意味する。この平面内において複数の層が互いに隣り合って配置され、あるいはまさに横方向に（近くに隣接して、左右に並んで）配置される一方、それらの層が互いに距離をおくようにしてもよく、つまりこれら２つの層の間にさらに別の層を配置することもできる。とはいえそれらの層を互いにじかに隣接させることもでき、つまり互いに接するようにしてもよい。

【0032】

図６には第２のソース領域７５も示されており、この領域はエミッタ側１１において第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間のベース層５に配置されている。第２のソース領域７５はたとえば、エミッタ電極２に対するベース層５のコンタクト開口部から別のオプションの第２のソース領域７５まで、このコンタクト開口部からゲート電極４の導電層４２下方の領域まで、横方向に延在している。第２のソース領域７５はたとえば第１のソース領域７といっしょに形成されるので、製造中のマスクステップが低減される。第２のソース領域７５はドリフト層８よりも高いドーピング濃度を有しており、たとえば第１のソース領域７と同じドーピング濃度を有している。第２のソース領域は図６では破線で描かれている。その理由は、望まれるのであればこのようなソース領域を設けずにデバイスを製造できるからである。

【0033】

本発明による他のデバイスにおいても第２のソース領域７５は、設けられていてもよいし、設けられていなくてもよい。このことは殊に、図７〜図１３に示した本発明による別のデバイスについてあてはまる。この種の第２のソース領域７５が設けられていないと、ラッチアップ作用が減少する。

【0034】

図６によるデバイスは、第１のトレンチゲート電極３の両側の第１のソース領域すなわち層５，７がエミッタ電極２と電気的に接続されている個所における両側の第１のソース領域７とコンタクトエリアに基づき、トレンチゲート電極の両側に２つのアクティブなチャネルを有している（トレンチゲート電極３のところに矢印を伴う線で図示）。これらのチャネルのうち一方のチャネルは、第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間に位置しており、これによってデバイスをコンパクトなデザインにすることができる一方、オン状態損失とスイッチング損失の低減、阻止性能の改善ならびに良好なコントロール性能という利点が得られる。このようなデザインのために製造プロセス中、絶縁層４５が第１のトレンチゲート電極と第２のトレンチゲート電極との間で部分的に除去され、その結果、ソース領域のための第３の粒子を第１のトレンチゲート電極と第２のトレンチゲート電極との間に注入することができる。当然ながらこのようなデザインのためにも第２の絶縁層４５は、第１のトレンチゲート電極３を、そしてエミッタ電極２に導電層４２を接触させるための切欠部４７を除いて導電層４２も、覆ったままでエミッタ電極２から完全に分離される程度にだけ除去される。このため導電層４２は側面（エミッタ側１１に対し垂直な導電層の側面）において、エミッタ電極２から分離されている。この種の製造方法の場合、エンハンスメント層６とベース層５は、そしてソース領域も、セルフアライメントされ、つまり専用のマスクは適用されず、すでにデバイスの一部となっている層（導電層）を、上述の層を生成するためのマスクとして利用することができる。

【0035】

したがってこのデバイスは、第１のトレンチゲート電極３の両方の側にアクティブなチャネルを有しており、つまり別の第１のトレンチゲート電極３に向かう側と第２のトレンチゲート電極４に向かう側に、アクティブなチャネルを有している。第２のトレンチゲート電極に向かう側において、他方の側と同様ベース層５がエミッタ電極２と接触しており、つまり第５の絶縁層４５と第２の絶縁層３２は、エミッタ電極２と接触するためのベース層５のコンタクト開口部によって互いに分離されている。さらに図６には一点鎖線が示されており、２つの一点鎖線の間に示す構造を鏡像化することで、この図に示した構造を一点鎖線のところから続けることができる。同様に図中のすべての構造を鏡像化することができる。他の図面すべてにおいても、図中に示す構造を図示の構造の複製として続けることができる。

【0036】

図７から図１３には、図６に示したものと類似したＩＧＢＴが示されているが、それらの図面に示すＩＧＢＴは付加的な構造を含んでおり、これについて以下詳しく説明する。

【0037】

第２のソース領域７５はたとえば第１のソース領域７といっしょに形成されるので、製造中のマスクステップが低減される。第２のソース領域７５は第１のソース領域７と同様、低濃度でドーピングされたドリフト層８（たとえばこの層のドーピング濃度は一定）よりも高いドーピング濃度を有する。

【0038】

図７には、ｎ型にドーピングされたバッファ層８５を含む本発明の別のＩＧＢＴが示されている。バッファ層８５はドリフト層８よりも高いドーピング濃度を有しており、ドリフト層８とコレクタ層９との間に配置されている。

【0039】

本発明によるエミッタ側の設計を、導電性が逆であるＩＧＢＴ（図８）にも適用することができる。この場合、コレクタ層９と同じ面に（つまりコレクタ側１５上であってコレクタ層９の横に）図８に示されているようにｎ型にドーピングされた第１の領域９５が配置されている。このように第１の領域９５は、コレクタ層９と交互に配置されている。第１の領域９５は、ドリフト層８よりも高いドーピング濃度を有している。

【0040】

導電層４２は、トレンチゲート電極４１と同じ材料によって形成することができる。導電層４２をエミッタ電極２および第２のトレンチゲート電極４１と接触させることにより、導電層４２と第２のトレンチゲート電極４１はエミッタ電極２と同じ電位におかれている。したがって層４１，４２は、第１のトレンチゲート電極３と同様に制御不可能である。このためこれらの層は、ゲートにおける容量作用が増加することに起因するスイッチングパフォーマンスに対する不都合な影響を与えない。

【0041】

図６〜図８の場合、ベース層５とエンハンスメント層６は第３の絶縁層４３とじかに接しており、すなわちその間には他の層は配置されていない。別の選択肢として図９に示されているように、エンハンスメント層６が第３の絶縁層４３の横に延在しており、ベース層５を完全に取り囲んでおり、それによってドリフト層８と第３の絶縁層に対しベース層５を完全に分離している。ここではエンハンスメント層６は、ベース層５がドリフト層８および第３の絶縁層４３から分離されているように、ベース層５を取り囲んでいる。

【0042】

第２のトレンチゲート電極４１に向かってエンハンスメント層６がベース層５を取り囲んでいることから、コレクタ−エミッタ間のオン電圧Ｖ_ceがさらに低減され、この利点は図９の択一的な実施形態においても存在する。ベース層を取り囲むエンハンスメント層の製造は、エンハンスメント層とベース層を作成するためのマスクとして導電層４２を利用することによってのみ可能である。導電層４２によってそれらの層のセルフアライメントによる作成が可能となり、つまりデバイス構造に整列するために必要とされる特別なマスクを適用する必要はない。

【0043】

図１０に示されている別の選択肢によれば、エンハンスメント層６を第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間のエリアで、エンハンスメント層６がドリフト層８により第３の絶縁層４３から分離されるように、第４の絶縁層４４に向けて延在させることができる。この場合、エンハンスメント層６は、ドリフト層８と第３の絶縁層４３に対しベース層５を完全に取り囲んでいる。この実施形態の場合、エンハンスメント層６は、エンハンスメント層６と第３の絶縁層４３がドリフト層８によって互いに分離されるように、ウェハ表面すなわち第４の絶縁層４４まで延在している。このような配置によって、オン状態損失を低減することができる。

【0044】

この実施形態のための製造方法の一例によれば、第４の絶縁層４４と導電層４２が、ベース層５とエンハンスメント層６を作成するためのマスクとして用いられる。導電層４４の幅を広くし第２のトレンチゲート電極４１の幅を狭くすると、エンハンスメント層６とトレンチゲート電極４１が互いに整列するようになる。

【0045】

さらに別の実施形態によれば本発明によるＩＧＢＴ １には、ベース層５よりも高い最大ドーピング濃度を有するｐ型にドーピングされたバーが含まれている。このバーは、図６〜図１３に示した図平面に対し垂直な平面において、エミッタ側１１に配置されている。このバーのところでソース領域７，７５、ベース層５、第１および第２のトレンチゲート電極３，４１が終端している。このバーはウェハ表面まで延在している。さらにこのバーはエミッタ側と平行な平面で、第１のソース領域７が対応する第１のトレンチゲート電極３に向かう方向あるいはエンハンスメント層６がベース層５を第２のトレンチゲート電極４１から分離した方向に対し垂直に延在している。このバーはウェハ表面まで延在している。このバーはエミッタ側と平行な平面で、第１のソース領域７が対応する第１のトレンチゲート３に向かう方向に対し垂直に延在している。

【0046】

２つのグランドトレンチゲート電極４１，４１０の間の間隔、あるいは第２のトレンチゲート電極４１，４１０とアクティブなトレンチゲート電極３との間隔は、（エミッタ側１１から測定してエミッタ側に対し垂直な方向で）トレンチの厚さと等しいかあるいはそれよりも小さくすべきである。これらのトレンチ３，４１，４１０間の間隔をこのように小さくすることで、良好な阻止特性が保証される。この間隔が大きすぎると、阻止作用が低下することになる。

【0047】

導電層４２を、（エミッタ側１１に対し垂直な方向で）第２のトレンチゲート電極が有する厚さにおおよそ相応する値だけ、第２のトレンチゲート電極４１の外側に延在させることができ、たとえば導電層４２はトレンチゲート電極の厚さの半分の長さだけ延在している。第２のトレンチゲート電極４１の厚さは、エミッタ側１１から測定されるものである。つまり１つの実施形態によれば、導電層４２は横方向で第２のトレンチゲート電極４１の外側に２〜１０μｍ延在している。たとえば各々の側で２〜５μｍ延在しており、別の実施形態によれば各々の側で５〜１０μｍ延在している。

【0048】

別の実施形態によれば、本発明によるＩＧＢＴはさらに別の第２のトレンチゲート電極４０を有しており、これは本来の第２のトレンチゲート電極４の隣りに配置されている。

【0049】

この別の第２のゲート電極４０は、別の第２のトレンチゲート電極４１０と別の導電層４２０を有しており、これら双方はゲート電極４についてすでに述べたように接地されている。別の第２のトレンチゲート電極４１０はベース層５の横方向に配置されており、ドリフト層８中にベース層５よりも深く延在している。別の第２のトレンチゲート電極４１０は、ベース層５とエンハンスメント層６とドリフト層８から、別の第３の絶縁層４３０によって分離されている。

【0050】

別の導電層４２０は第２のトレンチゲート電極４１０を覆っており、外側で横方向に少なくともベース層５上方の領域まで延在している。別の第２のトレンチゲート電極４１０は、機械的および電気的に別の導電層４２０と接続されている。別の導電層４２０は第２のトレンチゲート電極４１０と接触しており、それによって接地されている。つまりこの層はエミッタ電極の電位にある。別の第２のトレンチゲート電極４１０と別の導電層４２０は、適切な導電材料たとえばポリシリコンまたは金属によって形成することができる。たとえばこれらはゲート電極と同じ材料から成り、同じ製造ステップで製造される。１つの実施形態によれば、第１のトレンチゲート電極３と第２のトレンチゲート電極４１は、エミッタ側１１から別の第２のトレンチゲート電極４１０と同じ深さまで、ドリフト層８内に延在している。

【0051】

図１１および図１２には、この種の別のゲート電極４０を有する本発明によるＩＧＢＴが示されている。この場合、別の導電層４２０と別の第２のトレンチゲート電極４１０は互いに接触し合っており、つまりこれらは互いにじかに隣り合って配置されており、したがってそれらの間に他の層は配置されていない。第２のトレンチゲート電極４１と別の第２のトレンチゲート電極４１０の間の領域には、ドリフト層８しか配置されていない。この領域には、ｎ型にドーピングされた、またはｐ型にドーピングされた他の層は配置されていない。

【0052】

図１３に示されているさらに別の実施形態によれば、本発明によるＩＧＢＴはやはり別のゲート電極４０を有している。これはゲート電極４と隣り合って配置されている。ただしこの場合、別の導電層４２０と別の第２のトレンチゲート電極４１０は、第６の絶縁層４６によって互いに分離されている。ドリフト層８は横方向で第４の絶縁層４４に向かって延在しており、さらに第２のトレンチゲート電極４と別の第２のトレンチゲート電極４０との間の領域で、別の第４の絶縁層４４０に向かって延在している。第６の絶縁層４６の下にコネクション層５７が配置されており、この層は導電層４２と別の導電層４２０の下方の領域まで延在している。コネクション層５７を、ｎ型ドーピング（ドリフト層８よりも高いドーピング濃度）としてもよいし、ｐ型ドーピング（ベース層と同じドーピング濃度あるいはそれとは異なるドーピング濃度）としてもよい。

【0053】

コネクション層によって、阻止特性が改善され損失が低減される。セル間の距離（アクティブなセルと接地されたセルとの間の距離）すなわち２つのトレンチ間の距離は、トレンチの厚さのオーダにあり、詳しくは最大でトレンチゲート電極の厚さと等しく、あるいはそれよりも小さい。つまりいずれの２つのトレンチも、最大でトレンチゲート電極３，４１，４１０の厚さだけ隔てられている（この厚さはエミッタ側１１に対し垂直な方向で測定される）。

【0054】

別の第２のトレンチは、阻止特性の改善とキャパシタンスの低減に利用され、セルピッチを大きくするために接続されたゲート電極４，４０のチェーンとして導入することができる。本発明によるデバイスは、上述のものと同じやり方で配置されたこの種の別の第２のトレンチゲート電極を複数含むことができる（たとえば図１２に示されているようにこの実施形態によれば、ＩＧＢＴに含まれるゲート電極４は、導電層を接続することによって２つの別のゲート電極と接続されている）。さらに図１３に示されているように本発明によるデバイスを別のゲート電極によって拡張することができ、つまり第６の絶縁層４６が間に設けられていることによって互いに分離された導電層４２，４２０と、その下方のコネクション層５７とによって、デバイスを拡張することができる。

【0055】

さらに別の実施形態によれば導電型が入れ替えられ、つまり第１の導電型を有するすべての層がｐ型とされ（たとえばドリフト層８と第１および第２のソース領域７，７５）、第２の導電型を有するすべての層がｎ型とされる（たとえばベース層５とコレクタ層９）。

【0056】

本発明によるＩＧＢＴは以下の方法によって製造される。低濃度でドーピングされたウェハ（ｎ−）が準備される。このウェハには、エミッタ側１１（完成したデバイスではここにエミッタ電極２が配置される）とコレクタ側１５（完成したデバイスではここにコレクタ電極２５が配置される）が含まれる。このウェハは、均質かつ一定のドーピング濃度を有する。このウェハは、ケイ素またはＧａＮまたはＳｉＣから成るウェハをベースに製造することができる。完成した絶縁ゲート型バイポーラトランジスタ１において変わらず低濃度のドーピングを有するウェハの一部分によって、ドリフト層８が形成される。

【0057】

ウェハのエミッタ側１１にトレンチの凹部が形成され、そこに第１および第３の絶縁層３１および４３が設けられて、トレンチの凹部が第１および第３の絶縁層によって被覆される。次に、被覆されたトレンチの凹部が、高濃度でドーピングされたポリシリコンのような導電材料あるいはアルミニウムのような金属によって充填される。このステップによって、第１および第２のトレンチゲート電極が形成される。

【0058】

第４の絶縁層４４が形成され、この絶縁層はエミッタ側１１において第２のトレンチゲート電極４１を横方向で取り囲む。

【0059】

導電層４２が第２のトレンチゲート電極４１の最上部に形成される。この導電層４２は第２のトレンチゲート電極４１を覆い、かつこの電極の外側に横方向に延在する。１つのゲート電極は、第２のトレンチゲート電極４１と導電層４２とを有する。

【0060】

導電層４２を第２のトレンチゲート電極４１と同じ材料によって形成することができるが、他の導電材料を使用してもよい。導電層４２は第２のトレンチゲート電極４１を覆い、かつ第２のトレンチゲート電極４１を越えて（すなわちエミッタ側１１と平行な平面で）横方向に延在しているので、第２のトレンチゲート電極４１は導電層４２によって覆われることになる。たとえば導電層４２をウェル５の外側に２〜１０μｍ延在させることができ、別の実施形態によれば２〜５μｍまたは５〜１０μｍ延在させることができる。第４の絶縁層４４によって導電層４２が、第２のトレンチゲート電極４１の側面に配置されウェハ表面まで延在する層から絶縁されるので、この層は横方向で少なくとも導電層４２の側面まで延在し、あるいは導電層４２の側面を越えて延在する。

【0061】

ついで、ｎ型の第１のドーパントをエミッタ側１１に注入し、導電層４２をマスクとして使用してこのドーパントをウェハ中に拡散させることで、エンハンスメント層６が形成される。

【0062】

ｎ型の第１のドーパントの注入後、導電層４２をマスクとして使用して、エミッタ側１１にｐ型の第２のドーパントを注入することで、ベース層５が形成される。ｐ型の第２のドーパントはエミッタ側１１からウェハ中へ、第１のドーパントが拡散した深さよりも浅い深さまで拡散するので、エンハンスメント層６中にベース層５が埋め込まれることになる。導電層４２が第２のトレンチゲート電極４１を越えて延在する距離と、第１および第２のドーパントが拡散する深さ／長さとに応じて、図１０に示した実施形態（エンハンスメント層６が第２のトレンチゲート電極４１に向かって延在するが、第２のトレンチゲート電極４１はベース層５から分離されている）あるいは、図１２に示した実施形態（エンハンスメント層６はやはりベース層５をドリフト層８から分離しているが、ドリフト層８によって第２のトレンチゲート電極４１から分離されている）が得られる。このようなデバイスでは第１のドーパントは、第２のトレンチゲート電極４１までしか横方向には拡散しない。

【0063】

ついで第１および第２のソース領域７、７５のためにｎ型の第３のドーパントが注入され、これらの領域は低濃度でドーピングされたウェハ／ドリフト層８よりも高いドーピング濃度を有している。第１のソース領域７は２つの第１のトレンチゲート電極３の間に形成され、第２のソース領域７５は第１および第２のトレンチゲート電極３，４の間に形成される。たとえば第３のドーパントは、あとになって活性化される。

【0064】

この場合、導電層４２は、ｎ型の第３のドーパントを注入するためのマスクとして用いられる。２つの第１のトレンチゲート電極３の間の第１のソース領域と、第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間の第２のソース領域７５が形成される。ついで第５の絶縁層４５を、これらのソース領域７，７５の形成後に設けることができる。第５の絶縁層４５は、第２のソース領域７５と、切欠部４７を除いた導電層４２を覆い、２つの第１のトレンチゲート電極３の間のコンタクト開口部を空けたまま残す。第１のトレンチゲート電極３をエミッタ電極２から絶縁するために、第１のトレンチゲート電極３も第５の絶縁層４５によって覆われる。ここでたとえばエッチステップが実行され、これによりベース層５をエミッタ電極２と接触させるために、第１のソース領域７を通してエッチングが行われる（図示せず；この方法によればエミッタ電極２に対するベース層５のコンタクト開口部がエミッタ側１１下方の平面に配置される）。ウェハのエミッタ側１１は最も外側の平面となるものであり、そこではエミッタ電極２が配置された側で平行にウェハに層または領域が配置される。別の選択肢として、ベース層５をエミッタ電極２と接触させるために、２つの第１のトレンチゲート電極３の間の中央領域を覆うマスクによって、ソース領域が形成される。

【0065】

さらに別の選択肢として、第１のトレンチゲート電極３に向かって横方向に延在する導電層４２の最上部に、第５の絶縁層４５が設けられる。第５の絶縁層４５は、導電層４２をエミッタ電極２と接触させるための導電層４２上の切欠部４７と、ベース層５に対するエミッタ電極２のコンタクト開口部とともに形成される。切欠部４７とコンタクト開口部はたとえば、それぞれベース層５と導電層４２の最上部における絶縁層４５を部分的に除去することによって形成される。コンタクト開口部には、第１のソース領域７を形成するためのマスクとして第５の絶縁層４５と導電層４２を利用して、ｎ型の第３のドーパントが注入される。たとえば第３のドーパントは、あとになって活性化される。

【0066】

ついでたとえば、ウェハ中に拡散するｐ型の第４のドーパントをコレクタ側１５に注入することにより、ｐ型のコレクタ層９が形成される。コレクタ層９を他の製造ステップにおいて形成してもよい。

【0067】

バッファ層８５を形成するならば（図７参照）、このバッファ層８５をコレクタ層９よりも前に形成する必要がある。バッファ層８５はたとえば、コレクタ側１５にｎ型のドーパントを注入することにより形成される。バッファ層８５は、ドリフト層８よりも高いドーピング濃度を常に有している。

【0068】

その後、２つの第１のトレンチゲート電極３の間と、第１および第２のトレンチゲート電極３，４の間に、エミッタ電極２に対するベース層５のコンタクト開口部が形成される（このステップにおける「形成される」は、ソース領域７，７５をエミッタ電極に対するベース層のコンタクト開口部とともに形成することで、すなわち第１のトレンチゲート電極３の間または第１および第２のトレンチゲート電極３，４の間の中央領域を覆うマスクを用いてソース領域を形成することで、コンタクト開口部がすでに設けられているケースも該当するものとする）。さらにたとえば、エミッタ電極２に対するベース層５のコンタクト開口部のために、第５の絶縁層４５と第１のソース領域７と第２のソース領域７５を通してエッチングを行う目的で、エッチステップが実行される（図示せず:この方法によればエミッタ電極２に対するベース層５のコンタクト開口部はエミッタ電極１１下方の平面に配置される）。ウェハのエミッタ側１１は最も外側の平面となるものであり、そこではエミッタ電極２が配置された側で平行にウェハに層または領域が配置される。

【0069】

最後に、エミッタ電極２とコレクタ電極２５が同時にまたは相前後して形成される。

【0070】

インプランテーションやデポジションのように何らかの適切な方法によって、ドーパントを注入することができる。対応するドーパントを注入した後に拡散ステップを設けることができるけれども、これを後の段階になってから実行することもでき、たとえばベース層５のための段階で実行してもよい。ドーパントが拡散された層のドーピングプロファイルは、最大値からドーパントの最大拡散深度のところでゼロに至るまで、減少し続けていく（これはドーパントの種類と拡散時間や温度といった拡散条件に左右される）。

【0071】

なお、ここで言及しておくと、「〜を有する」ないしは「〜を含む」という表記は、それ以外の要素またはステップを除外するものではなく、「１つの」という表記は、その要素が複数設けられることを除外するものではない。また、それぞれ異なる実施形態に関して説明した要素を組み合わせてもよい。さらに、特許請求の範囲に記載した参照符号は、各請求項の権利範囲の制限を意図したものではない。

【符号の説明】

【0072】

１ ＩＧＢＴ
１１ エミッタ側
１５ コレクタ側
１００ アクティブセル
１１０ ダミーセル
１２０，１３０，１４０，１５０，１６０ 従来技術のＩＧＢＴ
２ エミッタ電極
２５ コレクタ電極
３ 第１のトレンチゲート電極
３１ プレーナゲート
３００ ピッチドトレンチゲート
３１ 第１の絶縁層
３２ 第２の絶縁層
４ ゲート電極
４１ 第２のトレンチゲート電極
４２ 導電層
４３ 第３の絶縁層
４４ 第４の絶縁層
４５ 第５の絶縁層
４６ 第６の絶縁層
４７ 切欠部
４０ 別のゲート電極
４１０ 別の第２のトレンチゲート電極
４２０ 別の導電層
４３０ 別の第３の絶縁層
４４０ 別の第４の絶縁層
４５０ 別の第５の絶縁層
４７０ 別の切欠部
５ ベース層
５７ コネクション層
６ エンハンスメント層
７ 第１のソース領域
７５ 第２のソース領域
８ ドリフト層
８５ バッファ層
９ コレクタ層
９５ 第１の領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】