特許 6024489 クロック再生回路及びクロックデータ再生回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6024489

(24)【登録日】2016年10月21日

(45)【発行日】2016年11月16日

(54)【発明の名称】クロック再生回路及びクロックデータ再生回路

(51)【国際特許分類】

   H04L 7/033 20060101AFI20161107BHJP

   H03L 7/08 20060101ALI20161107BHJP

【ＦＩ】

   H04L7/033

   H03L7/08 107

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2013-17150(P2013-17150)

(22)【出願日】2013年1月31日

(65)【公開番号】特開2014-150360(P2014-150360A)

(43)【公開日】2014年8月21日

【審査請求日】2015年10月7日

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】鈴木 康介

(72)【発明者】

【氏名】田村 泰孝

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特表２００３−５２６９８４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００１／００３１０２８（ＵＳ，Ａ１）

【文献】 特開２００３−２０４３１９（ＪＰ，Ａ）

【文献】 特開２０１０−２５２２４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ７／０３３

Ｈ０３Ｌ ７／０８

(57)【特許請求の範囲】

【請求項1】

入力されるデータ信号からデータレートに対して１／２の周波数のクロックを再生するクロック再生回路であって、
前記データ信号と再生クロックとの位相を比較し、位相差を示す位相差信号を出力する位相比較回路と、
前記位相差信号に応じた電流を出力するチャージポンプ回路と、
前記チャージポンプ回路が出力する電流を平滑化して制御電圧に変換するループフィルタと、
前記制御電圧に応じた周波数を有する第１の正弦波クロック、及び前記第１の正弦波クロックに対して９０度の位相差を有する第２の正弦波クロックを生成する発振回路と、
前記第１の正弦波クロック及び前記第２の正弦波クロックのうち、前記データ信号の遷移時において振幅中心との電圧差が大きいクロックを前記再生クロックとして選択し出力するクロックセレクタとを有することを特徴とするクロック再生回路。

【請求項2】

前記クロックセレクタは、
前記データ信号の遷移時に、前記第１の正弦波クロックの電圧と前記第２の正弦波クロックの電圧とを比較し、振幅中心との電圧差が大きいクロックを示す選択制御信号を出力する選択制御回路と、
前記選択制御信号に応じて、前記第１の正弦波クロック又は前記第２の正弦波クロックを選択し出力する選択回路とを有することを特徴とする請求項１記載のクロック再生回路。

【請求項3】

前記選択制御回路は、
前記第１の正弦波クロックの電圧と前記第２の正弦波クロックの電圧とを比較する比較部と、
前記再生クロックの信号レベルを検出する検出部とを有することを特徴とする請求項２記載のクロック再生回路。

【請求項4】

入力されるデータ信号からデータレートに対して１／２の周波数のクロック及びデータを再生するクロックデータ再生回路であって、
前記データ信号から再生クロックを再生するクロック再生回路と、
前記クロック再生回路により再生された再生クロックを用いて前記データ信号の識別を行いデータを再生する識別回路とを有し、
前記クロック再生回路は、
前記データ信号と再生クロックとの位相を比較し、位相差を示す位相差信号を出力する位相比較回路と、
前記位相差信号に応じた電流を出力するチャージポンプ回路と、
前記チャージポンプ回路が出力する電流を平滑化して制御電圧に変換するループフィルタと、
前記制御電圧に応じた周波数を有する第１の正弦波クロック、及び前記第１の正弦波クロックに対して９０度の位相差を有する第２の正弦波クロックを生成する発振回路と、
前記第１の正弦波クロック及び前記第２の正弦波クロックのうち、前記データ信号の遷移時において振幅中心との電圧差が大きいクロックを前記再生クロックとして選択し出力するクロックセレクタとを有することを特徴とするクロックデータ再生回路。

【請求項5】

前記クロックデータ再生回路は、
前記データ信号が入力されていないときにオフ状態となり、
前記オフ状態で前記データ信号が入力されると動作状態に復帰することを特徴とする請求項４記載のクロックデータ再生回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロック再生回路及びクロックデータ再生回路に関する。

【背景技術】

【0002】

情報処理装置等の性能向上に伴い装置内外において送受信する信号のデータレートが高くなり、受信器側では受信したデータ信号からクロック及びデータを再生するクロックデータ再生（ＣＤＲ：Clock and Data Recovery）回路が用いられている。ＣＤＲ回路は、受信器で再生するクロックと受信データとの位相関係を判定してクロックをロックするが、このクロックの周波数が低いほどクロックパス等で消費される電力を削減することが可能になる。そこで、ＣＤＲ回路におけるクロックの周波数をデータレートの半分にすることで受信器の消費電力を削減するハーフレートのＣＤＲ回路が提案されている。ハーフレートのＣＤＲ回路は、例えばデータレートが１０Ｇｂｐｓ（bits per second）である場合、クロックの周波数は５ＧＨｚである。また、入力ＮＲＺ（Non Return to Zero）信号から、そのビットレートの１／２の周波数のクロック信号を抽出し、位相比較回路の動作周波数を１／２にして消費電力を削減するＰＬＬ（Phase Locked Loop）回路が提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１０−１２６４００号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

送信器と受信器との間でのデータ送受信において、送信器がデータを送らないアイドル（Ｉｄｅｌ）時間が存在する。省電力化のため、送信器からデータが送られてこないアイドル時には受信器をオフ状態にし、送信器からデータが再び送信されるときに受信器をオン状態（動作状態）に復帰するように制御する技術がある。受信器がオン状態になる際、ＣＤＲ回路は、再度データ信号に追随してクロックをロックする。しかし、ハーフレートのＣＤＲ回路では、受信器がオン状態になる際、データとクロックのタイミングをロックするまでの時間がフルレートのＣＤＲ回路よりもかかる。そのため、受信器がオフ状態からオン状態に復帰する時間が長くなってしまう。

【0005】

本発明は、ハーフレートのＣＤＲ回路においてデータとクロックのタイミングをロックするまでの時間を短縮することを目的とする。

【課題を解決するための手段】

【0006】

クロック再生回路の一態様は、データ信号とそのデータレートに対して１／２の周波数を有する再生クロックとの位相を比較する位相比較回路と、位相比較回路の出力に応じて制御電圧を制御するチャージポンプ回路及びループフィルタと、制御電圧に応じた周波数を有する第１の正弦波クロック及び９０度の位相差を有する第２の正弦波クロックを生成する発振回路と、第１の正弦波クロック又は第２の正弦波クロックを再生クロックとして選択し出力するクロックセレクタとを有する。クロックセレクタは、第１の正弦波クロック及び第２の正弦波クロックのうち、データ信号の遷移時において振幅中心との電圧差が大きいクロックを再生クロックとして選択する。

【発明の効果】

【0007】

開示のクロック再生回路は、９０度の位相差を有する２つの正弦波クロックのうち、ロックする位相に近いクロックを選択し出力することができ、データとクロックのタイミングをロックするまでの時間を短縮することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態におけるクロック再生回路の構成例を示す図である。

【図2】クロック及びデータの一例を示す図である。

【図3】本実施形態におけるクロック再生回路の構成例を示す図である。

【図4】本実施形態におけるクロック選択論理の例を示す図である。

【図5】本実施形態におけるクロック選択論理を説明するための図である。

【図6】本実施形態におけるクロック再生回路と一般的な技術でのロック時間の例を示す図である。

【図7】本実施形態におけるクロックデータ再生回路の構成例を示す図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態を図面に基づいて説明する。

【0010】

図１は、本発明の一実施形態におけるクロック再生回路の構成例を示す図である。本実施形態におけるクロック再生回路１０は、受信器のクロックの周波数が、送受信する信号のデータレートに対して半分（１／２）であるハーフレートのＰＬＬ（Phase Locked Loop）型ＣＤＲ（Clock and Data Recovery）回路である。本実施形態におけるハーフレートのＣＤＲ回路は、例えばＬＳＩチップ内通信、同じ基板上でのチップ間の短距離通信、バックプレーンを介したドーターカード間やサーバ間の中長距離通信等のデータ伝送を高速で行うための入出力部（Ｉ／Ｏ）部内の受信器に適用可能である。

【0011】

本実施形態におけるクロック再生回路１０は、図１に示すように位相比較回路（ＰＤ）１１、チャージポンプ回路（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御発振回路（ＶＣＯ）１４、及びクロックセレクタ１５を有する。位相比較回路１１は、受信したデータ信号ＤＡＴＡと再生クロックＣＬＫＯＵＴとの位相を比較し、位相差を示す位相差信号を出力する。チャージポンプ回路１２は、位相比較回路１１から出力される位相差信号に応じたチャージポンプ電流をループフィルタ１３に対して出力する。ループフィルタ１３は、チャージポンプ回路１２からのチャージポンプ電流が供給され、供給されるチャージポンプ電流を平滑化して電圧制御発振回路１４の制御電圧に変換する。

【0012】

電圧制御発振回路１４は、制御電圧に応じた周波数のクロック（発振信号）を出力する。本実施形態においては、電圧制御発振回路１４は、０度クロックである第１のクロックＣＬＫＩ、及び第１のクロックＣＬＫＩに対して位相が９０度異なる９０度クロックである第２のクロックＣＬＫＱを出力する。ここで、電圧制御発振回路１４が出力する第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱは、同じ周波数の正弦波クロックである。なお、電圧制御発振回路１４は、第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱの２相の正弦波クロックを出力するものとしているが、さらに１８０度クロックや２７０度クロックを出力するものであっても良い。

【0013】

データ信号ＤＡＴＡに対して再生クロックＣＬＫＯＵＴの位相が進んでいる場合には、電圧制御発振回路１４が出力するクロックの周波数を低くするように、位相比較回路１１、チャージポンプ回路１２、及びループフィルタ１３が電圧制御発振回路１４の制御電圧を制御する。一方、データ信号ＤＡＴＡに対して再生クロックＣＬＫＯＵＴの位相が遅れている場合には、電圧制御発振回路１４が出力するクロックの周波数を高くするように、位相比較回路１１、チャージポンプ回路１２、及びループフィルタ１３が電圧制御発振回路１４の制御電圧を制御する。

【0014】

クロックセレクタ１５は、クロック再生回路１０の出力側（図１に示した例では電圧制御発振回路１４の次段）に設けられる。クロックセレクタ１５は、電圧制御発振回路１４が出力する第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱのうちの一方のクロックを選択し、再生クロックＣＬＫＯＵＴとして出力する。クロックセレクタ１５より出力される再生クロックＣＬＫＯＵＴは、クロック再生回路１０の外部にも出力される。クロックセレクタ１５は、クロック選択制御回路（ＣＳＬ）１６及び選択回路（ＳＥＬ）１７を有する。

【0015】

クロック選択制御回路１５は、データ信号ＤＡＴＡの立ち上がりエッジ若しくは立ち下がりエッジにおいて、再生クロックＣＬＫＯＵＴの信号レベルを検出するとともに、第１のクロックＣＬＫＩの電圧と第２のクロックＣＬＫＱの電圧とを比較する。また、クロック選択制御回路１５は、検出及び比較の結果に基づいて選択回路１７に選択制御信号を出力する。

【0016】

選択回路１７は、電圧制御発振回路１４から出力される第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱが入力されるとともに、クロック選択制御回路１５から出力される選択制御信号が入力される。選択回路１７は、選択制御信号に応じて第１のクロックＣＬＫＩ又は第２のクロックＣＬＫＱを選択し、再生クロックＣＬＫＯＵＴとして出力する。

【0017】

ここで、ハーフレートのＣＤＲ回路では、ロック状態になると、図２（Ａ）に示すようにハーフレートのクロックのピーク（最大値又は最小値）となるタイミングと、データの遷移するタイミングとが一致する。図２（Ａ）において、実線により示したＣＬＫＩは０度クロックである第１のクロックを示し、破線により示したＣＬＫＱは９０度クロックである第２のクロックを示している。また、実線により示したＤＡＴは受信データを示し、一点鎖線で示したＳＺＣは第１のクロックＣＬＫＩに基づくデータのサンプリングクロックを示しており第１のクロックＣＬＫＩのゼロクロス点で信号レベルが変化する。

【0018】

図２（Ａ）には、データＤＡＴと第１のクロックＣＬＫＩのタイミングがロックしている状態を示しており、例えば第１のクロックＣＬＫＩが最大値となるタイミング２１、２３とデータＤＡＴのエッジが重なっている。また、第１のクロックＣＬＫＩが最小値となるタイミング２２とデータＤＡＴのエッジが重なっている。

【0019】

このようにハーフレートのＣＤＲ回路では、ロックするとハーフレートのクロックのピークとなるタイミングと、データの遷移するタイミングとが一致する。したがって、データのエッジにおいて、電圧がピーク値に近いクロックの方がロックする位相に近いこととなる。そこで、本実施形態では、ロックする前において、クロックセレクタ１５のクロック選択制御回路１６が、データのエッジで第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱの信号電圧を比較する。その結果、コモン電位との差の絶対値が大きい方のクロックをロック制御対象のクロックとして選択する。ここで、コモン電位とは、正弦波クロックにおいて振幅の中心となる電位であり、振幅の最大値と最小値との平均である。すなわち、データのエッジ（遷移時）においてコモン電位との差の絶対値が大きい方のクロックは、データのエッジ（遷移時）において振幅中心との電圧差が大きいクロックである。このように制御することで、ＣＤＲ回路においてデータとクロックのタイミングをロックするまでの時間を短縮することができる。

【0020】

図２（Ｂ）に一例を示すように、データＤＡＴの立ち上がりエッジのタイミング２４において、コモン電位との差の絶対値が第１のクロックＣＬＫＩよりも第２のクロックＣＬＫＱが大きい場合には、クロックセレクタ１５は、第２のクロックＣＬＫＱを選択し再生クロックＣＬＫＯＵＴとして出力する。また、図２（Ｃ）に一例を示すように、データＤＡＴの立ち下がりエッジのタイミング２５において、コモン電位との差の絶対値が第１のクロックＣＬＫＩよりも第２のクロックＣＬＫＱが大きい場合には、クロックセレクタ１５は、第２のクロックＣＬＫＱを選択し再生クロックＣＬＫＯＵＴとして出力する。ここで、図２（Ｂ）、（Ｃ）に示すようにコモン電位を電位０とした場合には、第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱのうち、データＤＡＴのエッジにおいて電圧の絶対値が大きいクロックを再生クロックＣＬＫＯＵＴとするように制御すれば良い。

【0021】

図３は、本実施形態におけるクロック再生回路の構成例を示す図である。図３は、図１に示した位相比較回路１１及びクロック選択制御回路１６の具体的な回路構成例を示すものである。図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。なお、図３に示す位相比較回路１１及びクロック選択制御回路１６は一例であり、これに限定されるものではない。

【0022】

位相比較回路１１は、ハーフレートのＨｏｇｇｅ型位相比較回路である。位相比較回路１１は、４つのラッチ３１、３２、３３、３４、及び２つの排他的論理和演算回路（ＥＸＯＲ回路）３５、３６を有する。

【0023】

ラッチ３１、３２は、受信したデータＤＡＴＡが入力Ｄに入力され、ラッチ３３、３４は、ラッチ３１、３２の出力Ｑがそれぞれ入力Ｄに入力される。ラッチ３１、３３は、再生クロックＣＬＫＯＵＴにより駆動され、クロックＣＬＫＯＵＴがハイレベルのときには入力Ｄが出力Ｑに伝達され、ローレベルのときには出力Ｑを保持する。また、ラッチ３２、３４は、反転された再生クロックＣＬＫＯＵＴにより駆動され、クロックＣＬＫＯＵＴがローレベルのときには入力Ｄが出力Ｑに伝達され、ハイレベルのときには出力Ｑを保持する。ＥＸＯＲ回路３５は、ラッチ３１、３２の出力Ｑが入力され、その演算結果をチャージポンプ回路１２に出力する。また、ＥＸＯＲ回路３６は、ラッチ３３、３４の出力Ｑが入力され、その演算結果をチャージポンプ回路１２に出力する。

【0024】

図３に示すハーフレートのＨｏｇｇｅ型位相比較回路１１は、データＤＡＴＡが遷移してから、データＤＡＴＡと再生クロックＣＬＫＯＵＴとの位相差に応じた期間の間、ＥＸＯＲ回路３５の出力がハイレベルとなる。また、データＤＡＴＡの遷移が生じたときにＥＸＯＲ回路３６の出力がハイレベルとなる。なお、図３においては、１つのデータ（データ１ＵＩ）に対して１ポイントのみサンプルする位相比較回路１１（１ｘＰＤ）かつリニアな位相比較回路１１を一例として示した、これに限定されるものではなく、他の方式の位相比較回路であっても良い。

【0025】

クロック選択制御回路１６は、２つのフリップフロップ３７、３８、コンパレータ３９、及びＥＸＯＲ回路４０を有する。フリップフロップ３７は、再生クロックＣＬＫＯＵＴが入力Ｄに入力され、フリップフロップ３８は、コンパレータ３９の出力が入力される。フリップフロップ３７、３８は、受信したデータＤＡＴＡの立ち上がりエッジ若しくは立ち下がりエッジで入力Ｄをサンプリングし（取り込み）、出力Ｑから出力する。

【0026】

コンパレータ３９は、第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱが入力され、その電圧を比較する。コンパレータ３９は、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より高い場合には出力をハイレベルとし、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より低い場合には出力をローレベルとする。ＥＸＯＲ回路４０は、フリップフロップ３７の出力Ｑより出力される信号ＳＩＧＡ及びフリップフロップ３８の出力Ｑより出力される信号ＳＩＧＢが入力され、その演算結果を選択制御信号ＳＩＧＣとして出力する。この選択制御信号ＳＩＧＣに応じて、選択回路１７は、第１のクロックＣＬＫＩ又は第２のクロックＣＬＫＱを選択して出力する。

【0027】

前述したクロック選択制御回路１６を含むクロックセレクタ１５の動作について説明する。なお、以下の説明において、オフ状態からオン状態に復帰する動作の開始直後には、第１のクロックＣＬＫＩが再生クロックＣＬＫＯＵＴとして選択され出力されるものとする。ここで、図３に示したフリップフロップ３７から出力される信号ＳＩＧＡは、データＤＡＴＡのエッジにおいてサンプリングした再生クロックＣＬＫＯＵＴの信号レベルを示している。信号ＳＩＧＡは、データＤＡＴＡのエッジにおいて、再生クロックＣＬＫＯＵＴがローレベルである場合には“０”（ローレベル）となり、再生クロックＣＬＫＯＵＴがハイレベルである場合には“１”（ハイレベル）となる。また、フリップフロップ３８から出力される信号ＳＩＧＢは、データＤＡＴＡのエッジにおいて第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より高いか否かを示している。信号ＳＩＧＢは、データＤＡＴＡのエッジにおいて、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より高い場合には“１”（ハイレベル）となり、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より低い場合には“０”（ローレベル）となる。

【0028】

例えば信号ＳＩＧＡが“０”かつ信号ＳＩＧＢが“０”である場合（図４の（Ａ））は、図５（Ａ）に示す状態に相当する。すなわち、データＤＡＴＡのエッジにおいて、クロックＣＬＫＯＵＴとしての第１のクロックＣＬＫＩがローレベルであり、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より低い。したがって、第１のクロックＣＬＫＩの方が第２のクロックＣＬＫＱよりもロックする位相に近く、第１のクロックＣＬＫＩを選択した方がロック状態に速やかに収束させることができる。この場合には、ＥＸＯＲ回路４０から出力する信号ＳＩＧＣが“０”となり、この信号ＳＩＧＣに応じて選択回路１７が第１のクロックＣＬＫＩを再生クロックＣＬＫＯＵＴとして出力する。

【0029】

また、信号ＳＩＧＡが“０”かつ信号ＳＩＧＢが“１”である場合（図４の（Ｂ））は、図５（Ｂ）に示す状態に相当する。すなわち、データＤＡＴＡのエッジにおいて、クロックＣＬＫＯＵＴとしての第１のクロックＣＬＫＩがローレベルであり、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より高い。したがって、第２のクロックＣＬＫＱの方が第１のクロックＣＬＫＩよりもロックする位相に近く、第２のクロックＣＬＫＱを選択した方がロック状態に速やかに収束させることができる。この場合には、ＥＸＯＲ回路４０から出力する信号ＳＩＧＣが“１”となり、この信号ＳＩＧＣに応じて選択回路１７が再生クロックＣＬＫＯＵＴとして出力するクロックを第１のクロックＣＬＫＩから第２のクロックＣＬＫＱに切り替えて出力する。

【0030】

また、信号ＳＩＧＡが“１”かつ信号ＳＩＧＢが“０”である場合（図４の（Ｃ））は、図５（Ｃ）に示す状態に相当する。すなわち、データＤＡＴＡのエッジにおいて、クロックＣＬＫＯＵＴとしての第１のクロックＣＬＫＩがハイレベルであり、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より低い。したがって、第２のクロックＣＬＫＱの方が第１のクロックＣＬＫＩよりもロックする位相に近く、第２のクロックＣＬＫＱを選択した方がロック状態に速やかに収束させることができる。この場合には、ＥＸＯＲ回路４０から出力する信号ＳＩＧＣが“１”となり、この信号ＳＩＧＣに応じて選択回路１７が再生クロックＣＬＫＯＵＴとして出力するクロックを第１のクロックＣＬＫＩから第２のクロックＣＬＫＱに切り替えて出力する。

【0031】

また、信号ＳＩＧＡが“１”かつ信号ＳＩＧＢが“１”である場合（図４の（Ｄ））は、図５（Ｄ）に示す状態に相当する。すなわち、データＤＡＴＡのエッジにおいて、クロックＣＬＫＯＵＴとしての第１のクロックＣＬＫＩがハイレベルであり、第１のクロックＣＬＫＩの電圧が第２のクロックＣＬＫＱの電圧より高い。したがって、第１のクロックＣＬＫＩの方が第２のクロックＣＬＫＱよりもロックする位相に近く、第１のクロックＣＬＫＩを選択した方がロック状態に速やかに収束させることができる。この場合には、ＥＸＯＲ回路４０から出力する信号ＳＩＧＣが“０”となり、この信号ＳＩＧＣに応じて選択回路１７が第１のクロックＣＬＫＩを再生クロックＣＬＫＯＵＴとして出力する。

【0032】

このように、ＣＤＲ回路が動作状態になる際にデータと再生クロックがロックする前においては、クロックセレクタ１５のクロック選択制御回路１６は、図４に示したクロックの選択論理に従って選択制御信号ＳＩＧＣを出力する。これにより、クロックセレクタ１５の選択回路１７は、第１のクロックＣＬＫＩ及び第２のクロックＣＬＫＱのうち、ロックする位相に近いクロックを選択して再生クロックＣＬＫＯＵＴとして出力する。なお、データと再生クロックがロックした後は、クロックセレクタ１５による切り替え制御は止まり、一般的なハーフレートのＣＤＲ回路と同様に動作する。

【0033】

本実施形態によれば、ハーフレートのＣＤＲ回路のクロック再生回路１０において、電圧制御発振回路１４が９０度の位相差を有する第１のクロックＣＬＫＩと第２のクロックとを生成し出力する。そして、受信したデータＤＡＴＡのエッジにおいて、現在の再生クロックＣＬＫＯＵＴの信号レベルを検出するとともに、２つのクロックＣＬＫＩ、ＣＬＫＱとの電圧を比較して、その結果に応じて２つのクロックＣＬＫＩ、ＣＬＫＱのうちの一方を選択し出力する。これにより、９０度の位相差を有する２つのクロックＣＬＫＩ、ＣＬＫＱから、ロックする位相に近いクロックを選択して再生クロックＣＬＫＯＵＴとして出力しロック状態に速やかに収束させることができ、ロックするまでの時間を短縮することができる。

【0034】

例えば、図６に示すように本実施形態におけるクロック再生回路１０では、波形６１に示すように時間ＴＡでロックさせることができる。一方、一般的な技術でのクロック再生回路では、波形６２に示すようにロックさせるまでに時間ＴＢを要する。したがって、本実施形態によれば、ハーフレートのＣＤＲ回路においてデータとクロックのタイミングをロックするまでの時間をほぼ１／２に短縮することができる。

【0035】

図７は、本実施形態におけるハーフレートのＣＤＲ回路の構成例を示す図である。ＣＤＲ回路７３は、送信器７１から送信されたデータ信号ＤＡＴＡを伝送路７２を介して受信する。クロック再生回路７４は、図１や図３に示した本実施形態におけるクロック再生回路である。クロック再生回路７４は、受信したデータ信号ＤＡＴＡから、データ信号ＤＡＴＡのデータレートに対して半分（１／２）の周波数の再生クロックＣＬＯＣＫを再生する。識別回路７５は、クロック再生回路７４により再生された再生クロックＣＬＯＣＫを用いて、データ信号ＤＡＴＡの識別を行いデータを再生する。例えば、識別回路７５は、再生クロックＣＬＯＣＫに基づくサンプリングクロックでデータ信号ＤＡＴＡをサンプリングしてデータを再生する。

【0036】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

【0037】

（付記１）
入力されるデータ信号からデータレートに対して１／２の周波数のクロックを再生するクロック再生回路であって、
前記データ信号と再生クロックとの位相を比較し、位相差を示す位相差信号を出力する位相比較回路と、
前記位相差信号に応じた電流を出力するチャージポンプ回路と、
前記チャージポンプ回路が出力する電流を平滑化して制御電圧に変換するループフィルタと、
前記制御電圧に応じた周波数を有する第１の正弦波クロック、及び前記第１の正弦波クロックに対して９０度の位相差を有する第２の正弦波クロックを生成する発振回路と、
前記第１の正弦波クロック及び前記第２の正弦波クロックのうち、前記データ信号の遷移時において振幅中心との電圧差が大きいクロックを前記再生クロックとして選択し出力するクロックセレクタとを有することを特徴とするクロック再生回路。
（付記２）
前記クロックセレクタは、
前記データ信号の遷移時に、前記第１の正弦波クロックの電圧と前記第２の正弦波クロックの電圧とを比較し、振幅中心との電圧差が大きいクロックを示す選択制御信号を出力する選択制御回路と、
前記選択制御信号に応じて、前記第１の正弦波クロック又は前記第２の正弦波クロックを選択し出力する選択回路とを有することを特徴とする付記１記載のクロック再生回路。
（付記３）
前記選択制御回路は、
前記第１の正弦波クロックの電圧と前記第２の正弦波クロックの電圧とを比較する比較部と、
前記再生クロックの信号レベルを検出する検出部とを有することを特徴とする付記２記載のクロック再生回路。
（付記４）
前記選択制御回路は、
前記第１の正弦波クロックの電圧と前記第２の正弦波クロックの電圧とを比較するコンパレータと、
前記コンパレータの出力を前記データ信号のエッジでサンプルする第１のフリップフロップと、
前記再生クロックを前記データ信号のエッジでサンプルする第２のフリップフロップと、
前記第１のフリップフロップの出力及び前記第２のフリップフロップの出力を排他的論理和演算し、演算結果を前記選択制御信号として出力する演算回路とを有することを特徴とする付記２記載のクロック再生回路。
（付記５）
入力されるデータ信号からデータレートに対して１／２の周波数のクロック及びデータを再生するクロックデータ再生回路であって、
前記データ信号から再生クロックを再生するクロック再生回路と、
前記クロック再生回路により再生された再生クロックを用いて前記データ信号の識別を行いデータを再生する識別回路とを有し、
前記クロック再生回路は、
前記データ信号と再生クロックとの位相を比較し、位相差を示す位相差信号を出力する位相比較回路と、
前記位相差信号に応じた電流を出力するチャージポンプ回路と、
前記チャージポンプ回路が出力する電流を平滑化して制御電圧に変換するループフィルタと、
前記制御電圧に応じた周波数を有する第１の正弦波クロック、及び前記第１の正弦波クロックに対して９０度の位相差を有する第２の正弦波クロックを生成する発振回路と、
前記第１の正弦波クロック及び前記第２の正弦波クロックのうち、前記データ信号の遷移時において振幅中心との電圧差が大きいクロックを前記再生クロックとして選択し出力するクロックセレクタとを有することを特徴とするクロックデータ再生回路。
（付記６）
前記クロックデータ再生回路は、
前記データ信号が入力されていないときにオフ状態となり、
前記オフ状態で前記データ信号が入力されると動作状態に復帰することを特徴とする付記５記載のクロックデータ再生回路。

【符号の説明】

【0038】

１０ クロック再生回路
１１ 位相比較回路
１２ チャージポンプ回路
１３ ループフィルタ
１４ 電圧制御発振回路
１５ クロックセレクタ
１６ クロック選択制御回路
１７ 選択回路
３７、３８ フリップフロップ
３９ コンパレータ
４０ 排他的論理和演算回路（ＥＸＯＲ回路）
７３ クロックデータ再生（ＣＤＲ）回路
７４ クロック再生回路
７５ 識別回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】