特許 6025595 薄膜トランジスタの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6025595

(24)【登録日】2016年10月21日

(45)【発行日】2016年11月16日

(54)【発明の名称】薄膜トランジスタの製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20161107BHJP

   H01L 21/336 20060101ALI20161107BHJP

   H01L 29/417 20060101ALI20161107BHJP

   H01L 21/28 20060101ALI20161107BHJP

   G02F 1/1368 20060101ALI20161107BHJP

   H05B 33/08 20060101ALI20161107BHJP

   H01L 51/50 20060101ALI20161107BHJP

   H01L 21/363 20060101ALI20161107BHJP

【ＦＩ】

   H01L29/78 616U

   H01L29/78 618B

   H01L29/78 627C

   H01L29/78 616V

   H01L29/50 M

   H01L21/28 301R

   H01L21/28 301B

   G02F1/1368

   H05B33/08

   H05B33/14 A

   H01L21/363

【請求項の数】3

【全頁数】20

(21)【出願番号】特願2013-27303(P2013-27303)

(22)【出願日】2013年2月15日

(65)【公開番号】特開2014-157893(P2014-157893A)

(43)【公開日】2014年8月28日

【審査請求日】2014年10月2日

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】中川 直紀

(72)【発明者】

【氏名】山縣 有輔

(72)【発明者】

【氏名】井上 和式

(72)【発明者】

【氏名】小田 耕治

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 国際公開第２００９／０９３６２５（ＷＯ，Ａ１）

【文献】 特開２０１１−１０８８７３（ＪＰ，Ａ）

【文献】 特開２０１２−１５１４６９（ＪＰ，Ａ）

【文献】 特開平１１−１５４７５２（ＪＰ，Ａ）

【文献】 特開２０１２−１８２３８８（ＪＰ，Ａ）

【文献】 特開２０１０−０２８０２１（ＪＰ，Ａ）

【文献】 特開２０１２−１２９５１１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０２５８１４３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００１／００１５４３４（ＵＳ，Ａ１）

【文献】 特開２０１２−１４６９５６（ＪＰ，Ａ）

【文献】 特開２０１２−０２８４８１（ＪＰ，Ａ）

【文献】 特開２０１２−１７８４９３（ＪＰ，Ａ）

【文献】 特開２０１０−１２３９３７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８６

Ｇ０２Ｆ １／１３６８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３６３

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ５１／５０

Ｈ０５Ｂ ３３／０８

(57)【特許請求の範囲】

【請求項1】

（ａ）基板上に、第１の導電膜からなるゲート電極を形成する工程と、
（ｂ）前記ゲート電極上に、ゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、第１の半導体層およびその上の第２の半導体層を含む半導体膜を形成する工程と、
（ｄ）前記半導体膜を覆うように第２の導電膜を成膜し、所定のエッチングプロセスにより、前記第２の導電膜を加工して前記半導体膜上にソース電極およびドレイン電極を形成すると共に、前記ソース電極と前記ドレイン電極の間の領域に前記半導体膜を露出させる工程と、を備え、
前記第１の半導体層と前記第２の半導体層とは、互いに異なる材料で形成されており、
前記第１の半導体層は、少なくともＳｎを含む酸化物半導体であり、
前記第２の半導体層は、ＩｎおよびＺｎと、Ａｌ、Ｈｆ、Ｚｒ、Ｍｇ、Ｙのうち少なくとも１種以上の元素とを含む酸化物半導体であり、
前記工程（ｄ）では、前記ソース電極と前記ドレイン電極の間の領域において、前記第２の導電膜が除去され、前記第１の半導体層が露出し、
前記エッチングプロセスに対する前記第２の半導体層のエッチング速さは、当該エッチングプロセスに対する前記第２の導電膜のエッチング速さよりも速い
ことを特徴とする薄膜トランジスタの製造方法。

【請求項2】

前記第１の半導体層は、前記ソース電極および前記ドレイン電極のエッチングプロセスに対して耐性を有する材料で形成されており、
前記第２の半導体層は、前記エッチングプロセスに対してエッチング性を有する材料で形成されている
請求項１記載の薄膜トランジスタの製造方法。

【請求項3】

前記第２の導電膜は、Ａｌ、Ｍｏ、Ｃｕ、Ａｇのいずれかを含む金属膜、またはこれらの２以上の金属層からなる積層膜で形成されており、
前記エッチングプロセスは、リン酸、硝酸、酢酸を含むＰＡＮ薬液を用いたウエットエッチング法である
請求項１または請求項２記載の薄膜トランジスタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば表示装置を構成する薄膜トランジスタ基板などに用いられる薄膜トランジスタおよびその製造方法に関する。

【背景技術】

【0002】

薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称）をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称）は、例えば液晶を利用した表示装置（液晶表示装置：Liquid Crystal Display（以下「ＬＣＤ」））等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力および薄型であるという特徴がある。このような半導体装置の特長を活かした平面型表示装置（フラットパネルディスプレイ）は、ＣＲＴ（Cathode Ray Tube）に代わって普及している。

【0003】

一般的なフラットパネルディスプレイ用のＬＣＤは、アレイ状（マトリックス状）に配設されたＴＦＴを有するＴＦＴ基板とカラーフィルタを有する対向基板との間に液晶層が挟持された構成の表示パネルを有している。表示パネルの前面側（視認側）と背面側のそれぞれに偏光板が設けられ、当該背面側にはさらにバックライトが設けられる。このような構造によって良好なカラー表示が得られる。

【0004】

例えば特許文献１の図１に、ＬＣＤ用ＴＦＴ基板の代表的な構造が開示されている。当該ＴＦＴ基板は、各画素のスイッチング素子としてボトムゲートのバックチャネル型ＴＦＴを有し、ＴＦＴと電気的に接続される画素電極が最上層に形成された構造を有している。この構造のＴＦＴ基板は、５回のフォトリソグラフィープロセス（写真製版工程）を用いて製造することができる。

【0005】

従来、液晶表示装置用のＴＦＴ基板のスイッチング素子としては、チャネル層となる半導体膜としてアモルファスシリコン（Ｓｉ）を用いるのが一般的であったが、近年では、チャネル層に酸化物半導体を用いたＴＦＴの開発が盛んになっている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有するため、それをＴＦＴのチャネル層に用いることで、小型で高性能なＴＦＴを実現できる。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化すず（ＳｎＯ_２）などを添加した材料が主に用いられている。この技術は、例えば特許文献２、３および非特許文献１等に開示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平１０−２６８３５３号公報

【特許文献2】特開２００５−７７８２２号公報

【特許文献3】特開２００７−２８１４０９号公報

【非特許文献】

【0007】

【非特許文献1】Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年，第432巻，第488頁〜第492頁

【発明の概要】

【発明が解決しようとする課題】

【0008】

バックチャネル型ＴＦＴにおいて、チャネル層をＺｎ−Ｏ系やＩｎＧａ−Ｚｎ−Ｏ系のような酸化物半導体膜で構成する場合、スパッタリング法や真空蒸着法によりソース電極およびドレイン電極となる金属膜（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金）を酸化物半導体膜の上に直接形成すると、その表面に構造や組成比が乱れたダメージ層が形成される。また、界面反応によって酸化物半導体膜と金属との還元反応が起こり、酸化物半導体膜の表面に酸素が欠乏した層ができる。酸素が欠乏した酸化物半導体は、電子によるキャリア密度が増加してＮ型化し、低抵抗化する。

【0009】

このように酸化物半導体膜の表面が低抵抗化すると、ソース電極およびドレイン電極との界面コンタクト特性が改善（界面抵抗が低減）され、ＴＦＴのオン特性が向上するという効果を生む。しかし、上記の金属膜を除去して形成される、ソース電極とドレイン電極の間のチャネル領域（バックチャネル）では、その表面が低抵抗化していると、ＴＦＴのオフ電流が増大して、表示ムラや、クロストークのような表示不良を生じさせる。また、チャネル領域の表面にダメージ層が残っていると、ＴＦＴの閾値が大きくシフトするなど、ＴＦＴ特性の劣化が生じ、これも表示不良の原因となる。

【0010】

このような問題を解決する手法としては、酸素が欠乏して低抵抗化したチャネル領域の表面に、イオン注入、酸素プラズマ照射または酸素雰囲気中の熱処理などの表面処理によって酸素を注入することが考えられる。それにより、チャネル領域の表面が高抵抗化されると共に、その部分の構造や組成比や構造の乱れを緩和することができる。しかし、それらの手法では、改善の効果が充分に得られない場合があることや、新たな工程が追加されることにより製造コストが上昇するなどの問題がある。

【0011】

さらに、ソース電極およびドレイン電極と酸化物半導体膜との界面近傍（ソース電極およびドレイン電極の端部近傍）において、酸素の欠乏によって酸化物半導体膜内に発生した電子キャリアの影響で、電子キャリア濃度が高くなっていると、その部分に電界集中が生じて良好なＴＦＴ特性が得られなくなる問題も生じる。例えば、ゲート電極に深い負のバイアスが印加された場合、ドレイン電極の端部近傍に電界が集中する。

【0012】

本発明は以上のような課題を解決するためになされたものであり、薄膜トランジスタ（ＴＦＴ）の製造工程数の増大を抑えつつ、製造過程でチャネル領域に形成されるダメージ層や酸素欠乏層などを除去することが可能な薄膜トランジスタの構造およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明に係る薄膜トランジスタの製造方法は、（ａ）基板上に、第１の導電膜からなるゲート電極を形成する工程と、（ｂ）前記ゲート電極上に、ゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上に、第１の半導体層およびその上の第２の半導体層を含む半導体膜を形成する工程と、（ｄ）前記半導体膜を覆うように第２の導電膜を成膜し、所定のエッチングプロセスにより、前記第２の導電膜を加工して前記半導体膜上にソース電極およびドレイン電極を形成すると共に、前記ソース電極と前記ドレイン電極の間の領域に前記半導体膜を露出させる工程と、を備え、前記第１の半導体層と前記第２の半導体層とは、互いに異なる材料で形成されており、前記第１の半導体層は、少なくともＳｎを含む酸化物半導体であり、前記第２の半導体層は、ＩｎおよびＺｎと、Ａｌ、Ｈｆ、Ｚｒ、Ｍｇ、Ｙのうち少なくとも１種以上の元素とを含む酸化物半導体であり、前記工程（ｄ）では、前記ソース電極と前記ドレイン電極の間の領域において、前記第２の導電膜が除去され、前記第１の半導体層が露出し、前記エッチングプロセスに対する前記第２の半導体層のエッチング速さは、当該エッチングプロセスに対する前記第２の導電膜のエッチング速さよりも速いものである。

【発明の効果】

【0015】

本発明に係る薄膜トランジスタによれば、半導体膜のチャネル領域において、上層の第２の半導体層が除去されて下層の第１の半導体層が露出しているので、第２の半導体層に形成されたダメージ層がチャネル領域から除去された構成となる。特に、半導体膜として酸化物半導体を用いる場合には、ソース電極およびドレイン電極を構成する金属膜を成膜したときに形成される酸素欠乏層がチャネル層から除去され、チャネル領域の低抵抗化によるＴＦＴのオフ電流値の増大が防止される。

【0016】

また、本発明に係る薄膜トランジスタ基板の製造方法によれば、ソース電極およびドレイン電極の加工と、半導体膜のチャネル領域における第２の半導体材料の除去とが、同じエッチングプロセスを用いて同時に行われる。よって、従来の手法に対する工程数の増加を抑えつつ、本発明に係る薄膜トランジスタおよびそれを備える薄膜トランジスタ基板を形成することができる。

【図面の簡単な説明】

【0017】

【図1】ＴＦＴ基板の全体構成を模式的に説明する平面図である。

【図2】本発明の実施の形態に係るＴＦＴ基板の画素の平面構成を示す図である。

【図3】本発明の実施の形態に係るＴＦＴ基板の主要部の断面構成を示す図である。

【図4】本発明の実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。

【図5】本発明の実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。

【図6】本発明の実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。

【図7】本発明の実施の形態に係るＴＦＴ基板の製造工程を示す断面図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施の形態について説明する。ここでは、各画素に設けられるスイッチング素子として薄膜トランジスタ（ＴＦＴ）が用いられたＴＦＴアクティブマトリックス基板（ＴＦＴ基板）に、本発明を適用した例を示す。ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等のフラットパネルディスプレイなどに用いられる。

【0019】

＜ＴＦＴ基板の全体構成＞
まず、ＴＦＴ基板の全体構成について説明する。図１は、ＴＦＴ基板の全体構成を模式的に説明する平面図であり、ＬＣＤ用のＴＦＴ基板を例にとって示している。

【0020】

ＴＦＴ基板２００は、ＴＦＴ２０１を有する画素２０４がマトリックス状に配列される表示領域２０２と、表示領域２０２の外側を囲む額縁領域２０３とに大きく分けられる。

【0021】

表示領域２０２には、複数のゲート配線（走査信号線）３および複数のソース配線（表示信号線）９が配設される。複数のゲート配線３は互いに平行に配設され、複数のソース配線９も互いに平行に配設される。複数のゲート配線３と複数のソース配線９は直交する。図１では、ゲート配線３が横方向（Ｘ方向）に延在し、ソース配線９が縦方向（Ｙ方向）に延在している。隣接するゲート配線３と隣接するソース配線９で囲まれた領域が画素２０４となるので、表示領域２０２には、画素２０４がマトリックス状に配列されることになる。

【0022】

図１では、代表的に１つの画素２０４を拡大して示している。画素２０４内には、少なくとも１つのＴＦＴ２０１が配設されている。ＴＦＴ２０１は、ソース配線９とゲート配線３の交差点近傍に配置され、ゲート配線３に接続されるゲート電極と、ソース配線９に接続されるソース電極と、画素電極１１に接続されるドレイン電極とを有している。また、画素電極１１は補助容量電極５との間に補助容量２０９を形成しており、補助容量電極５は所定の共通電位が供給される補助容量配線２１０に接続されている。補助容量配線２１０は、ゲート配線３に平行に（ソース配線９に直交するように）延在し、ゲート配線３と補助容量配線２１０とは交互に配設される。

【0023】

一方、ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５および表示信号駆動回路２０６が設けられている。図示は省略するが、ゲート配線３は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３へと引き出され、走査信号駆動回路２０５に接続されている。同様に、ソース配線９は、表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３へと引き出され、表示信号駆動回路２０６に接続されている。

【0024】

走査信号駆動回路２０５の近傍には、走査信号駆動回路２０５を外部と接続させるための接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、表示信号駆動回路２０６を外部と接続させるための接続基板２０８が配設されている。これら接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

【0025】

走査信号駆動回路２０５には、接続基板２０７を介して外部から各種の制御信号が供給され、表示信号駆動回路２０６には、接続基板２０８を介して外部から各種の制御信号および画像データが供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート配線３にゲート信号（走査信号）を供給する。このゲート信号によって、ゲート配線３が一定周期で順番に選択される。表示信号駆動回路２０６は、外部からの制御信号に基づいて、画像データに応じた表示信号をソース配線９に供給する。この走査信号駆動回路２０５と表示信号駆動回路２０６の動作によって、表示信号に応じた表示電圧が各画素２０４に供給される。

【0026】

本発明に係る薄膜トランジスタは、画素２０４に設けられるＴＦＴ２０１に適用可能なことはもちろん、走査信号駆動回路２０５および表示信号駆動回路２０６を構成するスイッチング素子としても好適に用いることができる。なお、走査信号駆動回路２０５および表示信号駆動回路２０６は、ＴＦＴ基板２００上に形成されるとは限らず、例えば、ＴＣＰ（Tape Carrier Package）を用いて構成され、ＴＦＴ基板２００に接続される場合もある。

【0027】

また、補助容量電極５は、後述するように、画素電極１１と平面視で重複（重畳）するように配設され、画素電極１１を一方の電極、補助容量電極５をもう一方の電極とする補助容量２０９を形成する。各画素２０４の補助容量電極５は、補助容量配線２１０に接続されて結束し、例えば走査信号駆動回路２０５や表示信号駆動回路２０６などから所定の共通電位が供給される。

【0028】

ＴＦＴ２０１は、画素電極１１に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線３からゲート電極に与えられるゲート信号により、オン／オフが制御される。ＴＦＴ２０１がオンになると、ソース配線９からドレイン電極に供給された表示電圧が画素電極１１に印加され、画素電極１１と対向基板（不図示）の対向電極との間に、表示電圧に応じた電界が生じる。画素電極１１と対向電極との間には液晶を介して補助容量２０９と並列な容量（液晶容量）が形成される。画素電極１１に印加された表示電圧は、液晶容量と補助容量２０９によって一定期間保持される。

【0029】

対向基板は、例えばカラーフィルタ基板であり、ＴＦＴ基板２００の前面側（視認側）に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、対向電極および配向膜等が形成される。配向膜は、ＴＦＴ基板２００の表面にも形成されていてもよい。また、ＩＰＳ（In Plane Switching）方式やＦＦＳ（Fringe Field Switching）方式の液晶表示装置の場合、対向電極は、対向基板ではなくＴＦＴ基板２００上に配設される。

【0030】

ＴＦＴ基板２００と対向基板とが一定の間隙（セルギャップ）を介して貼り合わされ、その間隙に液晶が注入されて封止されることで、液晶表示パネルが形成される。すなわち、液晶表示パネルは、ＴＦＴ基板２００と対向基板との間に液晶層が挟持された構造となる。さらに、液晶表示パネルの外面には、偏光板、位相差板等が設けられる。また、液晶表示パネルの背面側（ＴＦＴ基板２００の裏側）には、バックライトユニット等が配設される。

【0031】

＜液晶表示装置の動作＞
続いて、液晶表示装置の動作について説明する。ＴＦＴ基板２００と対向基板との間に教示されている液晶は、画素電極１１と対向電極との間に生じる電界によって駆動される（配向方向が制御される）。液晶の配向方向が変化すると、それを通過する光の偏光状態が変化する。よって、偏光板を通過して直線偏光となったバックライトユニットからの光は、液晶表示パネルの液晶層を通過するときに偏光状態が変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、その偏光状態が変化する。

【0032】

液晶層を通過した光は、その偏光状態により、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、画素電極１１に印加されている表示電圧によって変化する。したがって、表示電圧を制御することによって、視認側の偏光板を通過する光量を制御できる。液晶表示装置では、画素ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。

【0033】

＜ＴＦＴ基板の画素の構成＞
次に、図２および図３を参照して、本実施の形態に係るＴＦＴ基板２００のより詳細な構成について説明する。以下では、ＴＦＴ基板２００は透過型の液晶表示装置に用いられるものとして説明する。

【0034】

図２は、画素２０４を含むＴＦＴ基板２００の主要部の平面構成を示す図であり、図３は、その断面構成を示す図である。図３では、図２に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面に対応している。Ｘ−Ｘ線に沿った断面は、画素２０４の形成領域（以下「画素部」）に対応する。Ｙ−Ｙ線に沿った断面は、ゲート配線３にゲート信号を供給するためのゲート端子４およびゲート端子パッド１８の形成領域（以下「ゲート端子部」）に対応する。Ｚ−Ｚ線に沿った断面は、ソース配線９に表示信号を印加するためのソース端子１０およびソース端子パッド１９の形成領域（以下「ソース端子部」）に対応する。

【0035】

さらに、Ｘ−Ｘ線に沿った画素部の断面は、図３に示すように、ゲート配線３とソース配線９とが交差する領域である「ゲート・ソース配線交差部」と、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と、画素電極１１をＴＦＴ２０１のドレインに接続させるコンタクトの形成領域である「ドレインコンタクト部」と、画素電極１１の形成領域である「画素電極部」と、補助容量２０９の形成領域である「補助容量部」とを含んでいる。

【0036】

図３に示すように、ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。基板１上には、同じ導電膜（第１の導電膜）が選択的に配設されて、各種の配線や電極を構成している。すなわち、ゲート端子部にはゲート端子４が配設され、ゲート・ソース配線交差部にはゲート配線３が配設され、ＴＦＴ部にはゲート電極２が配設され、補助容量部には補助容量電極５が配設されている。そして、これらを覆うように、絶縁膜６が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するため、以下では「ゲート絶縁膜」と称する。

【0037】

ＴＦＴ部のゲート絶縁膜６上には、下層の第１の半導体層１２ａおよび上層の第２の半導体層１２ｂとが積層して成る２層構造の半導体膜１２（チャネル層）が形成されている。

【0038】

また、ゲート絶縁膜６および半導体膜１２上には、同じ導電膜（第２の導電膜）が選択的に配設されて、各種の配線や電極を構成している。

【0039】

例えばＴＦＴ部には、第２の半導体層１２ｂ上に接合されたソース電極７およびドレイン電極８が互いに離間して配設されている。ソース電極７とドレイン電極８との間の半導体膜１２では、第２の半導体層１２ｂが除去されて、第１の半導体層１２ａの表面が露出している。その露出した第１の半導体層１２ａの部分が、ＴＦＴ２０１のチャネルが形成されるチャネル領域１３（バックチャネル）となる。

【0040】

チャネル領域１３では、ソース電極７およびドレイン電極８と半導体膜１２との接合端部において、第２の半導体層１２ｂの端部が、ソース電極７およびドレイン電極８の端部よりも後退している。つまり、断面視で、ソース電極７およびドレイン電極の端部は、第２の半導体層１２ｂよりも突出した庇形状となっている。

【0041】

本実施の形態では、半導体膜１２を構成する第１および第２の半導体層１２ａ，１２ｂは、酸化物半導体で構成される。ここでいう酸化物半導体とは、導電率が１０^−７〜１０Ｓ／ｃｍであるもの、あるいはキャリア濃度が１０^１１〜１０^１８個／ｃｍ^３の範囲にあるものとする。導電率が１０Ｓ／ｃｍよりも大きい場合や、キャリア濃度が１０^１８個／ｃｍ^３よりも大きい場合は、電気が常時流れやすくなり、半導体膜としてのスイッチングの機能を示さない場合があるからである。導電率が１０^−５〜１０^−１Ｓ／ｃｍの範囲内、あるいは、キャリア濃度が１０^１２〜１０^１７個／ｃｍ^３の範囲内であれば、より好ましい。

【0042】

酸化物半導体を半導体膜１２（チャネル層）に用いることで、アモルファスシリコンを用いる場合よりも高い移動度有するＴＦＴ２０１を実現することができる。

【0043】

具体的には、第１の半導体層１２ａとして、例えば酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ_２Ｏ_３）、および酸化すず（ＳｎＯ_２）を添加したＩｎ−Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体を用いることができる。また、第２の半導体層１２ｂとしては、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）、酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いることができる。第１および第２の半導体層１２ａ，１２ｂの両方を酸化物半導体とすることで、それらを積層させてもその界面で還元反応は生じず、当該界面にダメージ層が形成されることはない。

【0044】

第１および第２の半導体層１２ａ，１２ｂの材料として例示した、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体およびＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体は、いずれもシュウ酸などのカルボン酸を含むエッチング薬液に可溶であり、それを用いてエッチング加工が可能である。

【0045】

一方、Ａｌ、Ｍｏ、ＡｇおよびＣｕ系の電極材料として一般的に用いられる金属膜のエッチング薬液として知られている、リン酸を含む薬液、例えばリン酸と硝酸と酢酸の混酸（Phosphoric acid、Acetic acid、Nitric acid：以下「ＰＡＮ」）薬液に対しては、前者のＩｎ−Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体は、広い組成範囲で不溶もしくは難溶性を有し、それを用いてエッチング加工をすることができない。それに対して、後者のＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体は、リン酸を含む薬液に対し、広い組成範囲で可溶性を有し、それを用いてエッチング加工（除去）することができる。

【0046】

さらに、両者は、Ｃｒ系金属膜のエッチング薬液として知られる硝酸第二セリウムアンモニウムを含む薬液（Cerium Ammonium Nitrate：以下「ＣＡＮ」）に対しても、ＰＡＮ薬液と同様の特性を示す。

【0047】

図３に戻り、ソース端子部には、ゲート絶縁膜６の上に、ソース電極７およびソース配線９と同じ導電膜（第２導電膜）で形成されたソース端子１０が配設されている。ソース端子１０は、ソース電極７に接続するソース配線９の端部に形成される。

【0048】

基板１の全体を覆うように、保護絶縁膜１４が形成されている。保護絶縁膜１４には、複数のコンタクトホールが形成されている。

【0049】

例えば、ドレインコンタクト部には、ドレイン電極８に達するコンタクトホール１５（以下「ドレインコンタクトホール」）が形成される。画素電極部の保護絶縁膜１４上には、画素電極１１が配設されるが、この画素電極１１は、ドレインコンタクトホール１５を介してドレイン電極８と接触して電気的に接続されている。さらに、画素電極１１は、補助容量部に形成されている補助容量電極５の上方にまで延在し、画素電極１１と補助容量電極５とによって補助容量２０９（図１）が形成される。なお、本実施の形態のＴＦＴ基板２００は、透過型の液晶表示装置に用いられるので、画素電極１１は透光性導電膜を用いて形成される。

【0050】

一方、ゲート端子部には、保護絶縁膜１４およびゲート絶縁膜６を貫通してゲート端子４に達するコンタクトホール１６が形成されている（以下「ゲート端子コンタクトホール」）。ゲート端子部の保護絶縁膜１４上には、ゲート端子コンタクトホール１６を介してゲート端子４の表面と接触し電気的に接続されるゲート端子パッド１８が、画素電極１１と同じ透光性導電膜を用いて形成される。

【0051】

また、ソース端子部には、保護絶縁膜１４を貫通してソース端子１０に達するコンタクトホール１７（以下「ソース端子コンタクトホール」）が形成されている。ソース端子部の保護絶縁膜１４上には、ソース端子コンタクトホール１７を介してソース端子１０の表面と接触し電気的に接続されるソース端子パッド１９が、画素電極１１と同じ透光性導電膜を用いて配設される。

【0052】

次に、画素２０４の平面構成について説明する。図２に示すように、複数のゲート配線３は、複数のソース配線９と直交するように横方向（Ｘ方向）に延在し、互いに平行して配設されている。また、ゲート配線３は、ＴＦＴ２０１のゲート電極２と一体的に形成されている。すなわち、ゲート配線３におけるＴＦＴ２０１形成領域（ＴＦＴ部）の部分が、ゲート電極２となっている。ゲート配線３において、ゲート電極２となる部分は他の部分よりも幅広に形成されている。

【0053】

ゲート電極２の上には、ゲート絶縁膜４（図３）を介して、半導体膜１２が形成されており、さらにその上にソース電極７およびドレイン電極８が設けられる。ソース電極７とドレイン電極８は、ゲート電極２の上方で互いに離間して対向配置され、その間に露出した半導体膜１２の部分がＴＦＴ２０１のチャネル領域１３となる。なお、半導体膜１２のパターンは、平面視で、ゲート電極２のパターンの内側に入るように（ゲート電極２の外側にはみ出さないように）構成されている。

【0054】

ゲート配線３の一方の端部はゲート端子４に接続される。上記したように、ゲート端子４の上には、ゲート端子コンタクトホール１６介してゲート端子４に接続するゲート端子パッド１８が形成されている。なお、ゲート端子パッド１８は、走査信号駆動回路２０５（図１）に接続され、ゲート配線３に供給するゲート信号（走査信号）が印加される。

【0055】

縦方向（Ｙ方向）に延在するソース配線９は、ゲート配線３との交点近傍で分岐しており、その分岐した部分がＴＦＴ２０１の形成領域まで延びてソース電極７を構成する。ソース電極７は、ゲート電極２の上方に重畳するように配置される。

【0056】

ソース配線９の一方の端部はソース端子１０に接続されている。上記したように、ソース端子１０の上には、ソース端子コンタクトホール１７を介してソース端子１０に接続するソース端子パッド１９が形成されている。なお、ソース端子パッド２５は、表示信号駆動回路２０６（図１）に接続され、ソース配線９に供給する表示信号が印加される。

【0057】

画素電極１１は、ドレインコンタクトホール１５を介してドレイン電極８と電気的に接続される。さらに、画素電極１１の一部はゲート絶縁膜６および保護絶縁膜１４（図３）を介して補助容量電極５と一部が重畳しており、その重畳部分で補助容量２０９（図１）が形成される。

【0058】

補助容量電極５は、画素電極１１の端縁部と重複するように、平面視でΠ（パイ）字状に形成されている。補助容量電極５の形状はΠ字状に限らず、画素電極１１との間で所望の容量値が得られれば、任意の形状（例えば直線状やＬ字状）でよい。

【0059】

＜製造方法＞
本実施の形態に係るＴＦＴ基板２００の製造方法について、図４〜図７を参照しつつ説明する。なお、図４〜図７においては、図３に示した要素に対応する要素には、それと同一符号を付してある。

【0060】

まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．５ｍｍの無アルカリガラス基板を基板１として用いる。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３などを構成する第１の導電膜を成膜する。

【0061】

第１の導電膜としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０^４Ｓ／ｃｍ以上）の低抵抗な導電膜を得ることができる。

【0062】

本実施の形態では、第１の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜した。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第１回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、図４に示すように、基板１上に、ゲート電極２、ゲート配線３、ゲート端子４および補助容量電極５が形成される。

【0063】

第１の導電膜のエッチングプロセスでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いることができる。ＰＡＮ薬液としては、リン酸が４０〜９３ｗｔ％（重量％）、酢酸が１〜４０ｗｔ％、硝酸が０．５〜１５ｗｔ％の範囲のものが好ましい。本実施の形態においては、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水のＰＡＮ薬液を用い、液温を２５℃に設定して、Ｍｏ膜をエッチングした。

【0064】

次に、図５に示す工程において、基板１の一方の主面全面に、ゲート端子４、ゲート配線３、ゲート電極２および補助容量電極５を覆うようにゲート絶縁膜６を成膜する。ゲート絶縁膜６は、化学的気相成長（ＣＶＤ）法を用いて、酸化シリコン（ＳｉＯ）膜を形成することで得られる。本実施の形態では、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜した。なお、酸化シリコン膜は、水分（Ｈ_２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いことから、ゲート絶縁膜６は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としてもよい。

【0065】

さらに、ゲート絶縁膜６の上に、半導体膜１２を構成する酸化膜半導体である第１の半導体層１２ａおよび第２の半導体層１２ｂをこの順に成膜し、下層が第１の半導体層１２ａ、上層が第２の半導体層１２ｂとなる積層膜を形成する。

【0066】

第１の半導体層１２ａとしては、この後のソース電極およびドレイン電極を形成するための第２の導電膜のエッチングプロセスに対して耐性を有する酸化物材料を用いる。例えば酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ_２Ｏ_３）、および酸化すず（ＳｎＯ_２）を添加したＩｎ−Ｚｎ−Ｓｎ−Ｏ系の酸化物を用いることができる。

【0067】

なお、本明細書において、「ソース電極およびドレイン電極のエッチングプロセスに対して耐性を有する」とは、導電膜を加工してソース電極およびドレイン電極を形成する一連のエッチングプロセス中に暴露されても、少なくとも消失せずに残存可能であることと定義される（ただし、半導体膜を半導体として充分に機能させるためには、最初の膜厚の半分以上が残っていることが好ましい）。

【0068】

本実施の形態では、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット［Ｉｎ_２Ｏ_３・（ＺｎＯ）_６・（ＳｎＯ_２）_２］を用いたスパッタリング法により、第１の半導体層１２ａを成膜した。このとき、ＡｒガスやＫｒガスを用いてスパッタリングすると、通常は、酸素の原子組成比が化学量論組成よりも少ない酸素イオン欠乏状態（上記の例ではＯの組成比が１３未満）の酸化膜が形成されるため、好ましくない。したがって、Ａｒガスに酸素（Ｏ_２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いてスパッタリングを行い、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜を４０ｎｍの厚さで成膜する。

【0069】

成膜直後のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示すため、それを用いたエッチング加工が可能である。一方で、上記のＰＡＮ系薬液およびＣＡＮ系薬液では、液温２０℃から４０℃の範囲で５分間浸漬した後でも膜減りはほとんど認められず、難溶性を示すことから、エッチング加工は不可能である。

【0070】

一方、第２の半導体層１２ｂとしては、この後のソース電極およびドレイン電極を形成するための第２の導電膜のエッチングプロセスに対してエッチング性を有する酸化物材料を用いる。例えば酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）、酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を用いることができる。

【0071】

なお、本明細書において、「ソース電極およびドレイン電極のエッチングプロセスに対してエッチング性を有する」とは、導電膜を加工してソース電極およびドレイン電極を形成する一連のエッチングプロセス中に暴露させると、完全に除去可能であることと定義される。

【0072】

本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏターゲット［Ｉｎ_２Ｏ_３・Ｇａ_２Ｏ_３・（ＺｎＯ）_２］を用いたスパッタリング法により、第２の半導体層１２ｂを成膜した。このときも、ＡｒガスやＫｒガスを用いてスパッタリングすると、通常は、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜が形成されるため、好ましくない。したがって、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いてスパッタリングを行い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を２０ｎｍの厚さで成膜する。

【0073】

成膜直後のＩｎ−Ｇａ−Ｚｎ−Ｏ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示すため、それを用いたエッチング加工か可能である。またＰＡＮ系薬液およびＣＡＮ系薬液でも、シュウ酸を含む薬液の場合と同様に可溶性を示し、エッチング加工をすることが可能である。

【0074】

なお、本明細書における酸化物半導体の「非晶質構造」とは、具体的には、Ｘ線回折法による回折パターンにおいて、ハロー状のパターンが観測されるとともに、特定の結晶面による回折ピークが明確には観測されない結果が得られるものと定義する。すなわち非晶質中に結晶領域が存在したとしても、微結晶のためにＸ線回折では明確な回折ピークを示さないものも非晶質状態に含むものとする。

【0075】

第１および第２の半導体層１２ａ，１２ｂを成膜した後、その上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、第１および第２の半導体層１２ａ，１２ｂをエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、図５のように、ＴＦＴ部のゲート絶縁膜６上に、チャネル層としての半導体膜１２が形成される。

【0076】

このエッチングプロセスでは、カルボン酸を含む薬液によるウエットエッチングを用いることができる。カルボン酸を含む薬液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態では、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用い、液温を２５℃に設定して、第１および第２の半導体層１２ａ，１２ｂを同時に一括エッチングして半導体膜１２を形成した。

【0077】

なお、半導体膜１２のパターンは、図２にも示したように、平面視でゲート電極２のパターンよりも外側にはみ出さず、全体がゲート電極２の内側に入るように構成されている。この構成では、ＴＦＴ基板１の裏面からバックライト光を照射して表示を行う透過型ＬＣＤにおいて、ゲート電極１２パターンが遮光マスクとなって半導体膜１２に光が直接入射することを防ぐことができ、光照射によるＴＦＴ特性の劣化を防止できる。

【0078】

次に、図６に示す工程では、第２の導電膜を用いてソース電極７、ドレイン電極８、ソース配線９、ソース端子１０を形成すると共に、ソース電極７とドレイン電極８の間の領域にＴＦＴ２０１のチャネル領域１３を露出させる。

【0079】

第２の導電膜としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０^４Ｓ／ｃｍ以上）の低抵抗な導電膜を得ることができる。

【0080】

本実施の形態では、第２の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜した。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第３回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去する。その結果、図６に示すように、ソース電極８、ドレイン電極９、ソース配線９、ソース端子１０およびＴＦＴのチャネル領域１３が形成される。

【0081】

上記の第２の導電膜のエッチングでは、ソース電極７とドレイン電極８が分離され、その間に半導体膜１２が露出する。半導体膜１２の上層部である第２の半導体層１２ｂは、ソース電極７およびドレイン電極８のエッチングプロセスに対してエッチング性を有するので、露出した第２の半導体層１２ｂの部分は除去される。一方、半導体膜１２の下層部である第１の半導体層１２ａは、ソース電極７およびドレイン電極８のエッチングプロセスに対して耐性を有するので、除去されずに残り、その部分がチャネル領域１３となる。る。つまり、チャネル領域１３は、第１の半導体層１２ａにより構成されることになる。

【0082】

第１および第２の半導体層１２ａ，１２ｂは、共に酸化物系なので両者の界面で還元反応は生じない。したがって、露出した第１の半導体層１２ａの表面（チャネル領域１３の表面）には還元反応による酸素欠乏領域やダメージ層はほとんど存在しない。

【0083】

第２の導電膜のエッチングプロセスでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水のＰＡＮ薬液を用いて液温を２５℃に設定してＭｏ膜をエッチングした。

【0084】

このエッチングプロセスでは、まず第２の導電膜が除去され、それにより露出した第２の半導体層１２ｂがさらに除去される。しかし、第２の半導体層１２ｂが除去されて露出した第１の半導体層１２ａは、ＰＡＮ薬液にほとんど溶けないため除去されずに残り、上でも述べたようにその部分がチャネル領域１３となる。

【0085】

本実施の形態では、ＰＡＮ薬液に対する第２の半導体層１２ｂのエッチング速さが、同じくＰＡＮ薬液に対する第２の導電膜のエッチング速さよりも、速くなるように構成されている。そうすることにより、ソース電極７およびドレイン電極８のチャネル領域１３側の端部において、平面視で、第２の半導体層１２ｂの端部がソース電極７およびドレイン電極８の端部よりも後退する。また、断面視では、図６のようにソース電極７およびドレイン電極８の端部が第２の半導体層１２ｂの端部よりも水平方向に突出して庇形状になる。

【0086】

次に、図７に示す工程において、ソース電極７、ドレイン電極８、ソース配線９、ソース端子１０、およびＴＦＴ２０１のチャネル領域１３を覆うように、保護絶縁膜１４を成膜し、保護絶縁膜１４およびゲート絶縁膜６を貫通するドレインコンタクトホール１５、ゲート端子コンタクトホール１６およびソース端子コンタクトホール１７を形成する。

【0087】

本実施の形態では、ＣＶＤ法を用いて約２５０℃の基板加熱条件下で厚さ３００ｎｍの酸化シリコン（ＳｉＯ）膜を成膜することで、保護絶縁膜１４を形成した。そして、保護絶縁膜１４上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、保護絶縁膜１４をエッチングすることで、ドレインコンタクトホール１５、ゲート端子コンタクトホール１６およびソース端子コンタクトホール１７を形成した。

【0088】

このエッチング工程では、フッ素系ガスを用いたドライエッチング法を用いることができる。この手法を用いることで、保護絶縁膜１４を貫通するドレインコンタクトホール１５およびソース端子コンタクトホール１７と、保護絶縁膜１４およびゲート絶縁膜６を貫通するゲート端子コンタクトホール１６とを同時に形成できる。図７に示すように、ドレインコンタクトホール１５はドレイン電極８に、ゲート端子コンタクトホール１６はゲート端子４に、ソース端子コンタクトホール１７はソース端子１０に、それぞれ達するように形成される。

【0089】

なお、酸化シリコン膜は、水分（Ｈ_２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いことから、保護絶縁膜１４は、酸化シリコン膜の上層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としてもよい。このような積層構造の場合でも、フッ素ガスを用いたドライエッチング法を用いてコンタクトホールを形成することができる。

【0090】

次に、第３の導電膜（透光性導電膜）を用いて、画素電極１１、ゲート端子パッド１８およびソース端子パッド１９を形成することで、図３に示した構成を完成させる。

【0091】

画素電極１１は、ドレインコンタクトホール１５を介してドレイン電極８と電気的に接続されるように形成する。また、画素電極１１は、補助容量電極５との間で補助容量２０９が形成されるように、その一部がゲート絶縁膜６および保護絶縁膜１４を介して補助容量電極５と重畳するように形成される。

【0092】

ゲート端子パッド１８およびソース端子パッド１９は、ゲート端子コンタクトホール１６およびソース端子コンタクトホール１７を介して、それぞれゲート端子４およびソース端子１０の表面と接触して電気的に接続されるように形成される。

【0093】

本実施の形態では、第３の導電膜である透光性導電膜は、導電性酸化物であるＩｎ−Ｚｎ−Ｏ膜（酸化インジウムＩｎ_２Ｏ_３と酸化亜鉛ＺｎＯとの混合比は、例えば９０：１０重量％）を用いた。ここでは、スパッタリング法を用いて、厚さ１００ｎｍのＩｎ−Ｚｎ−Ｏ膜を成膜した。

【0094】

そして、Ｉｎ−Ｚｎ−Ｏ膜上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｉｎ−Ｚｎ−Ｏ膜をエッチングによりパターニングする。その後、フォトレジストパターンを除去することで、図３に示したように、画素電極１１、ゲート端子パッド１８およびソース端子パッド１９が形成される。このエッチングプロセスでは、シュウ酸薬液によるウエットエッチング法を用いることができる。

【0095】

第３の導電膜を透光性導電膜としたのは、バックライト光を透過して表示を行う透過型ＬＣＤでは透光性の画素電極が必要だからである。一方、本発明を、外光を反射して表示を行う反射型ＬＣＤに適用する場合は、光を反射するＡｌやＡｇのような金属膜を画素電極として形成すればよい。また、本発明を、反射と透過の両方を兼ね備えた半透過型ＬＣＤに適用する場合は、光反射性と透光性の両方を有する画素電極を形成すればよい。

【0096】

以上の５回の写真製版工程を経て、図３に示した、本実施の形態に係るＴＦＴ基板２００が完成する。

【0097】

その後、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによってＴＦＴ−ＬＣＤが完成する。

【0098】

＜効果＞
以上説明したように、本実施の形態に係るＴＦＴ基板の製造方法においては、５回の写真製版工程で、半導体のチャネル層に酸化物半導体を用いた高移動度を有するＴＦＴ２０１を備えた、高性能なＬＣＤ用のＴＦＴ基板２００を製造することができる。

【0099】

また、ソース電極７およびドレイン電極８のエッチング加工と、半導体膜１２のチャネル領域１３を形成するための第２の半導体層１２ｂの除去とを、同じエッチングプロセスを用いて同時に行うようにしている。よって、工程数の増加を抑えつつ、生産性良く酸化物半導体膜を用いたＴＦＴ２０１を有するＴＦＴ基板２００を製造することができる。なお、このエッチングプロセスは、薬液を用いたウエットエッチング法に限らず、エッチングガスを用いたドライエッチング法、あるいは、ウエットエッチング法とドライエッチング法とを組み合わせたものを用いてもよい。

【0100】

本実施の形態に係るＴＦＴ基板２００では、半導体膜１２が、ソース電極７およびドレイン電極８のエッチングプロセス（薬液）に対して耐性を有する下層の第１の半導体層１２ａと、エッチング性を有する上層の第２の半導体層１２ｂとを含む少なくとも２層構造から成っている。そのため、ソース電極７およびドレイン電極８が除去された半導体膜１２のチャネル領域１３は、第２の半導体層１２ｂが除去され、第１の半導体層１２ａで形成された構成となる。

【0101】

ソース電極７およびドレイン電極８を構成する導電膜（第２の導電膜）との界面反応による還元層（酸素欠乏層）やダメージ層は第２の半導体層１２ｂに形成されるが、チャネル領域１３ではその第２の半導体層１２ｂが除去されているため、ＴＦＴ２０１のオフ電流値を低減させ、ＴＦＴ２０１の特性（ＴＦＴ特性）を向上させることができる。その結果、表示ムラやクロストークなどの表示不良を防止でき、高品質なＬＣＤ用のＴＦＴ基板２００を得ることができる。

【0102】

また、ソース電極７およびドレイン電極８におけるチャネル領域１３側の端部において、平面視で、第２の半導体層１２ｂの端部がソース電極７およびドレイン電極８の端部よりも後退し、断面視で、ソース電極７およびドレイン電極８の端部が第２の半導体層１２ｂの端部よりも突出して庇状となっている。したがって、ソース電極７およびドレイン電極８の端部における電界集中を抑制して良好なＴＦＴ特性を得ることができる。特に深いゲート電極の負バイアスが印加されたときのドレイン電極８端部における電界集中を抑制できるので、オフ電流の増大（跳ね上がり）を抑制することができる。

【0103】

さらに、半導体膜１２のパターンは、図２に示すように、平面視で、ゲート電極２のパターンよりも外側にはみ出さず、全体がゲート電極２の内側に入るように構成されている。この場合、ＴＦＴ基板２００１の裏面からバックライト光を照射して表示を行う透過型もしくは半透過型のＬＣＤにおいて、ゲート電極１２のパターンが遮光マスクとなって半導体膜１２に直接バックライト光が入射することを防ぐことができる。しかも、第２の半導体層１２ｂがソース電極７およびドレイン電極８端部より後退し、ソース電極７およびドレイン電極８が庇構造となっているため、電界強度が大きくなるソース電極７およびドレイン電極８と第２の半導体層１２ｂとの接合端部への、直接的な光照射がなくなる。これにより、酸化物半導体を用いたＴＦＴで課題となる、光照射によるＴＦＴ特性の劣化や閾値の変動をさらに抑制することができる。

【0104】

＜プロセスの変形例＞
図５の工程において、酸化物半導体の半導体膜１２を形成した後に、基板１を熱処理してもよい。本実施の形態では、第１の半導体層１２ａとして非晶質構造のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜を用い、第２の半導体層１２ｂとして非晶質構造のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いた。前者のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜は、その組成比にもよるが、２５０℃から３００℃の熱処理で結晶化する（結晶化温度が２５０℃から３００℃近傍にある）。一方、後者のＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、結晶化温度が５００℃以上で前者よりも高い。

【0105】

本実施の形態のように、第１の半導体層１２ａの結晶化温度Ｔ１と、第２の半導体層１２ｂの結晶化温度Ｔ２とが、Ｔ１＜Ｔ２の条件を満たす場合には、半導体膜１２を形成した後に、Ｔ１以上、Ｔ２未満の温度で基板１を熱処理してもよい。そうすることにより、第１の半導体層１２ａであるＩｎ−Ｚｎ−Ｓｎ−Ｏ膜は多結晶化し、第２の半導体層１２ｂであるＩｎ−Ｇａ−Ｚｎ−Ｏ膜は依然として非晶質構造を保つ。多結晶化したＩｎ−Ｚｎ−Ｓｎ−Ｏ膜は、ＰＡＮ薬液に対する耐性が非晶質状態に比べて向上する。よって、図６の工程で、第２の導電膜と第２の半導体層１２ｂを同時にエッチングしてチャネル領域１３を形成する工程における、プロセスマージンが向上する。また、チャネル領域１３の表面が、化学的に安定な多結晶化された酸化物半導体膜で形成されるので、閾値変動を抑制することができ、ＴＦＴ特性の信頼性が向上するという効果も得られる。

【0106】

また、本実施の形態では、半導体膜１２において、第１の半導体層１２ａの膜厚を４０ｎｍ、第２の半導体層１２ｂの膜厚を２０ｎｍとしたが、それらの厚さはこれに限られず、ＴＦＴ特性や生産性などの点から任意に設定すればよい。ただし、第１の半導体層１２ａの膜厚は、第２の半導体層１２ｂの膜厚よりも厚く設定することが好ましい。そうすることで、図６の工程において、チャネル領域１３を形成するときのプロセスマージンが向上する。

【0107】

また、図６の工程の後、保護絶縁膜１４を成膜する前に、基板１を酸素（Ｏ_２）または水蒸気（Ｈ_２Ｏ）を含む雰囲気下で熱処理を行ってもよい。熱処理は２００℃以上４００℃以下が好ましい。あるいは、ＵＶ（紫外線）光を照射したり、Ｏ_２ガスやＮ_２Ｏガスを用いてプラズマ処理を行ってもよい。それにより、チャネル領域１３の表面の酸素欠乏状態や、原子配列の乱れなどを緩和することができるため、さらにＴＦＴ特性を向上させることができる。

【0108】

＜半導体膜の変形例＞
本実施の形態では、下層の第１の半導体層１２ａとしてＩｎ−Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体を用い、上層の第２の半導体層１２ｂとしてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いたが、それぞれ当該材料に限られるものではない。

【0109】

ボトムゲートのバックチャネル型ＴＦＴの場合において、第１の半導体層１２ａに求められる特性は、ソース電極７およびドレイン電極８のエッチングプロセスにおいて耐性を有すること、すなわちエッチングされないことである。本実施の形態のようにソース電極７およびドレイン電極８のエッチングプロセスをＰＡＮ系薬液またはＣＡＮ系薬液を用いたウエットエッチング法で実施する場合には、第１の半導体層１２ａとして、例えば他にもＺｎ−Ｓｎ−Ｏ系、Ｉｎ−Ａｌ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｉ−Ｓｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｓｎ−Ｏ系のようなすず（Ｓｎ）を含む酸化物半導体膜を好適に用いることができる。

【0110】

このとき、Ｓｎの組成は半導体膜の特性に応じて任意に決めることができるが、酸化物半導体膜を構成する全金属元素に対するＳｎの原子比が０．０５以上０．５以下であることが好ましい。例えば、Ｚｎ−Ｓｎ−Ｏ系の場合は、０．０５≦Ｓｎ／（Ｚｎ＋Ｓｎ）≦０．５、本実施の形態で用いたＩｎ−Ｚｎ−Ｓｎ−Ｏ系の場合は、０．０５≦Ｓｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．５とするとよい。Ｓｎを原子比で０．０５以上含ませることによって、ＰＡＮ系薬液およびＣＡＮ系薬液に対するエッチング耐性を持たせることができる。Ｓｎの原子比が０．５を超えると、一般的な酸化物半導体膜のエッチング薬液として知られている、カルボン酸を含む薬液に対するエッチング速さが低下するため、パターニング加工が困難になってしまう。

【0111】

もちろん、Ｓｎを含まなくても、第１の半導体層１２ａに求められる特性を満たす材料であればよい。また酸化物半導体に限らず、他の化合物半導体、例えば、Ａｌ−ＮやＧａ−Ｎなどの窒化物半導体膜、または窒化物と酸化物とを組み合わせた化合物半導体膜を用いることも可能である。窒化物半導体膜を含むことによって、ＰＡＮ系薬液およびＣＡＮ系薬液に対するエッチング耐性を持たせることができる。

【0112】

一方、第２の半導体層１２ｂに求められる特性は、ソース電極７およびドレイン電極８のエッチングプロセスにおいて同時にエッチング加工（除去）できることである。本実施の形態のようにソース電極７およびドレイン電極８のエッチングプロセスを、ＰＡＮ系薬液またはＣＡＮ系薬液を用いたウエットエッチング法で実施する場合には、第２の半導体層１２ｂとして、例えば他にもＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｍｇ−Ｚｎ−Ｏ系、Ｉｎ−Ｙ−Ｚｎ−Ｏ系のような酸化物半導体膜を用いることができる。

【0113】

特に、酸化物半導体膜にガリウム（Ｇａ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）あるいはイットリウム（Ｙ）を添加した場合は、エネルギーバンドギャップＥｇを広げる効果がある。

【0114】

本実施の形態では、第２の半導体層１２ｂのＥｇ値が第１の半導体層１２ａのＥｇ値よりも大きくなるように構成することが、ゲート電極に負バイアスを印加したときのオフ状態において、ドレイン側からのリーク電流を低減し、オフ電流値を低減する効果が得られるため好ましい。したがって、第２の半導体層１２ｂは、Ｇａ、Ａｌ、Ｈｆ、ＺｒまたはＹのいずれかを含むか、またはこれらの元素の添加量が第１の半導体層１２ａよりも多い酸化物半導体を材料とすることが好ましい。

【0115】

＜発明の他の適用例＞
本発明に係るＴＦＴ基板は、液晶表示装置以外の表示装置に適用してもよい。例えば、有機ＥＬ（electroluminescence）ディスプレイ等の電気光学表示装置に適用することができる。さらに、本発明に係るＴＦＴは、表示装置以外の半導体部品等に用いられる薄膜トランジスタや、アクティブマトリックス基板にも適用可能である。

【0116】

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

【符号の説明】

【0117】

１ 基板、２ ゲート電極、３ ゲート配線、４ ゲート端子、５ 補助容量電極、６ ゲート絶縁膜、７ ソース電極、８ ドレイン電極、９ ソース配線、１０ ソース端子、１１ 画素電極、１２ 半導体膜、１２ａ 第１の半導体層、１２ｂ 第２の半導体層、１３ チャネル領域、１４ 保護絶縁膜、１５ ドレインコンタクトホール、１６ ゲート端子コンタクトホール、１７ ソース端子コンタクトホール、１８ ゲート端子パッド、１９ ソース端子パッド、２００ ＴＦＴ基板、２０１ ＴＦＴ、２０２ 表示領域、２０３ 額縁領域、２０４ 画素、２０５ 走査信号駆動回路、２０６ 表示信号駆動回路、２０７，２０８ 接続基板、２０９ 補助容量、２１０ 補助容量配線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】