【図1】この発明の第１実施例に係る半導体装置の要部平面図である。

【図2】この発明の第１実施例に係る半導体装置の断面図であり、（ａ）は図１のＡ−Ａ線で切断した要部断面図、（ｂ）は図１のＢ−Ｂ線で切断した要部断面図である。

【図3】ｐ型低濃度領域３ａとｐ型高濃度領域３ｂが交互に接して同心円状に配置したｐ型拡散層３の横方向抵抗について説明した概略説明図である。

【図4】ダブルリサーフ構造の高耐圧ＮｃｈＭＯＳＦＥＴの等価回路図である

【図5】本実施例の構造と従来構造の変位電流を計算した図である。

【図6】ｐ型拡散層３のｐ型高濃度領域３ｂをドット状に配置をした要部平面図である。

【図7】この発明の第２実施例に係る半導体装置２００の要部平面図である。

【図8】図７のＦ部の拡大要部平面図である。

【図9】この発明の第２実施例に係る半導体装置２００の断面図であり、（ａ）は図８のＡ−Ａ線で切断した要部断面図、（ｂ）は図８のＢ−Ｂ線で切断した要部断面図である。

【図10】この発明の第３実施例に係る半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図である。

【図11】この発明の第４実施例に係る半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図である。

【図12】この発明の第５実施例の半導体装置３００の要部断面図である。

【図13】この発明の第６実施例に係る半導体装置４００の構成図であり、図１３は図７のＦ部の別の例の拡大要部平面図である。

【図14】図１４（ａ）は図１３のＡ−Ａ線で切断した要部断面図、図１４（ｂ）は図１３のＣ−Ｃ線で切断した要部断面図である。

【図15】図１５は図７のＦ部の別の例の拡大要部平面図である。

【図16】高耐圧ＩＣにおける一般的なゲート駆動回路図である。

【図17】ダブルリサーフ構造のモデル図である。

【図18】特許文献１に示されているｄＶ／ｄｔノイズによる誤動作を解決するための回路図である。

【図19】従来のダブルリサーフ構造である高耐圧分離構造を有する半導体装置の要部平面図である。

【図20】従来のダブルリサーフ構造である高耐圧分離構造を有する半導体装置の断面図であり、（ａ）は図１９のＡ−Ａ線で切断した要部断面図、（ｂ）は図１９のＢ−Ｂ線で切断した要部断面図である。