特許 6029227 キャパシタの形成とともに不揮発性メモリのゲートスタックをパターニングするための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6029227

(24)【登録日】2016年10月28日

(45)【発行日】2016年11月24日

(54)【発明の名称】キャパシタの形成とともに不揮発性メモリのゲートスタックをパターニングするための方法

(51)【国際特許分類】

   H01L 21/8247 20060101AFI20161114BHJP

   H01L 27/115 20060101ALI20161114BHJP

   H01L 21/336 20060101ALI20161114BHJP

   H01L 29/788 20060101ALI20161114BHJP

   H01L 29/792 20060101ALI20161114BHJP

   H01L 27/10 20060101ALI20161114BHJP

【ＦＩ】

   H01L27/10 434

   H01L29/78 371

   H01L27/10 481

【請求項の数】5

【全頁数】14

(21)【出願番号】特願2012-81775(P2012-81775)

(22)【出願日】2012年3月30日

(65)【公開番号】特開2012-216835(P2012-216835A)

(43)【公開日】2012年11月8日

【審査請求日】2015年3月26日

(31)【優先権主張番号】13/077,563

(32)【優先日】2011年3月31日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】フリースケール セミコンダクター インコーポレイテッド

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ブラッドリー ピー．スミス

(72)【発明者】

【氏名】メフール ディ．シュロフ

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２００３−１２４３５６（ＪＰ，Ａ）

【文献】 特開２００３−２４３５４１（ＪＰ，Ａ）

【文献】 特開２００２−１４１４６９（ＪＰ，Ａ）

【文献】 特開２００９−１６４５０４（ＪＰ，Ａ）

【文献】 特開２００４−３５６５８０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域および前記ＮＶＭ領域に第１誘電体層を形成するステップと、
前記第１誘電体層の上に第１導電体層を形成するステップと、
前記キャパシタ領域に第１の側面および第２の側面を有する下部キャパシタ層を形成し、およびＮＶＭ領域にパターニングされた浮遊ゲート層を形成するために、第１導電体層をパターンエッチングするステップと、
前記下部キャパシタ層および前記浮遊ゲート層の上に第２誘電体層を形成するステップと、
前記下部キャパシタ層、および前記浮遊ゲート層の上方にある前記第２誘電体層上に、かつ前記下部キャパシタ層の前記第１の側面および第２の側面を越えて延びるように、第２導電体層を形成するステップと、
前記第２導電体層のパターンエッチングを実行するステップであって、前記キャパシタ領域に第１の側面および第２の側面を有するパターニングされた前記第２導電体層を与え、前記下部キャパシタ層の上部は前記パターニングされた前記第２導電体層の前記第１の側面と前記下部キャパシタ層の前記第１の側面との間で露出され、前記パターニングされた前記第２の導電体層の前記第２の側面が前記下部キャパシタ層の前記第２の側面を越えて延びる、前記第２導電体層のパターンエッチングを実行するステップと、
前記キャパシタ領域上に上部キャパシタ電極のための第１パターンを有する第１マスクを、および前記ＮＶＭ領域上にＮＶＭビットセルの制御ゲートのパターンを含む第２パターンを有する第２マスクを、形成するステップと、
前記パターニングされた前記第２導電体層、前記第２誘電体、および前記下部キャパシタ層を貫通してエッチングを行い、前記下部キャパシタ層の前記第２の側面の上を越えて延びる前記パターニングされた前記第２導電体層から前記上部キャパシタ電極を残し、および前記浮遊ゲート層上の前記パターニングされた第２導電体層から前記制御ゲートを残す、前記パターニングされた前記第２導電体層、前記第２誘電体、および前記下部キャパシタ層を貫通してエッチングを行うステップであって、前記下部キャパシタ層および前記上部キャパシタ電極領域の第３の側面の位置は整合され、前記第３の側面の反対側にある第４の側面において前記下部キャパシタ層および前記上部キャパシタ電極領域の位置は整合される、ステップと、
を備える、方法。

【請求項2】

前記第１導電体層の前記露出された部分に第１コンタクトを形成するステップをさらに備える、請求項１に記載の方法。

【請求項3】

前記第１コンタクトおよび第２コンタクトは前記キャパシタのコンタクトであるように、前記第２導電体層に第２コンタクトを形成するステップをさらに備える請求項２に記載の方法．

【請求項4】

基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域および前記ＮＶＭ領域に酸化物層を成長させるステップと、
前記酸化物層の上にポリシリコン層を形成するステップと、
前記キャパシタ領域に、第１の側面および該第１の側面と平行な第２の側面を有する下部キャパシタ層を有するパターニング済みポリシリコン層を、および、前記ＮＶＭ領域に浮遊ゲート層を形成するために、前記キャパシタ領域および前記ＮＶＭ領域において前記ポリシリコン層をパターンエッチングするステップと、
前記パターニング済みポリシリコン層上に絶縁体層を形成するステップと、
前記絶縁体層上に、かつ前記キャパシタ領域および前記ＮＶＭ領域にわたるように、導電体層を形成するステップと、
前記キャパシタ領域の上方の前記導電体層から上部電極層を残すように前記導電体層のパターンエッチングを実行するステップであって、前記上部電極層は下部電極層上の第１の側面および前記下部電極層から離隔した第２の側面を有し、前記上部電極層の第１および第２の側面は前記下部電極層の前記第１および第２の側面と平行である、前記導電体層のパターンエッチングを実行するステップと、
前記キャパシタ領域上に上部キャパシタ電極のための第１パターンを有する第１マスクを、および前記ＮＶＭ領域上にＮＶＭビットセルの制御ゲートのパターンを有する第２パターンを有する第２マスクを、形成するステップと、
前記上部電極層、前記絶縁体層、前記下部電極層、前記ＮＶＭ領域上の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップであって、それによって、前記上部電極層から第１パターンを、前記下部キャパシタ層から下部電極を、前記ＮＶＭ領域の上方の前記導電体層から前記制御ゲートを、および前記浮遊ゲート層から浮遊ゲートを残し、前記上部電極は前記上部電極層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記下部電極は、前記下部電極層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記上部電極の第３の側面の位置は前記下部電極の第３の側面の位置に整合し、前記上部電極の第４の側面の位置は前記下部電極の第４の側面の位置に整合し、前記浮遊ゲートは前記浮遊ゲート層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記制御ゲートは前記浮遊ゲートの前記第３の側面の位置と整合した第１の側面、および前記浮遊ゲートの前記第４の側面の位置と整合した第２の側面を有する、前記上部電極層、前記絶縁体層、前記下部電極層、前記ＮＶＭ領域上の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップと、
前記制御ゲートをマスクとして用いて注入を行うステップであって、前記ＮＶＭ領域の前記制御ゲートに隣接したソース／ドレイン領域を与える、注入を行うステップと
を備える、方法。

【請求項5】

基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域にウェル領域を形成するステップと、
ゲート誘電体として前記基板の前記ウェル領域および前記ＮＶＭ領域に酸化物層を成長させるステップと、
前記酸化物層の上に第１ポリシリコン層を形成するステップと、
前記ウェル領域に下部電極層および前記ＮＶＭ領域に浮遊ゲート層を形成するために前記ウェル領域および前記ＮＶＭ領域におけるポリシリコン層のパターンエッチングを実行するステップと、
前記ポリシリコン層の上に絶縁層を形成するステップと、
前記ウェル領域および前記ＮＶＭ領域の上方において、前記絶縁層の上に導電体層を形成するステップと、
パターニングされた導電体層を形成するために前記ウェル領域にて前記導電体のパターンエッチングを実行するステップであって、前記下部電極層の第１部分および前記下部電極層から離れて配置される第１の側面と平行な第２の側面を露出するために前記パターニングされた導電体層が前記下部電極における第１の側面を有する、前記導電体のパターンエッチングを実行するステップと、
前記下部電極層から下部電極、前記上部電極層から上部電極、前記ＮＶＭ領域上の前記導電体層から制御ゲート、前記浮遊ゲート層から浮遊ゲートを残すために前記導電体層、前記絶縁層、前記下部キャパシタ層、および前記浮遊ゲート層を通してパターンエッチングを実行するステップであって、前記下部電極が前記上部電極に覆われる部分および前記上部電極によって覆わない部分を有し、前記上部電極が前記下部電極から離れて配置されて延びる部分を有し、前記制御ゲートが第１方向で前記浮遊ゲートを越えて延びて、前記浮遊ゲートの第１の側面に配列される第１の側面および前記浮遊ゲートの第２の側面と配列される第２の側面を有する、ステップと、を備える、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリ（ＮＶＭ）一般的に関し、さらに詳しくはＮＶＭのゲートスタックをパターニングすることに関する。

【背景技術】

【0002】

ＮＶＭビットセルのゲートスタックは多くの場合に、導電体材料からなる２つの層を含み、これらの導電体層のいずれかは、論理回路または他の回路を形成するためにも用いられる。典型的には、両方の導電体層は、ゲートスタックを形成するために同一マスクを用いてエッチングされる。ＮＶＭゲートスタックの２つの導電体材料のエッチングの間、オーバーエッチングを防止するために終点検出は重要である。このようなオーバーエッチングはＮＶＭアレイの信頼性を減少し、および／またはＮＶＭアレイのバラツキを生じ得る。

【0003】

図１〜３は、従来技術による、ＮＶＭ領域およびタイル領域を有する集積回路の形成の間様々な段階の断面図を示す。図１を参照する。第１ポリシリコン層はＮＶＭ領域およびタイル領域の両方において基板上に形成される。第１ポリシリコン層は、その部分が、ＮＶＭおよびタイル領域の各々において、分離領域の間に残るようにパターニングされる。その後、誘電体層はＮＶＭおよびタイル領域の両方において第１ポリシリコン層上に形成され、ＮＶＭおよびタイル領域の両方において、第２ポリシリコン層が誘電体層上に形成される。図２において、第２ポリシリコン層上にフォトレジスト層が形成され、パターニングされる。ここで、フォトレジスト層が残る部分がＮＶＭ領域におけるゲートスタック、およびタイル領域におけるタイルフィーチャ（ダミーフィーチャ、またはフィルフィーチャともいう）に相当する。第１ポリシリコン層、誘電体層、および第２誘電体層の各々は、パターンフォトレジスト層を用いてＮＶＭ領域およびタイル領域にて同時にエッチングされる。よって、図３を参照すると、ＮＶＭ領域およびタイル領域に同時にエッチングすることによって、ＮＶＭ領域には第１ポリシリコン層の一部および第２ポリシリコン層を有するゲートスタックを形成し、タイル領域には第１ポリシリコン層および第２ポリシリコン層の両方の部分を有するタイルフィーチャを形成することを生じる。タイル領域におけるタイルフィーチャは基板上において、分離領域上ではなく、分離される領域の間に形成される。ＮＶＭ領域にゲートスタックをエッチングする時に、タイル領域にタイルフィーチャを同時にエッチングすることによって、ゲートスタックエッチングの間、終点検出に使用するための追加的材料を提供する。得られるタイルフィーチャは電気的にアクティブではないことを理解されたい。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第６４２４５６８号明細書

【特許文献2】米国特許第６６６４１６８号明細書

【特許文献3】米国特許第６８９８０６９号明細書

【特許文献4】米国特許出願公開第２００５００９３０５０号明細書

【特許文献5】米国特許出願公開第２００６００２４８９３号明細書

【特許文献6】米国特許出願公開第２００６０２９２８１５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＮＶＭビットセルのゲートスタックは多くの場合に、導電体材料からなる２つの層を含み、これらの導電体層のいずれかは、論理回路または他の回路を形成するためにも用いられる。典型的には、両方の導電体層は、ゲートスタックを形成するために同一マスクを用いてエッチングされる。ＮＶＭゲートスタックの２つの導電体材料のエッチングの間、オーバーエッチングを防止するために終点検出は重要である。このようなオーバーエッチングはＮＶＭアレイの信頼性を減少し、および／またはＮＶＭアレイのバラツキを生じ得る。

【課題を解決するための手段】

【0006】

１つの態様において、集積回路のＮＶＭ領域にＮＶＭゲートスタックを形成する間、キャパシタは集積回路のキャパシタ領域に形成される。キャパシタは、ＮＶＭゲートスタックをシミュレートするように、ＮＶＭゲートスタックと同一材料の層を含んでなる複数の層のスタックから形成される。ＮＶＭゲートスタックのエッチングの間、キャパシタの対向する一対の側面が、ＮＶＭゲートスタックおよびキャパシタの対向する一対の側面と同時にエッチングされ、同時に終了するようにされる。材料の増加された量がエッチングされるために、これがＮＶＭゲートスタックの改良される終点検出を可能にし得る。

【図面の簡単な説明】

【0007】

【図1】従来技術による処理工程におけるＮＶＭ領域およびタイル領域を有する集積回路の断面図。

【図2】従来技術による処理工程の図１の後の工程を示す集積回路の断面図。

【図3】従来技術による処理工程の図２の後の工程を示す集積回路の断面図。

【図4】本発明の一実施形態による処理工程でのＮＶＭ領域およびキャパシタ領域を有する集積回路の断面図。

【図5】本発明の一実施形態による処理工程で図４の後の工程でのＮＶＭ領域およびキャパシタ領域を有する集積回路の断面図。

【図6】図５のＮＶＭ領域およびキャパシタ領域の上面図。

【図7】本発明の一実施形態による処理工程で図６の後の工程でのＮＶＭ領域およびキャパシタ領域を有する集積回路の上面図。

【図8】図７のＮＶＭ領域およびキャパシタ領域の断面図。

【図9】本発明の一実施形態による処理工程で図８の後の工程でのＮＶＭ領域およびキャパシタ領域を有する集積回路の上面図。

【図10】図９のＮＶＭ領域およびキャパシタ領域の断面図。

【図11】本発明の一実施形態による処理工程で図１０の後の工程でのキャパシタ領域の簡易化された三次元図。

【図12】本発明の一実施形態にしたがって、図１１のキャパシタ領域の簡易化された三次元図。

【発明を実施するための形態】

【0008】

本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。

【0009】

図４は、キャパシタ領域（左の部分）およびＮＶＭ領域（右の部分）を有する集積回路の断面図を示す。図４は、処理の早い段階でのキャパシタ２６（左の部分）およびＮＶＭゲートスタック２４（右の部分）を示す。図４には、ＮＶＭ領域では基板２８と、基板上のゲート誘電体３２を、キャパシタ領域では基板２８と、基板２８上のゲート誘電体３４が示されている。基板２８は、ガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、またはこれらのもの組み合わせのような任意の半導体材料またはその材料の組み合わせであってよい。１つの実施形態において、ゲート誘電体３２および３４の各々は、基板２８上に酸化物層を成長させることによって形成される。また、キャパシタ領域では、基板２８が、分離領域２０，２２（フィールド分離領域ともいう）を含む。

【0010】

図５は、キャパシタ領域ではゲート誘電体３２上にパターニングされた導電体層４８を形成し、ＮＶＭ領域ではゲート誘電体３４上にパターニングされた導電体層５４を形成した後の状態における、キャパシタ２６およびＮＶＭ２４の断面図を示す。１つの実施形態において、ポリシリコンのような導電体層はゲート誘電体３２およびゲート誘電体３４上に堆積される。パターニングされた導電体層４８およびパターニングされた導電体層５４を形成するために、この導電体層は次にキャパシタ領域およびＮＶＭ領域の各々にパターニングされる。キャパシタ領域では、このパターニングが導電体層４８の対向する側面６４，６６を形成する。１つの実施形態において、酸化物層３２の露出された部分は導電体層４８のエッチングの間に除去されてもよい。導電体層４８は、下部キャパシタ層または下部電極層として呼ばれてもよいことを理解されたい。ＮＶＭ領域において、パターニングされた導電体層５４は、ＮＶＭゲートスタック２４の下部層を形成するために用いられ、パターニングされた浮遊ゲート層として呼ばれてもよい。パターニングされた導電体層４８およびパターニングされた導電体層５４の形成後、誘電体層５０はキャパシタ領域のパターニングされた導電体層４８上に形成され、誘電体層５６はＮＶＭ領域のパターニングされた導電体層５４上に形成される。誘電体層５０，５６は絶縁層とも呼ばれる。１つの実施形態において、誘電体層５０，５６は同一層から形成されてもよく、酸化物、そして窒化物、次に酸化物と順次的に堆積されることによって形成され得る。このような層はＯＮＯ層と呼ばれる。他の誘電体または誘電体の組み合わせも誘電体層５０，５６に用いられてもよい。導電体層５２はキャパシタ領域における誘電体層５０上に形成され、導電体層５８はＮＶＭ領域における誘電体層５６上に形成される。１つの実施形態において、導電体層５２，５８は同一層から形成され、ポリシリコン層であってよい。１つの実施形態において、導電体５２および５８はデポジションによって形成される。導電体層４８，５４，５２，５８がポリシリコンである場合、層４８，５４を第１ポリと呼び、層５２，５８を第２ポリと呼ぶことができる。誘電体層５０および導電体層５２の各々が側面６４および６６の各々をオーバラップするように誘電体層５０および導電体層５２の各々が側６４および６６の各々を超えて延びる。図示された実施形態において、エッジ６４は分離領域２０上にあり、エッジ６６は分離領域２２上にあるように、パターニングされた導電体層４８が分離領域２０および２２上に広がるように、導電体層４８を形成する。しかしながら、代替の実施形態において、パターニングされた導電体層４８はアクティブ基板領域上に形成され得る。

【0011】

図６は、図５のキャパシタ２６およびＮＶＭゲートスタック２４の上面図を示す。よって、導電体層５２がキャパシタ領域における導電体層４８の島に重なり、導電体層５８がＮＶＭ領域における導電体層５４の島に重なる。

【0012】

図７は、図６の後の工程におけるキャパシタ２６およびＮＶＭゲートスタック２４の上面図を示す。図７において、ゲート誘電体３２の部分を露出するために導電体層５２および誘電体層５０（図７の上面図では見えない）のパターンエッチングが実行される。パターンエッチングが、導電体層４８の側面６４に重なり、かつ対向する側面５１，４９を有するパターニングされた導電体層５２（上部電極層も呼ばれてもよい）を生じる。図示される実施形態において、側６４，６６，６１，４９はすべて互いに平行である。導電体層５２の第１部分はゲート誘電体３２の直接の上に残り、導電体層４８の側面６４を超えて延びて、導電体層５２の第２部分が導電体層４８にかぶさることを注意されたい。すなわち、側面５１は導電体層４８上にあるのではなく、側面４９が導電体層４８上にある。よって、導電体層４８（側面４９に隣接し、側面４９と側面６６との間に配置される）の上面部分はこのパターニエッチングの結果として露出される。１つの実施形態において、下にある基板２８を露出するようにゲート誘電体３２の露出された部分も除去され得る。また、このエッチングがＮＶＭ領域における導電体層５８のいかなる部分をも除去しないことを注意されたい。

【0013】

図８は、図７のキャパシタ２６およびＮＶＭゲートスタック２４の断面図を示す。導電体層４８の上部および導電体層４８の側面６６が露出され、同時に、導電体層５２および誘電体層５０が導電体層４８の側面６４にかぶさることを注意されたい。

【0014】

図９は、図８の後の処理工程におけるキャパシタ２６およびＮＶＭゲートスタック２４の上面図を示す。パターンエッチングは、キャパシタ領域では、導電体層５２、誘電体層５０、および導電体層４８を通して、ＮＶＭ領域では、導電体層５８、誘電体層５６、および導電体５４を通して実行される。よって、まず、キャパシタ領域を参照すると、パターンエッチングが導電体層４８の対向する側面６８，７０を形成し、よってキャパシタ２６を形成する。導電体層５２の一部が導電体層４８の上部から導電体層４８の側面６４を超えて延びて、導電体層４８の側面７０および６８と位置整合される。導電体層５２がキャパシタ２６の上部キャパシタ電極領域を形成し、導電体層４８がキャパシタ２６の下部キャパシタ層（すなわち、下部電極）を形成する。よって、１つの実施形態において、パターンエッチングは、キャパシタ領域上に一定のパターンを有するマスクを形成することによって実行され、ここで、このパターンは上部キャパシタ電極領域のパターンである。下部キャパシタ層の側面７０，６８は位置整合され、領域７２（導電体層５２の側面５１と４９と間および導電体層４８の側面６４と６６と間に配置される）と共に上部導電体キャパシタ電極領域の相当する側面と平行である。

【0015】

ＮＶＭを参照する。パターンエッチングが、導電体層５４、導電体層５４上にあるゲート誘電体５６、およびゲート誘電体５６上にある導電体層５８を含むＮＶＭゲートスタック２４を形成する。よって、１つの実施形態において、パターにエッチングは、ＮＶＭビットセル（すなわち、ＮＶＭゲートスタック２４の制御ゲート）の制御ゲートを定義するＮＶＭビットセルのワード線のパターンを有するマスクをＮＶＭ領域上に形成することによって実行される。このパターンエッチングの間、導電体層５８および５４は、異方性エッチングを用いて、好適にはほぼ垂直な側壁を有するようにパターニングされる。このエッチングは、エッチングがＮＶＭゲートスタック２４のＮＶＭ領域におけるゲート誘電体３４に到達すること検出することによって終了される。エッチングがこれ以上ポリシリコンを垂直エッチングせず、ゲート誘電体３４をゆっくりエッチングする時、エッチングチャンバ内材料組成の変化が検出され、成長酸化物（熱酸化物とも呼ばれる）となっている可能性がある。よって、キャパシタ領域におけるエッチングが、ＮＶＭゲートスタックエッチングの終点に到達したことを検出するための追加的材料を与える。例えば、側面７０および６８を形成するエッチングが導電体層５２、誘電体層５０、および導電体層４８の全体を通すことを注意されたい。このように、同一タイプの層がエッチングされるために、エッチングがＮＶＭゲートスタック２４を形成するためにＮＶＭ領域に実行されるエッチングを模している。ＮＶＭ領域におけるパターンエッチングがＮＶＭメモリセルの浮遊ゲート（導電体層５４の残りの部分）上にあるＮＶＭメモリセルの制御ゲート（導電体層５８の残りの部分）を生じることを注意されたい。図９に示されるキャパシタ領域およびＮＶＭ領域におけるパターンエッチングを完成した後、１つの実施形態において、ソース／ドレイン領域および側壁スペーサが、ＮＶＭゲートスタック２４に隣接して形成される。１つの実施形態において、ソース／ドレイン領域は、マスクとしてＮＶＭゲートスタックの制御ゲートを用いて基板２８に注入を実行することによって形成される。１つの実施形態において、ソース／ドレイン注入を実行した後、ゲートスタック２４に隣接する誘電体層５６は除去され得る。１つの実施形態において、ＮＶＭゲートスタック２４の制御ゲートはワード線の一部であることを注意されたい。側面７０，６８と平行な導電体層５４の側面は、導電体層５８の対向する側面と位置整合される。

【0016】

図１０は図９のキャパシタ２６およびＮＶＭゲートスタック２４の断面図を示す。
図１１は、誘電体層５５およびコンタクト５４，５６を形成した後のキャパシタ２６を示す。コンタクト５４が導電体層５２（キャパシタ２６の上部導体）に接続し、コンタクト５６が導電体層４８（キャパシタ２６の下部導体）に接続する。１つの実施形態において、コンタクトは導電体層４８に隣接する基板２８におけるアクティブ領域に形成され得る。すなわち、このコンタクトは、導電体層４８に横に隣接する図１０の紙面の前面または裏面に配置される。図示される実施形態において、コンタクト５４は、コンタクト５４が分離領域２０上の導電体層５２に接続し、コンタクト５６が分離領域２２上の導電体層４８に接続するように形成され得る。このように、コンタクト５４および５６を形成するためのコンタクトエッチングの間における誘電体３２への損害は防止され得る。しかしながら、代替え実施形態において、分離領域２０および２２は導電体層５２および４８の下に存在しない可能性がある。

【0017】

図１２は、キャパシタ２６の３次元図を示す。図解のために、コンタクト５４および５６が示されず（その代わりに、コンタクト５４および５６の位置はそれぞれのコンタクト位置６０および６２によって示される）、基板２８の露出される部分上のゲート誘電体３２が示されていない。図１２には、導電体層４８の対向する側面６４および６６、導電体層４８の対向する側面６８および７０をも示す。１つの実施形態において、側面６４、６８、７０、および６６は導電体層４８のそれぞれの第１、第２、第３、および第４の側面と呼ばれてもよく、ここで、側面６８および７０の各々が側面６４に隣接する。よって、キャパシタ２６の部分が第１導電体層４８上の誘電体層５０および第２導電体層５２を含むことを注意されたい。このように、キャパシタ領域２６の部分がＮＶＭ領域におけるＮＶＭアレイのために用いられるゲートスタックをシミュレートする。よって、改良される終点検出を可能にするために、第１および第２導電体層４８および５２（ＮＶＭゲートスタック２４における材料のスタックに存在する同一層）の配列される垂直な側壁を露出するエッチングのキャパシタ２６の対向する側面（例えば、側６８および７０）はＮＶＭゲートスタック２４のエッチングと同時にエッチングされ得る。簡潔のために、他の追加ステップ（例えば、分離形成、ゲート誘電体形成、様々な埋め込み、洗浄、アニール）は図１２に示されない。

【0018】

１つの実施形態において、導電体層４８および５２の形成に先立って、ウェル領域は基板２８に形成され得る。また、ウェル領域と導電体層４８との間のキャパシタ領域に存在する第２キャパシタおよびウェル領域と導電体層５２との間のキャパシタ領域に存在する第３キャパシタの電極へのコンタクトとして機能するために、ウェル領域におけるドープされるコンタクト領域は導電体層４８および５２に隣接して形成され得る。

【0019】

よって、ＮＶＭゲートスタックに存在する材料のスタックをミミックする材料のスタックのキャパシタの一部を同時にエッチングすることによってＮＶＭゲートスタックエッチングの間改良される終点検出の方法が提供されることが理解される。

【0020】

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題 の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要 素であると見なされるべきではない。

【0021】

さらに、明細書及び特許請求の範囲において、「前方」、「後方」、「上方」、「下方」、「上に」、「下に」など用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。

【0022】

特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。

【0023】

本発明の様々な実施形態は次に述べる。
項目１は、基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、前記基板の前記キャパシタ領域および前記ＮＶＭ領域に第１誘電体層を形成するステップと、前記第１誘電体層の上に第１導電体層を形成するステップと、前記キャパシタ領域に、第１の側面および第２の側面を有する下部キャパシタ層を形成するために、前記キャパシタ領域において第１導電体層をパターンエッチングするステップと、前記下部キャパシタ層上に第２誘電体層を形成するステップと、前記第２誘電体層上に、かつ前記下部キャパシタ層の前記第１の側面および第２の側面を越えて延びるように、第２導電体層を形成するステップと、前記第２導電体層のパターンエッチングを実行するステップであって、第１の側面および第２の側面を有するパターニングされた前記第２導電体層を与え、前記下部キャパシタ層の上部は前記パターニングされた前記第２導電体層の前記第１の側面と前記下部キャパシタ層の前記第１の側面との間に露出され、前記パターニングされた前記第２の導電体層の前記第２の側面が前記下部キャパシタ層の前記第２の側面を越えて延びる、前記第２導電体層のパターンエッチングを実行するステップと、前記キャパシタ領域上に上部キャパシタ電極領域のための第１パターンを有する第１マスクを、および前記ＮＶＭ領域上にＮＶＭビットセルの制御ゲートのパターンを含む第２パターンを有する第２マスクを、形成するステップと、前記パターニングされた前記第２導電体層、前記第２誘電体、および前記下部電極を貫通してエッチングを行い、前記下部キャパシタ層の前記第２の側面の上野前記下部キャパシタ層を越えて延びる前記パターニングされた前記第２導電体層から前記上部キャパシタ電極を残し、および前記浮遊ゲート上の前記パターニングされた第２導電体層から前記制御ゲートを残す、前記パターニングされた前記第２導電体層、前記第２誘電体、および前記下部電極を貫通してエッチングを行うステップであって、前記下部キャパシタ層および前記上部電極領域の第３の側面の位置は整合され、前記下部キャパシタ層および前記上部電極領域の前記第３の側面の反対側にある第４の側面の位置は整合され、浮遊ゲート上にパターニングされた第２導電体層から前記制御ゲートを残る、ステップとを備える、方法を要旨とする。項目２は項目１の方法において、前記第１導電体層の前記露出された部分に第１コンタクトを形成するステップをさらに備える。項目３は項目２の方法において、前記第１コンタクトおよび第２コンタクトは前記キャパシタのコンタクトであるように、前記第２導電体層に第２コンタクトを形成するステップをさらに備える。項目４は項目１の方法において、制御ゲートはワード線の一部である。項目５は項目１の方法において、前記第１導電体がポリシリコンを含んでなり、前記第２導電体層がポリシコンを含んでなる。項目６は項目５の方法において、前記第１の側面および前記第２の側面を有するようにパターニングされた第２導電体層を残す前記第２導電体層のパターンエッチングを実行するステップは、前記第２誘電体層も前記第２導電体層と共にパターニングおよびエッチングされるように実行される。項目７は項目１の方法において、第２パターン導電体層を残る第２導電体層のパターンエッチングを実行するステップは、パターン第２誘電体層を残るために第２導電体層を用いて第２誘電体層をパターニングおよびエッチングされるように実行される。項目８は項目１の方法において、前記キャパシタ領域として前記基板にウェル領域を形成するステップであって、前記ウェル領域と前記第１導電体層との間に存在する前記第２キャパシタと前記ウェル領域と前記第２導電体層との間に存在する第３キャパシタとの間の電極へのコンタクトとして機能するために、前記第１導電体層および前記第２導電体層に隣接して前記ウェル領域にドープされる接触領域を形成する、前記キャパシタ領域として前記基板にウェル領域を形成するステップをさらに備える。項目９は項目１の方法において、ゲートスタック、キャパシタ領域における第２導電体層、およびキャパシタ領域における第１導電体層の露出される部分上に層間誘電体を形成するステップをさらに備える。項目１０は項目９の方法において、層間誘電体を通して下部キャパシタ層を超えて延びる第２導電体層に第１コンタクトを形成するステップをさらに含む。項目１１は項目１の方法において、前記ＮＶＭ領域にソース／ドレイン領域を設けるためにマスクとして制御ゲートを用いて注入を実行するステップをさらに備える。

【0024】

項目１２が、基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、前記基板の前記キャパシタ領域および前記ＮＶＭ領域に酸化物層を成長させるステップと、前記酸化物層の上にポリシリコン層を形成するステップと、前記キャパシタ領域に、第１の側面および該第１の側面と平行な第２の側面を有する下部キャパシタ層を有するパターニング済みポリシリコン層を、および、前記ＮＶＭ領域に浮遊ゲート層を形成するために、前記キャパシタ領域および前記ＮＶＭ領域において前記ポリシリコン層をパターンエッチングするステップと、前記パターニング済みポリシリコン層上に絶縁体層を形成するステップと、前記絶縁体層上に、かつ前記キャパシタ領域および前記ＮＶＭ領域にわたるように、導電体層を形成するステップと、前記キャパシタ領域の上方の前記導電体層から上部電極層を残すように前記導電体層のパターンエッチングを実行するステップであって、前記丈夫電極層は前記下部電極層上の第１の側面および前記下部電極層から離隔した第２の側面を有し、前記上部電極層の第１および第２の側面は前記下部電極層の前記第１および第２の側面と平行である、前記導電体層のパターンエッチングを実行するステップと、前記キャパシタ領域上に上部キャパシタ電極領域のための第１パターンを有する第１マスクを、および前記ＮＶＭ領域上にＮＶＭビットセルの制御ゲートのパターンを含む第２パターンを有する第２マスクを、形成するステップと、前記上部電極層、前記絶縁体層、前記下部電極層、前記ＮＶＭ領域常の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップであって、それによって、前期上部電極層から第１パターンを、前記下部キャパシタ層から下部電極を、前記ＮＶＭ領域の上方の前記導電体層から前記制御ゲートを、および前記浮遊ゲート層から浮遊ゲートを残し、前記上部電極は前記上部電極層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記下部電極は、前記下部電極層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記上部電極の第３の側面の位置は前記下部電極の第３の側面の位置に整合し、前記上部電極の第４の側面の位置は前記下部電極の第４の側面の位置に整合し、前記浮遊ゲートは前記浮遊ゲート層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記制御ゲートは前記浮遊ゲートの前記第３の側面の位置と整合した第１の側面、および前記浮遊ゲートの前記第４の側面の位置と整合した第２の側面を有する、前記上部電極層、前記絶縁体層、前記下部電極層、前記ＮＶＭ領域常の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップと、前記制御ゲートをマスクとして用いて注入を行うステップであって、前記ＮＶＭ領域の前記制御ゲートに隣接したソース／ドレイン領域を与える、注入を行うステップとを備える、方法を要旨とする。項目１３は項目１２の方法において、下部電極に第１コンタクトを形成するステップをさらに備える。項目１４は項目１３の方法において、上部電極に第２コンタクトを形成するステップをさらに備える。項目１５は項目１２の方法において、制御ゲートがポリシリコンを備える。項目１６は項目１２の方法において、制御ゲートがシリサイドをさらに備える。項目１７は項目１２の方法において、前記キャパシタ領域として前記基板にウェル領域を形成するステップをさらに備え、前記注入するステップは、前記上部電極および前記下部電極周りのウェル領域にドープされるコンタクト領域を形成する。項目１８は項目１２の方法において、ゲート、キャパシタ領域における導電体層、およびキャパシタ領域におけるポリシリコン層の露出された部分上に層間誘電体を形成するステップをさらに備える。項目１９が項目１８の方法において、層間誘電体を通して上部電極の部分に下部電極を越えて延びる第１コンタクトを形成するステップをさらに含む。

【0025】

項目２０は、基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、前記基板の前記キャパシタ領域にウェル領域を形成するステップと、ゲート誘電体として前記基板の前記ウェル領域および前記ＮＶＭ領域に酸化物層を成長させるステップと、前記酸化物層の上に第１ポリシリコン層を形成するステップと、前記ウェル領域に下部電極層および前記ＮＶＭ領域に浮遊ゲート層を形成するために前記ウェル領域および前記ＮＶＭ領域におけるポリシリコン層のパターンエッチングを実行するステップと、前記ポリシリコン層の上に絶縁層を形成するステップと、前記ウェル領域および前記ＮＶＭ領域の上方において、前記絶縁層の上に導電体層を形成するステップと、パターニングされた導電体層を形成するために前記ウェル領域にて前記導電体のパターンエッチングを実行するステップであって、前記下部電極層の第１部分および前記下部電極層から離れて配置される前記第１の側面と平行な第２の側面を露出するために前記パターニングされた導電体層が前記下部電極における第１の側面を有する、前記導電体のパターンエッチングを実行するステップと、前記下部電極層から下部電極、前記上部電極層から上部電極、前記ＮＶＭ領域上の前記導電体層から制御ゲート、前記浮遊ゲート層から浮遊ゲートを残すために前記導電体層、前記絶縁層、前記下部キャパシタ層、および前記浮遊ゲート層を通してパターンエッチングを実行するステップであって、前記下部電極が前記上部電極に覆われる部分および前記上部電極によって覆わない部分を有し、前記上部電極が前記下部電極から離れて配置されて延びる部分を有し、前記ゲートが第１方向で前記浮遊ゲートを越えて延びて、前記浮遊ゲートの第１の側面に配列される第１の側面および前記浮遊ゲートの第２の側面と配列される第２の側面を有する、ステップとを備える、方法を要旨とする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】