特許 6031086 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6031086

(24)【登録日】2016年10月28日

(45)【発行日】2016年11月24日

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   H01L 21/82 20060101AFI20161114BHJP

   H01L 21/822 20060101ALI20161114BHJP

   H01L 27/04 20060101ALI20161114BHJP

【ＦＩ】

   H01L21/82 B

   H01L27/04 H

   H01L27/04 A

【請求項の数】9

【全頁数】15

(21)【出願番号】特願2014-503487(P2014-503487)

(86)(22)【出願日】2013年3月6日

(86)【国際出願番号】JP2013001384

(87)【国際公開番号】WO2013132841

(87)【国際公開日】20130912

【審査請求日】2016年2月22日

(31)【優先権主張番号】特願2012-51360(P2012-51360)

(32)【優先日】2012年3月8日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】中西 和幸

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００６−１７３４７８（ＪＰ，Ａ）

【文献】 特開２００６−２４５３９０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／００５１８０１（ＵＳ，Ａ１）

【文献】 国際公開第２０１１／０７７６６４（ＷＯ，Ａ１）

【文献】 特開２００４−３４２７５７（ＪＰ，Ａ）

【文献】 特開２００７−２０１２５８（ＪＰ，Ａ）

【文献】 特開２０００−２９９３８２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

論理動作に寄与する複数のトランジスタと、
論理動作に寄与しない素子と、
前記複数のトランジスタに基板電位を供給する第１、第２および第３の基板コンタクト領域
とを備えた、半導体集積回路装置であって、
前記半導体集積回路装置は、第１の方向に延在する複数のトランジスタ列が、前記第１の方向と直交する第２の方向に並んで配置され、
前記複数のトランジスタ列の各々は、前記複数のトランジスタと、前記論理動作に寄与しない素子と、前記第１の基板コンタクト領域と、前記第２の基板コンタクト領域と、前記第１の基板コンタクト領域と前記第２の基板コンタクト領域の間に配置される前記第３の基板コンタクト領域とを有し、
前記第１の基板コンタクト領域の前記第２の方向および前記第２の方向と反対の方向に隣接する領域には、基板コンタクト領域が配置され、
前記第２の基板コンタクト領域の前記第２の方向および前記第２の方向と反対の方向に隣接する領域には、基板コンタクト領域が配置され、
前記第３の基板コンタクト領域の前記第２の方向および前記第２の方向と反対の方向に隣接する領域には、基板コンタクト領域が配置されず、
前記第３の基板コンタクト領域の前記第１の方向に隣接する領域には、前記論理動作に寄与しない素子が配置されていることを特徴とする半導体集積回路装置。

【請求項2】

請求項１記載の半導体集積回路装置において、
前記第３の基板コンタクト領域は、
（１）Ｎウェル上にＮ型不純物拡散領域が形成される
または
（２）Ｐウェル上にＰ型不純物拡散領域が形成される
（１）（２）のうち少なくともいずれか一方の構成になっていることを特徴とする半導体集積回路装置。

【請求項3】

請求項１記載の半導体集積回路装置において、
前記論理動作に寄与しない素子は、容量として機能するトランジスタである
ことを特徴とする半導体集積回路装置。

【請求項4】

請求項１記載の半導体集積回路装置において、
前記論理動作に寄与しない素子は、アンテナダイオード、電位が固定されるトランジスタ、フローティング状態のトランジスタのいずれかであることを特徴とする半導体集積回路装置。

【請求項5】

請求項１記載の半導体集積回路装置において、
第４の基板コンタクト領域を備え、
前記第１の基板コンタクト領域および前記第２の基板コンタクト領域の間隔と、前記第２の基板コンタクト領域および前記第４の基板コンタクト領域の間隔とが同じであることを特徴とする半導体集積回路装置。

【請求項6】

請求項１記載の半導体集積回路装置において、
第４の基板コンタクト領域を備え、
前記第４の基板コンタクト領域の前記第２の方向および前記第２の方向と反対の方向に隣接する領域には、基板コンタクト領域が配置されず、
前記第４の基板コンタクト領域の前記第１の方向に隣接する領域には、前記論理動作に寄与しない素子が配置されており、
前記第３の基板コンタクト領域を形成する拡散領域と、前記第４の基板コンタクト領域を形成する拡散領域とでは、面積が異なることを特徴とする半導体集積回路装置。

【請求項7】

請求項１記載の半導体集積回路装置において、
前記第１の基板コンタクト領域と前記第２の基板コンタクト領域の少なくともいずれか一方が、動作に寄与しない素子を更に備えることを特徴とする半導体集積回路装置。

【請求項8】

請求項７記載の半導体集積回路装置において、
前記論理動作に寄与しない素子は、容量として機能するトランジスタである
ことを特徴とする半導体集積回路装置。

【請求項9】

請求項７記載の半導体集積回路装置において、
前記論理動作に寄与しない素子は、アンテナダイオード、電位が固定されるトランジスタ、フローティング状態のトランジスタのいずれかであることを特徴とする半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路装置のレイアウトに関するものである。特に、半導体集積回路の面積を小さく抑えつつ、ラッチアップの抑制に対して有効な技術に関する。

【背景技術】

【0002】

近年、半導体集積回路装置の製造プロセスにおいてパターンの微細化が進展するに伴い、ラッチアップが大きな問題となっている。ラッチアップとは、半導体集積回路装置内部にバイポーラ型の寄生トランジスタが形成され、該寄生トランジスタがサイリスタ構造になることから、サージ等のトリガによって該サイリスタがオンして過大な電流が流れ続ける現象をいう。この現象について図１２を用いて説明する。

【0003】

図１２は、従来の半導体集積回路装置の断面構造を示す図である。Ｐ型基板Ｓｐの上にＮ型ウェルＷｎ１とＰ型ウェルＷｐ１が形成されている。Ｎ型ウェルＷｎ１上のＰ型拡散領域Ｄｐｄ１、Ｄｐｓ１、ポリシリコンＰＯ１が、Ｐ型ＭＯＳトランジスタＴｐ１のドレイン、ソース、ゲートをそれぞれ形成している。基板コンタクトＤｎｎ１は、Ｐ型ＭＯＳトランジスタＴｐ１の基板電位を供給する。基板コンタクトＤｎｎ１とＰ型ＭＯＳトランジスタＴｐ１のソースであるＰ型拡散領域Ｄｐｓ１は、電源電位ＶＤＤに接続されている。Ｐ型ウェルＷｐ１上のＮ型拡散領域Ｄｎｄ１、Ｄｎｓ１、ポリシリコンＰＯ２が、Ｎ型ＭＯＳトランジスタＴｎ１のドレイン、ソース、ゲートをそれぞれ形成している。基板コンタクトＤｐｐ１は、Ｎ型ＭＯＳトランジスタＴｎ１の基板電位を供給する。基板コンタクトＤｐｐ１と、Ｎ型ＭＯＳトランジスタＴｎ１のソースであるＮ型拡散領域Ｄｎｓ１は、接地電位ＶＳＳに接続されている。

【0004】

従来の半導体集積回路には、Ｐ型寄生バイポーラトランジスタＢｐ１およびＮ型寄生バイポーラトランジスタＢｎ１が発生している。しかしながら、基板コンタクトＤｎｎ１によってノードＮ２が電源電位ＶＤＤに保たれている。基板コンタクトＤｐｐ１によってノードＮ１が接地電位ＶＳＳに保たれている。さらに、Ｐ型寄生バイポーラトランジスタＢｐ１およびＮ型寄生バイポーラトランジスタＢｎ１のそれぞれが該バイポーラトランジスタのベースにつながっている。よって、バイポーラトランジスタがオンすることなく、Ｎ型ウェルＷｎ１、Ｐ型ウェルＷｐ１およびＰ型基板Ｓｐには、通常、電流は流れない。

【0005】

ところが、サージ、基板ノイズなどの外乱によって電流ＩがＰ型基板Ｓｐ内に強制的に流れた時、ノードＮ１に電流が流れる。ノードＮ１の電位が上昇し、Ｎ型寄生バイポーラトランジスタＢｎ１がオンする。そして、ノードＮ２に電流が流れ、ノードＮ２の電位が低下する。すると、Ｐ型寄生バイポーラトランジスタＢｐ１もオンし、ノードＮ１へ電流が流れ続ける。このような半導体集積回路内部に大電流が流れ続ける現象をラッチアップと呼び、ラッチアップはＣＭＯＳ動作に必要な素子の破壊を招く恐れがある。

【0006】

ラッチアップを抑制する手段として、基板コンタクトをできるだけ多く確保することによってノードＮ１の電位上昇およびノードＮ２の電位低下を抑える方法がある。別の方法として、基板コンタクト領域とＣＭＯＳトランジスタの拡散領域の間隔ｄを小さくすることで、抵抗を小さくし、仮に電流が流れた場合でもノードＮ１の電位上昇およびノードＮ２の電位低下を小さくする方法がある。

【0007】

従来の半導体集積回路では、トランジスタ列に基板コンタクト領域をあらかじめ規則的に配置しておく。次に、トランジスタ列のうち、基板コンタクト領域が配置された以外の残りの領域に、半導体集積回路の動作に必要な回路素子を配置していく。基板コンタクト領域と動作に必要な回路素子が配置された以外の領域（以下、余白領域と表す）に、半導体集積回路の電源ノイズを抑制するデカップリング容量素子などの半導体集積回路の論理動作に寄与しない素子を配置する。別の方法としては、余白領域には、何も配置しない方法がある。このような半導体集積回路装置が一般的に知られている（特許文献１を参照）。

【0008】

また、余白領域にラッチアップを防止するための基板コンタクト領域を設ける半導体集積回路装置も知られている（特許文献２を参照）。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】米国登録特許６５６０７５３号明細書

【特許文献2】特開平１１−０２６５９０号公報

【発明の概要】

【0010】

しかしながら、従来の半導体集積回路では、基板コンタクトを配置する領域を増やすと、基板コンタクト領域の面積が全体に占める割合が大きくなり、半導体集積回路全体の面積が増大してしまうという課題があった。

【0011】

また、余白領域を基板コンタクト領域として活用した場合、余白領域に対して基板コンタクト領域の配置ばかりを優先してしまう。そのためデカップリング容量素子の配置数が極端に少なくなり、電源ノイズ耐性が悪化するといった別の弊害が起こるという課題がある。

【0012】

上記の問題に鑑み、本発明は、半導体集積回路全体の面積を増大させることなく、かつ、デカップリング容量素子を大幅に減少させることなく、多くの基板コンタクト領域を確保することができる、確実なラッチアップ抑制を可能にする半導体集積回路装置のレイアウトを提供することを目的とする。

【0013】

本発明の半導体集積回路装置では、論理動作に寄与する複数のトランジスタと、論理動作に寄与しない素子と、複数のトランジスタに基板電位を供給する第１、第２および第３の基板コンタクト領域とを備えた、半導体集積回路装置である。そして、半導体集積回路装置は、第１の方向に延在する複数のトランジスタ列が、第１の方向と直交する第２の方向に並んで配置されて形成されている。また、複数のトランジスタ列の各々は、複数のトランジスタと、論理動作に寄与しない素子と、第１の基板コンタクト領域と、第２の基板コンタクト領域と、第１の基板コンタクト領域と第２の基板コンタクト領域の間に配置される第３の基板コンタクト領域とを有している。第１の基板コンタクト領域の第２の方向および第２の方向と反対の方向に基板コンタクト領域が配置されている。第２の基板コンタクト領域の第２の方向および第２の方向と反対の方向に基板コンタクト領域が配置されている。また、第３の基板コンタクト領域の第２の方向および第２の方向と反対の方向に隣接する領域には、基板コンタクト領域が配置されておらず、第３の基板コンタクト領域の第１の方向に隣接する領域には、論理動作に寄与しない素子が配置されている。

【0014】

本発明の半導体集積回路装置によると、集積回路全体の面積を増大させることなく、論理動作に寄与しない素子を大幅に減少させることなく、基板コンタクト領域を確保でき、ラッチアップを抑制できる。

【図面の簡単な説明】

【0015】

【図1】図１は、第１の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図2】図２は、図１の半導体集積回路装置の余白領域にデカップリング容量素子を配置したレイアウトパターンの概略図である。

【図3】図３は、第１の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図4】図４は、第２の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図5】図５は、第３の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図6】図６は、第４の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図7】図７は、第５の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図8】図８は、本実施形態の基板コンタクトの別の配置例を示す半導体集積回路装置のレイアウトパターンの概略図である。

【図9】図９は、第６の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図10】図１０は、第６の実施形態の半導体集積回路装置の別のレイアウトパターンの概略図である。

【図11】図１１は、第６の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【図12】図１２は、従来の半導体集積回路装置の断面構造を示す図である。

【発明を実施するための形態】

【0016】

（第１の実施形態）
以下、本発明の実施形態について、図面を参照して詳細に説明する。

【0017】

図１は第１の実施施形態の半導体集積回路装置のレイアウトパターンの概略図で、図２は図１の半導体集積回路装置の余白領域にデカップリング容量素子を配置したレイアウトパターンの概略図である。また、図３は本第１の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。

【0018】

図１に示す通り、第１の方向に、回路素子が配置され、各トランジスタ列１ａ、１ｂ、１ｃ・・が形成されている。トランジスタ列１ａ、１ｂ、１ｃ・・が第２の方向に並んで配置され、半導体集積回路Ｒｉが形成されている。また、半導体集積回路Ｒｉのうち、基板コンタクト領域Ｒｃ１、Ｒｃ２、Ｒｃ３はそれぞれ第２の方向に延在しており、基板コンタクト領域Ｒｃ１、Ｒｃ２、Ｒｃ３に、第２の方向に並んで基板コンタクトが形成される。また、基板コンタクト領域Ｒｃ１、Ｒｃ２、Ｒｃ３は、本実施形態では、等間隔に規則的に配置されている。図１において、基板コンタクト領域Ｒｃ１、Ｒｃ２、Ｒｃ３の間隔は２ｄ（図１に図示する）で、各基板コンタクト領域の第１の方向の間隔は、等間隔である。

【0019】

例えば、基板コンタクト領域Ｒｃ２のうち、トランジスタ列１ａ（以下、第１の基板領域）では、基板コンタクトＤｎｎ１、Ｄｐｐ１が形成されており、第２の方向に隣接する領域にも基板コンタクト（図示せず）が形成されている。第２の方向と逆の方向に隣接する領域には、基板コンタクトＤｐｐ２、Ｄｎｎ２が形成されている。

【0020】

図１における基板コンタクト領域Ｒｃ１、Ｒｃ３についても同様である。

【0021】

そして、半導体集積回路Ｒｉのうち、基板コンタクト領域Ｒｃ１、Ｒｃ２、Ｒｃ３以外の残りの領域は、半導体集積回路の動作に必要な回路素子配置領域Ｒａ１〜Ｒａ４と、動作に必要な回路素子配置領域以外の領域（以下、余白領域Ｒｂ１、Ｒｂ２、Ｒｂ３、Ｒｂ４、Ｒｂ５と表す）とに分類される。

【0022】

動作に必要な回路素子配置領域Ｒａ１〜Ｒａ４には、論理動作に寄与するトランジスタ（図示せず）が配置される。そして、余白領域Ｒｂ１、Ｒｂ２、Ｒｂ３、Ｒｂ４、Ｒｂ５には、半導体集積回路の電源ノイズを抑制するデカップリング容量素子、フィラーセル、リペア用トランジスタ、電位固定機能（以下、ＴＩＥ機能と表す）を有するトランジスタ、あるいはアンテナダイオードなど、半導体集積回路の論理動作に寄与しない素子を配置するか、あるいは何も配置しなかったり、ダミーのトランジスタを配置したり、ゲートのみを配置したりしている。

【0023】

なお、上記の説明からも明らかなように、トランジスタ列には、トランジスタ以外の素子も並んでいる。

【0024】

次に、図２、図３を用いて、余白領域Ｒｂの構成について詳細に説明する。図２は、図１のトランジスタ列１ａおよびトランジスタ列１ｂの一部を示す図であり、図３は、第１の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。図２において、トランジスタ列１ａは、Ｎ型ウェルＷｎ１およびＰ型ウェルＷｐ１を一対としている。Ｎ型ウェルＷｎ１にはＰ型拡散領域が形成され、Ｐ型ＭＯＳトランジスタＴｐ１が形成されている。また、Ｐ型ウェルＷｐ１にはＮ型拡散領域が形成され、Ｎ型ＭＯＳトランジスタＴｎ１が形成されている。Ｐ型ＭＯＳトランジスタＴｐ１およびＮ型ＭＯＳトランジスタＴｎ１はいずれも論理動作に寄与するトランジスタである。トランジスタ列１ｂも同様の構成である。図２においては、点線で囲んで示している余白領域Ｒｂ１、Ｒｂ３〜Ｒｂ５に半導体集積回路の動作に寄与しないデカップリング容量として機能するトランジスタＴｎｃ、Ｔｐｃが形成されている。余白領域Ｒｂ２は空領域のままになっている。

【0025】

また、トランジスタ列１ａにおける基板コンタクト領域Ｒｃ２のうち、Ｎ型ウェルＷｎ１にはＮ型拡散領域が形成され、基板コンタクトＤｎｎ１を形成している。また、トランジスタ列１ａにおける基板コンタクト領域Ｒｃ２のうち、Ｐ型ウェルＷｐ１にはＰ型拡散領域が形成され、基板コンタクトＤｐｐ１を形成している。トランジスタ列１ａにおいては、余白領域Ｒｂ１、Ｒｂ２、基板コンタクト領域Ｒｃ２以外の領域には、半導体集積回路の動作に必要な回路を形成するＰ型ＭＯＳトランジスタＴｐ１またはＮ型ＭＯＳトランジスタＴｎ１が配置されている。なお、１つのトランジスタ列内で、Ｐ型ＭＯＳトランジスタＴｐ１およびＮ型ＭＯＳトランジスタＴｎ１（論理動作に寄与するトランジス）のゲート電極がつながっている場合もあれば、トランジスタ列１ｂ内に配置されているトランジスタＴｐ１ａおよびトランジスタＴｎ１ａのようにゲートがつながっていない場合もある。

【0026】

一般的には図２に示すように、余白領域にはデカップリング容量として機能するトランジスタＴｎｃまたはＴｐｃを配置しているが、第１の実施形態では、図３に示すように、余白領域Ｒｂ１、Ｒｂ３、Ｒｂ５のうち、Ｐ型ウェルＷｐ１またはＰ型ウェルＷｐ２上には、デカップリング容量として機能しているトランジスタＴｎｃ１と、基板コンタクトＤｐ１をペアとして配置している。また、余白領域Ｒｂ１、Ｒｂ３、Ｒｂ５のうち、Ｎ型ウェルＷｎ１，Ｗｎ２上には、デカップリング容量として機能しているトランジスタＴｐｃ１と、基板コンタクトＤｎ１をペアとして配置している。

【0027】

なお、余白領域Ｒｂ１、Ｒｂ３、Ｒｂ５以外の構成は図２と同様であるため同じ符号を付して説明を省略する。

【0028】

つまり、第１の実施形態では、デカップリング容量として機能しているトランジスタＴｎｃ、Ｔｐｃを配置する代わりに、図３に示すように、デカップリング容量として機能するトランジスタと基板コンタクトとのペアを配置しているので、基板コンタクトを配置するため半導体集積回路の面積を増大させることがなくラッチアップの抑制ができる。またデカップリング容量素子と基板コンタクト領域を混在することによって、デカップリング容量を大幅に損なうことなく基板コンタクト領域を多く確保でき、ラッチアップを抑制できる。

【0029】

なお、図３を参照しながら説明した第１の実施形態では、余白領域Ｒｂ１と余白領域Ｒｂ３とでは、基板コンタクトＤｎ１を形成する拡散領域の面積が異なっている。このように、必要な基板コンタクト領域を確保するために、適宜、基板コンタクトを形成する拡散領域の面積を調整することができる。基板コンタクトＤｐ１についてもＤｎ１と同様である。

【0030】

第１の実施形態では、例えば、図３に示す通り、基板コンタクト領域Ｒｃ２のうち、トランジスタ列１ｂ（以下、第１の基板領域）では、基板コンタクトＤｎｎ２、Ｄｐｐ２が形成されている。第１の基板領域の第２の方向に隣接する領域には基板コンタクトＤｐｐ１が形成されている。第１の基板領域の第２の方向と逆の方向に隣接する領域には、基板コンタクトが形成されている（図示せず）。つまり、第１の基板コンタクト領域の第２の方向および第２の方向と反対の方向に隣接する領域には、基板コンタクト領域が配置されている。

【0031】

基板コンタクト領域Ｒｃ１、Ｒｃ３（図１に示す）についても同様である。

【0032】

そして、図３に示すようにトランジスタ列１ｂにおいて、余白領域Ｒｂ５には基板コンタクトＤｎ１、Ｄｐ１が形成されているが、余白領域Ｒｂ５の第２の方向に隣接する領域には、基板コンタクト領域は配置されていない。余白領域Ｒｂ５の第２の方向と逆の方向に隣接する領域にも、基板コンタクト領域は配置されていない（図示せず）。例えば、図３では、余白領域Ｒｂ５が第３の基板コンタクト領域となる。なお、余白領域Ｒｂ１、余白領域Ｒｂ３も基板コンタクト領域である。

【0033】

（第２の実施形態）
次に第２の実施形態について図４を参照しながら説明する。図４は第２の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。図４に示すレイアウトパターンと、図３を参照しながら説明した第１の実施形態のレイアウトパターンとで異なる点は、余白領域Ｒｂ３だけである。よって、以下、余白領域Ｒｂ３の構成についてのみ説明し、その他の構成については同一の符号を付して説明を省略する。

【0034】

図４に示す通り、余白領域Ｒｂ３のうち、Ｐ型ウェルＷｐ２上には、デカップリング容量として機能するトランジスタＴｎｃ２のみが形成され、Ｎ型ウェルＷｎ２上は、図３と同様に、デカップリング容量として機能するトランジスタＴｐｃ１と基板コンタクトＤｎ１のペアを配置している。なお、デカップリング容量として機能するトランジスタは、本実施形態ではＣＭＯＳトランジスタで構成されている。

【0035】

この構成によると、余白領域Ｒｂ１内のＰ型ウェルＷｐ１上に形成された基板コンタクトＤｐ１ａは、Ｐ型ウェルＷｐ２内の隣接するＮ型ＭＯＳトランジスタに対して、基板電位を供給し、またラッチアップ抑止力として作用する。従って、基板コンタクト領域Ｄｐ１ａは、Ｎ型ＭＯＳトランジスタＴｎｃ１に対してだけでなく、余白領域Ｒｂ３内のＮ型ＭＯＳトランジスタＴｎｃ２に対しても有効である。よって、余白領域Ｒｂ３内には、Ｐ型拡散領域で形成された基板コンタクト領域を配置する必要は少なく、例えば、Ｎ型拡散領域で形成された基板コンタクトＤｎ１だけを配置しておけばよい。

【0036】

このように、余白領域にＮ型ウェル側、Ｐ型ウェル側のどちらか一方にのみ基板コンタクト領域を配置するなど、各余白領域内の基板コンタクト領域をラッチアップ抑止力の点で必要十分な箇所にのみ配置することによって、余白領域を活用しながら、デカップリング容量を最大限に確保し、基板コンタクト領域を多く確保でき、ラッチアップを抑制できる。

【0037】

（第３の実施形態）
次に第３の実施形態について図５を参照しながら説明する。図５は第３の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。図５に示すレイアウトパターンと、図３を参照しながら説明した第１の実施形態のレイアウトパターンとで異なる点は、余白領域Ｒｂ３だけである。よって、以下、余白領域Ｒｂ３の構成についてのみ説明し、その他の構成については同一の符号を付して説明を省略する。

【0038】

図３を参照しながら説明した第１の実施形態は、基板コンタクトＤｐ１、Ｄｎ１が、余白領域Ｒｂ３内に偏って配置されている。Ｎ型ＭＯＳトランジスタＴｎｃ１およびＰ型ＭＯＳトランジスタＴｐｃ１の領域が大きい場合に、基板コンタクトＤｐｐ２、Ｄｎｎ２と、基板コンタクトＤｐ１、Ｄｎ１との距離が広がり、ラッチアップ抑制効果が一部薄れてしまう。

【0039】

一方、第３の実施形態では図５に示す通り、基板コンタクトＤｐ３、Ｄｎ３を余白領域Ｒｂ３内中央に配置し、ＣＭＯＳトランジスタは、２つのＮ型ＭＯＳトランジスタＴｎｃ３および２つのＰ型ＭＯＳトランジスタＴｐｃ３にそれぞれ分割配置している。

【0040】

図５では、余白領域Ｒｂ１、余白領域Ｒｂ３、余白領域Ｒｂ５は、基板コンタクト領域である。

【0041】

このように、余白領域内の基板コンタクトＤｐ３またはＤｎ３から、付近のＣＭＯＳトランジスタへのラッチアップ抑制効果を均等に作用させることによって、デカップリング容量を減少させることなく、ラッチアップを確実に抑制できる。

【0042】

（第４の実施形態）
次に第４の実施形態について図６を参照しながら説明する。図６は第４の実施形態の半導体集積回路装置のレイアウトパターンの概略図である。図６に示すレイアウトパターンと、図３を参照しながら説明した第１の実施形態のレイアウトパターンとで異なる点は、余白領域Ｒｂ３だけである。よって、以下、余白領域Ｒｂ３の構成についてのみ説明し、その他の構成については同一の符号を付して説明を省略する。

【0043】

図６に示す半導体集積回路装置においては、余白領域Ｒｂ３のＰ型ウェルＷｐ２上にＰ型ＭＯＳトランジスタＴｐｃ４が、余白領域Ｒｂ３のＮ型ウェルＷｎ２上にＮ型ＭＯＳトランジスタＴｎｃ４が形成されている。この構成では、Ｐ型ＭＯＳトランジスタＴｐｃ４および、Ｎ型ＭＯＳトランジスタＴｎｃ４はデカップリング容量の機能に加え、基板コンタクトとしての機能も兼ねている。

【0044】

図６では、余白領域Ｒｂ１、余白領域Ｒｂ５は、基板コンタクト領域である。

【0045】

よって、余白領域内にデカップリング容量と基板コンタクト各領域をより高密度に配置することができ、デカップリング容量を減少させることなく、よりラッチアップを確実に抑制できる。

【0046】

（第５の実施形態）
図７は第５の実施形態に係る半導体集積回路装置のレイアウトパターンの概略図である。図７は、図３における余白領域Ｒｂ１、Ｒｂ２、Ｒｂ３、Ｒｂ５を以下に変更したものである。よってその他の構成については、同一の符号を付して説明を省略する。

【0047】

まずは、余白領域Ｒｂ１について説明する。余白領域Ｒｂ１に配置されたＰ型ＭＯＳトランジスタＴｐｒ，およびＮ型ＭＯＳトランジスタＴｎｒは、リペア用トランジスタである。つまり、集積回路の動作不具合などが発生した場合の修正に備えた予備素子であって、通常は集積回路の論理動作には寄与しない。リペア用のトランジスタは、修正の必要がない場合は、電位固定されているか、または、フローティング状態になっている。

【0048】

次に、余白領域Ｒｂ２について説明する。上記実施形態では、余白領域Ｒｂ２は空領域であったが、図７に示す通り、ゲート１１のみを配置して、ダミーゲート配置領域として活用している。また、空スペースには、ゲートだけではなく、拡散上にゲートを配置させ、ダミーのトランジスタ（ダミートランジスタ）を配置してもよい。このダミートランジスタの構成はＮ型ＭＯＳトランジスタＴｎ１または、Ｐ型ＭＯＳトランジスタＴｐ１と同様であるが、フローティング状態で、半導体集積回路の論理動作には寄与しない点が異なる。

【0049】

次に、余白領域Ｒｂ３について説明する。余白領域Ｒｂ３内のＰ型ＭＯＳトランジスタＴｐｔおよびＮ型ＭＯＳトランジスタＴｎｔは、ＴＩＥ機能を有するトランジスタ、すなわち、電源電位または接地電位と、集積回路内の他のノードとを間接的に接続する機能をもっている。このＰ型ＭＯＳトランジスタＴｐｔおよびＮ型ＭＯＳトランジスタＴｎｔは、半導体集積回路の論理動作には寄与しない。

【0050】

次に、余白領域Ｒｂ５について説明する。余白領域Ｒｂ５内のＰ型拡散領域ＤｐｄとＮ型拡散領域Ｄｎｄは、アンテナダイオードである。アンテナダイオードは、配線層に過剰に帯電した電荷が集積回路の素子へダメージを与えないよう、配線層から接続して、電荷を逃す機能をもち、同じく、集積回路の論理動作には寄与しない。余白領域Ｒｂ５内のＮ型ＭＯＳトランジスタＴｎｃ１は、デカップリング容量素子であり、同じく、集積回路の論理動作には寄与しない。

【0051】

このように、デカップリング容量素子のみならず、リペア用トランジスタ、ＴＩＥ機能を有するトランジスタ、あるいはアンテナダイオードといった、集積回路の論理動作には寄与しない素子のいずれかまたはそれらの組み合わせであれば、余白領域を活用しながら、論理動作には寄与しない各素子の機能をそれぞれ大幅に損なうことなく、基板コンタクト領域を多く確保でき、ラッチアップを抑制できる。

【0052】

図７では、余白領域Ｒｂ１、余白領域Ｒｂ３、余白領域Ｒｂ５は、基板コンタクト領域である。

【0053】

（第６の実施形態）
上述した実施形態では、基板コンタクト領域Ｒｃ２には、基板コンタクトＤｎｎ１、Ｄｐｐ１、Ｄｎｎ２、Ｄｐｐ２だけが形成されているが、第６の実施形態では、基板コンタクト領域Ｒｃ２に基板コンタクト以外の、論理動作に寄与しない素子を配置した実施形態である。なお、図３の構成と同様の構成については、同一の符号を付して説明を省略する。

【0054】

図９は、第６の実施形態に係る半導体集積回路装置のレイアウトパターンの概略図である。図９は、図３における基板コンタクトＤｎｎ１、基板コンタクトＤｐｐ１が形成されている領域を、図３の余白領域領Ｒｂ１に置き代えた例である。

【0055】

つまり、基板コンタクト領域Ｒｃ２は、基板コンタクトＤｎ１の左隣に、デカップリング容量として機能しているトランジスタＴｐｃ１を配置している。基板コンタクトＤｐ１の左隣に、デカップリング容量として機能しているトランジスタＴｎｃ１を配置している。

【0056】

図１０は、第６の実施形態に係る半導体集積回路装置の別のレイアウトパターンの概略図である。図１０は、図３における基板コンタクトＤｎｎ２、基板コンタクトＤｐｐ２が形成されている領域を、図５の余白領域Ｒｂ５に置き代えた例である。

【0057】

つまり、基板コンタクト領域Ｒｃ２は、基板コンタクトＤｎ１の右隣に、デカップリング容量として機能しているトランジスタＴｐｃ１を配置している。基板コンタクトＤｐ１の左隣に、デカップリング容量として機能しているトランジスタＴｎｃ１を配置している。

【0058】

図１１は、第６の実施形態に係る半導体集積回路装置の別のレイアウトパターンの概略図である。図１１は、図３における基板コンタクトＤｎｎ２、基板コンタクトＤｐｐ２が形成されている領域を、図５の余白領域Ｒｂ３に置き代えた例である。

【0059】

つまり、基板コンタクト領域Ｒｃ２は、基板コンタクトＤｎ３の両隣に、デカップリング容量として機能しているトランジスタＴｐｃ３を配置している。基板コンタクトＤｐ３の両隣に、デカップリング容量として機能しているトランジスタＴｎｃ３を配置している。

【0060】

つまり、基板コンタクト領域Ｒｃ２は、基板コンタクト以外に、動作に関与しないトランジスタを混在させても良い。

【0061】

基板コンタクト領域Ｒｃ２に、動作に関与しない素子として、図７のＲｂ１に示すような、リペア用トランジスタを配置してもよい。図７のＲｂ５に示すような、アンテナダイオードＤｎｄを配置してもよい。

【0062】

なお、本実施形態では、基板コンタクト領域Ｒｃ２には基板コンタクトが並んでいたが、１つおきに配置したり、一部、間引いたりしてもよい。例えば、図８は、本実施形態の基板コンタクトの別の配置例を示す半導体集積回路装置のレイアウトパターンの概略図である。図８に示すように、必ずしも、全トランジスタ列に基板コンタクトを敷き詰める必要はない。

【0063】

なお、本実施形態では、トランジスタは全てＭＯＳトランジスタで説明したが、それに限定されるものではない。

【産業上の利用可能性】

【0064】

本発明に係る半導体集積回路装置では、集積回路全体の面積を増大させることなく、多くの基板コンタクト領域を確保できるので、よりラッチアップを抑制しつつ高集積な回路を実現できる。

【符号の説明】

【0065】

１ａ，１ｂ，１ｃ トランジスタ列
１１ ゲート
Ｄｐ１，Ｄｎ１，Ｄｐ３，Ｄｎ３，Ｄｐｐ１，Ｄｎｎ１，Ｄｐｐ２，Ｄｎｎ２ 基板コンタクト
Ｄｐｄ Ｐ型拡散領域
Ｄｎｄ Ｎ型拡散領域
Ｒａ１〜Ｒａ４ 回路素子配置領域
Ｒｂ１〜Ｒｂ５ 余白領域
Ｒｃ１〜Ｒｃ３ 基板コンタクト領域
Ｒｉ 半導体集積回路
Ｔｐｃ，Ｔｎｃ，Ｔｐ１，Ｔｎ１ トランジスタ
Ｔｐｃ１，Ｔｎｃ１，Ｔｐｃ２，Ｔｎｃ２，Ｔｐｃ３，Ｔｎｃ３，Ｔｐｃ４，Ｔｎｃ４ トランジスタ
Ｔｐｒ，Ｔｎｒ，Ｔｐｔ，Ｔｎｔ トランジスタ
ＰＯ１，ＰＯ２ ポリシリコン
Ｗｎ１，Ｗｎ２ Ｎ型ウェル
Ｗｐ１，Ｗｐ２ Ｐ型ウェル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】