(58)【調査した分野】(Int.Cl.,DB名)
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、
前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、
前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、
前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路と、
前記補間コード生成回路が生成する補間コードに、前記データ信号のサンプリングに係る位相オフセット量を示す位相オフセットコードを加算し、当該位相オフセットコードが加算された前記補間コードを前記サンプリング回路に出力する加算器とを有し、
前記位相オフセット量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路。
前記データ信号の遷移点での前記位相オフセット量に応じた電圧変化を打ち消すよう前記第1の比較器の閾値をオフセットすることを特徴とする請求項1記載の受信回路。
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記位相オフセットコードが示す位相オフセット量から前記第1の比較器の閾値のオフセット量を示す閾値オフセットコードを生成するオフセットコード生成回路を有することを特徴とする請求項1又は2記載の受信回路。
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記第1の比較器の閾値のオフセット量から位相オフセット量を示す前記位相オフセットコードを生成するオフセットコード生成回路を有することを特徴とする請求項1又は2記載の受信回路。
再生データの判定に係る比較器及び前記再生データの遷移点の判定に係る比較器を有し、前記サンプリング回路から出力される電圧もしくは電流に基づいて前記再生データを判定する判定帰還等化回路を有し、
前記第1の比較器は、前記判定帰還等化回路が有する前記再生データの遷移点の判定に係る比較器であることを特徴とする請求項1〜4の何れか1項に記載の受信回路。
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路とを有する受信回路の制御方法であって、
前記データ信号のサンプリングに係る位相オフセットを付与し、
前記位相オフセットの量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路の制御方法。
【発明を実施するための形態】
【0012】
以下、本発明の実施形態を図面に基づいて説明する。
【0013】
前述したようにデータ補間型のCDR回路において、バウンダリを一定とした状態でデータ検出の位相をスイープ可能としバスタブテストあるいはアイ・モニタを実現する機能を持たせるには、データ補間スイッチドキャパシタ回路を追加することになる。しかし、バウンダリとデータの検出位相を別々に動かすのではなく、CDR回路をロック状態としながらバウンダリとデータの検出位相を一緒に動かす、つまりCDR回路をオフセットされた位相でロックさせるのであれば、データ補間スイッチドキャパシタ回路を追加しなくとも可能である。
【0014】
図15(A)は、参考例としてのデータ補間型のCDR回路100の構成を示す図である。
図15(A)において、101はデータ補間スイッチドキャパシタ回路、102は比較器(コンパレータ)、103はデマルチプレクサ、104は位相検出回路、105はローパスフィルタ、106は補間コード生成回路、107は加算器である。すなわち、
図15(A)に示すデータ補間型のCDR回路100は、一般的なデータ補間型のCDR回路が有する補間コード生成回路106とデータ補間スイッチドキャパシタ回路101との間に加算器107を追加したものである。補間コード生成回路106が生成した補間コードCODEAに位相オフセットコードOSCDAを加算器107によって加えて補間コードCOBEBを生成しデータ補間スイッチドキャパシタ回路101に供給する。補間コードは、データ補間における補間比を示すものである。
図15(A)に示したデータ補間型のCDR回路100において、位相オフセットコードOSCDAを適宜変化させることで、
図15(B)に示すようにバウンダリとデータの検出位相を一緒に動かし、データ検出の位相をスイープすることが可能である。
【0015】
例えば、
図16(A)及び(B)に示すように通常動作(位相オフセットコードOSCDAが0)において、データ補間型のCDR回路100がロック状態であるときの補間コードが32であるとする。
図16(B)において、s2(D)、s4(D)、s6(D)はサンプリングされるデータを示し、s3(B)、s5(B)はサンプリングされるバウンダリを示している(
図17(B)及び(D)においても同様)。また、CMPLVは、比較器(コンパレータ)102の閾値レベル(閾値電圧)である。データ補間型のCDR回路100が通常動作でロック状態であるときは、データs2(D)、s4(D)、s6(D)及びバウンダリs3(B)、s5(B)として、それぞれサンプリングした電圧(●)と補間コードに応じて補間した電圧(■)とは同じである。
【0016】
このデータ補間型のCDR回路100において、位相オフセットコードOSCDAを−1にすると、
図17(A)に示すようにデータ補間スイッチドキャパシタ回路101に供給される補間コードCODEBは31となる。これにより、
図17(B)に示すようにバウンダリ及びデータの検出位相がオフセットされる。しかしながら、補間比を示す補間コードCODEAに対して単に位相オフセットコードOSCDAを加えるだけでは、バウンダリでの位相誤差が検出されてしまうため、時間が経過するとCDR回路のループがオフセットされた位相を検出して補間コードCODEAが変化する。その結果、データ補間スイッチドキャパシタ回路101に供給される補間コードCODEBは、通常動作のロック状態であるときと同じになる。例えば、位相オフセットコードOSCDAが−1の場合には、
図17(C)に示すように、補間コード生成回路106が生成する補間コードCODEAが33に変化し、データ補間スイッチドキャパシタ回路101に供給される補間コードCODEBが32となる。したがって、
図17(D)に示すようにバウンダリ及びデータの検出位相に対するオフセットがなくなってしまう。
【0017】
そこで、本実施形態においては、位相オフセットコードOSCDAによりバウンダリ及びデータの検出位相をオフセットさせるとともに、閾値オフセットコードOSCDBによりバウンダリ検出のコンパレータの閾値(判定点)をオフセットさせる。これにより、バウンダリでの位相オフセットに応じた電圧変化を打ち消し、位相誤差が検出されてしまうことを防止して、CDR回路のループがオフセットされた位相を検出しないようにし、オフセットされた位相でCDR回路をロックすることができる。したがって、データ補間型のCDR回路で、回路面積の増大を抑制しつつ、バスタブテストやアイ・モニタの機能を実現することができ、データ検出位相のずれの許容量を測定することが可能となる。
【0018】
図1は、本実施形態における受信回路の構成例を示す図である。本実施形態における受信回路は、データ補間型のCDR回路10及びビットエラーレート(BER)検出回路30を有する。データ補間型のCDR回路10は、データ補間スイッチドキャパシタ回路11、比較器(コンパレータ)12、デマルチプレクサ13、位相検出回路15、ローパスフィルタ16、補間コード生成回路17、及び加算器18を有する。
【0019】
サンプリング回路の一例としてのデータ補間スイッチドキャパシタ回路11は、受信データ信号DATA及びクロック信号CLKが入力され、受信データ信号DATAを積分してクロック信号CLKによりサンプリングするスイッチドキャパシタ回路である。また、データ補間スイッチドキャパシタ回路11は、入力される補間コードCODEBに応じて、サンプリングした電圧値から補間コードCODEBが示す補間比で補間した電圧値を出力する。比較器12は、データ補間スイッチドキャパシタ回路11の出力と閾値との比較を行い、データ補間スイッチドキャパシタ回路11の出力をデジタル信号に変換して出力する。ここで、比較器12は、閾値(判定点)が変更可能となっており、入力される閾値オフセットコードOSCDBにより閾値(判定点)が制御される。
【0020】
デマルチプレクサ13は、比較器12の出力を受けて、それをパラレルデータD0、B0、D1に変換して位相検出回路15に出力する。また、デマルチプレクサ13から出力されるデータD0は、BER検出回路30に供給される。位相検出回路15は、入力される3つのデータD0、B0、D1の関係からバウンダリ(データ信号の遷移点)を検出し位相を進めるか又は遅らせるかを判定して判定結果を出力する。補間コード生成回路17は、ローパスフィルタ16を介して入力される位相検出回路15の出力に基づいて、補間コードCODEAを生成して出力する。加算器18は、位相オフセットコードOSCDAと補間コード生成回路17が生成する補間コードCODEAと加算して補間コードCODEBを生成しデータ補間スイッチドキャパシタ回路11に出力する。位相オフセットコードOSCDAは、バウンダリ及びデータの検出位相をオフセットさせるためのオフセットコードである。
【0021】
BER検出回路30は、受信データ信号DATAとして入力されるべきデータパターンとデマルチプレクサ13から出力されるデータD0とを比較してデータ誤りの有無の検出やビットエラーレートの算出を行う。なお、ビットエラーレートの算出等の試験時においては、受信データ信号DATAとして、例えば疑似乱数列(PRBS:Pseudo Random Bit Sequence)等のデータが用いられる。
【0022】
例えば、通常動作(位相オフセットコードOSCDAが0)において、データ補間型のCDR回路10がロック状態であるときの補間コードが32であるとする。このデータ補間型のCDR回路10において、位相オフセットコードOSCDAを−1にすると、
図2(A)に示すようにデータ補間スイッチドキャパシタ回路11に供給される補間コードCODEBは31となる。これにより、
図2(B)に示すようにバウンダリ及びデータの検出位相がオフセットされる。また、本実施形態では、位相オフセットコードOSCDAに応じた閾値オフセットコードOSCDBを比較器12に供給し、
図2(B)に示すように比較器12におけるバウンダリ判定の閾値(判定点)CMPLVAを位相オフセットの量に応じて変化させる。つまり、位相オフセットコードOSCDAによる位相オフセット量に応じた振幅方向のオフセットを閾値オフセットコードOSCDBにより付与して、CDR回路10のループでは見かけ上はロックしたような状態にする。したがって、位相オフセットコードOSCDAを適宜変化させることで、オフセットされた位相でCDR回路10をロックさせデータ検出の位相をスイープさせることが可能になる。
【0023】
ここで、閾値オフセットコードOSCDBと位相オフセットコードOSCDAとの関係は、データ補間スイッチドキャパシタ回路11に供給される補間コードと補間された振幅(電圧値)との関係から得ることができる。例えば、伝送線路での信号損失が少ない場合には、
図3に示すように、データ補間スイッチドキャパシタ回路11に入力される信号inputの波形は矩形波に近いので、積分された信号outputの波形は三角波になる。このように伝送線路での信号損失が少ない場合には、振幅と位相の関係は線形又はほぼ線形となるため、閾値オフセットコードOSCDBと位相オフセットコードOSCDAとの関係は容易に求めることができる。例えば、振幅の最大値での振幅コードが29、振幅の最小値での振幅コードが5であるとき、差動ゼロクロスポイントの振幅コードは17となる。したがって、閾値オフセットコードOSCDBは、差動ゼロクロスポイントの振幅コードである17から位相オフセットコードOSCDAに応じた変化量を変化させることで得られる。
【0024】
一方、伝送線路での信号損失が大きい場合には、
図4(A)に示すように、データ補間スイッチドキャパシタ回路11に入力される信号inputの波形は、損失により矩形波ではなくなり例えば正弦波(sine波)に近い波形となる。したがって、積分された信号outputの波形は余弦波(−cosine波)になる。このように伝送線路での信号損失が大きい場合には、振幅と位相の関係は非線形となり、振幅と位相の関係は例えば
図4(B)に示すような振幅の累積分布関数を用いて求めることができる。
図4(B)は、一例として正弦波(sine波)の振幅累積分布関数を示している。
図4(A)、(B)を比較することにより、
図4(C)に示すような正弦波(sine波)の立ち上がり時における振幅と位相の関係を求めることができる。
【0025】
(第1の実施形態)
図5は、本発明の第1の実施形態における受信回路の構成例を示す図である。この
図5において、
図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第1の実施形態における受信回路は、データ補間型のCDR回路10、判定帰還等化回路(DFE回路:Decision Feedback Equalizer)20、及び第1のオフセットコード生成回路41を有する。なお、第1の実施形態における受信回路は、
図5においては図示していないが、
図1に示した受信回路と同様にBER検出回路を有している。
【0026】
データ補間型のCDR回路10は、データ補間スイッチドキャパシタ回路11、比較器(コンパレータ)12、デマルチプレクサ13、位相検出回路15、ローパスフィルタ16、補間コード生成回路17、及び加算器18に加え、パターンフィルタ14を有する。パターンフィルタ14は、デマルチプレクサ13と位相検出回路15との間に設けられる。パターンフィルタ14は、デマルチプレクサ13から出力されるデータD0、B0、D1に基づいて、信号の立ち上がりであるか立ち下がりであるかを検出して検出結果を位相検出回路15に出力する。
【0027】
位相検出回路15は、パターンフィルタ14の出力を参照し、信号の立ち上がり又は立ち下がりの一方で、入力される3つのデータD0、B0、D1の関係からバウンダリを検出し位相を進めるか又は遅らせるかを判定して判定結果を出力する。例えば、
図2(B)に示したように比較器12の閾値(判定点)を制御する場合には、位相検出回路15は、信号の立ち下がり時において、入力される3つのデータD0、B0、D1に基づき位相を進めるか又は遅らせるかを判定する。これは、
図2(B)に示したように比較器12の閾値(判定点)を制御する場合に、信号の立ち上がり時においても位相検出回路15が判定を行うと、バウンダリにおける位相誤差を検出してしまいオフセットがなくなってしまうからである。なお、バウンダリ検出における比較器12の閾値(判定点)を立ち上がりにバウンダリにおける位相誤差が検出されないように制御する場合には、位相検出回路15は、信号の立ち上がり時において判定を行うようにすれば良い。
【0028】
DFE回路20は、再生データが“+1(1)”又は“−1(0)”を判定して、判定結果をフィードバックする等化回路である。DFE回路20は、比較器(コンパレータ)21、24−1、24−2、24−3、24−4、レベル検出回路23を含む等化論理回路(Equalizer logic)22、マルチプレクサ25−1、25−2、26、及び遅延回路27−1、27−2を有する。
【0029】
比較器21は、等化論理回路22を正常に動作させるための振幅トラッキング用の比較器であり、データ補間スイッチドキャパシタ回路11の出力が入力される。比較器21は、一般のDFE回路においても設けられているものであり、例えば、この比較器21を用いて閾値をスイープしてレベル検出回路23により信号レベルを検出することで入力積分された信号の振幅累積分布関数を得ることができる。振幅累積分布関数が得られると、振幅と位相の関係がわかるので、位相オフセットの量(位相オフセットコードOSCDA)から比較器12でのバウンダリ判定に係る閾値オフセットを計算することが可能になる。この得られた振幅累積分布関数は、第1のオフセットコード生成回路41に供給される。
【0030】
等化論理回路22は、比較器21の出力に基づいて、比較器24−1、24−2、24−3、24−4の閾値(判定点)を制御するための制御コードos1、os2、os3、os4を生成し出力する。比較器24−1〜24−4は、データ補間スイッチドキャパシタ回路11の出力と閾値とを比較して大小関係を判定する。マルチプレクサ25−1、25−2は、比較器24−1〜24−4の出力が入力され、比較器24−1〜24−4の出力をマルチプレクサ26の出力に応じて選択し出力する。マルチプレクサ25−1、25−2の出力は、遅延回路27−1、27−2を介してマルチプレクサ26に入力されるとともに再生データとして出力される。遅延回路27−1、27−2は、入力を1ユニットインターバル(UI)に相当する時間遅延させて出力する。これら比較器24−1〜24−4、マルチプレクサ25−1、25−2、26、及び遅延回路27−1、27−2により、データ補間スイッチドキャパシタ回路11の出力が“+1(1)”であるか“−1(0)”であるかを判定されて判定結果が再生データとして出力される。
【0031】
第1のオフセットコード生成回路41は、DFE回路20によって得られた振幅累積分布関数に基づいて、入力される位相オフセットコードOSCDAに応じた閾値オフセットコードOSCDBを生成し、CDR回路10の比較器12に出力する。すなわち、第1のオフセットコード生成回路41は、比較器12におけるバウンダリ判定の閾値(判定点)に位相オフセットの量に応じたオフセットを付与するための閾値オフセットコードOSCDBを生成し出力する。なお、第1のオフセットコード生成回路41による閾値オフセットコードOSCDBの生成は、例えば振幅累積分布関数を用いて計算するようにしても良いし、振幅累積分布関数に基づく変換テーブル(変換マップ)等を作成し、それを用いて行うようにしても良い。
【0032】
第1の実施形態によれば、位相オフセットコードOSCDAによる位相オフセットに対して、比較器12の閾値(判定点)のオフセットを適切に制御することができる。したがって、データ補間型のCDR回路10を用いた受信回路において、わずかな回路を追加するだけで、オフセットされた位相でCDR回路10をロックさせデータ検出の位相をスイープさせることが可能になり、バスタブテストやアイ・モニタの機能を実現することができる。なお、DFE回路20は通常設けられているものであり、また振幅累積分布関数を得る際に用いるDFE回路20内の比較器21も通常設けられているものであるので、仮にバスタブテストあるいはアイ・モニタを実現するための機能を備えていない場合と比較して、回路面積はほとんど増加しない。また、
図14(B)に示した構成と比較すると、備えるデータ補間スイッチドキャパシタ回路の数が半分(1つ)で良いので大幅に回路面積が削減されるとともに、クロック信号に係る負荷も半分になるため、消費電力も削減される。
【0033】
前述した
図5に示した第1の実施形態における受信回路は、第1のオフセットコード生成回路41が、DFE回路20によって得られた振幅累積分布関数から、位相オフセットに対する閾値オフセットを求めるために、振幅累積分布関数の逆関数が用いられる。振幅と位相の関係が、
図3に示したように線形又は線形に近い場合には、位相オフセットに対する閾値オフセットを求めることは困難ではない。一方、振幅と位相の関係が、
図4(A)に示したように非線形である場合には、位相オフセットに対する閾値オフセットを求めることが困難な可能性がある。
【0034】
そこで、
図6に示すように、第1のオフセットコード生成回路41に代えて、第2のオフセットコード生成回路42を備え、閾値オフセットから位相オフセットを求めるようにしても良い。
図6は、第1の実施形態における受信回路の他の構成例を示す図である。この
図6において、
図1、
図5に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【0035】
第2のオフセットコード生成回路42は、DFE回路20によって得られた振幅累積分布関数に基づいて、入力される閾値オフセットコードOSCDBに応じた位相オフセットコードOSCDAを生成し、CDR回路10の加算器18に出力する。すなわち、第2のオフセットコード生成回路42は、比較器12の閾値(判定点)のオフセットの量に応じた位相オフセットを付与するための位相オフセットコードOSCDAを生成し出力する。これにより、DFE回路20によって得られた振幅累積分布関数の逆関数を求めることなく、振幅から振幅累積分布関数を用いて位相オフセットを直接計算することができる。
【0036】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
第1の実施形態における受信回路では、DFE回路20の比較器が異なる閾値オフセットを用いるために、CDR回路10用の比較器を配置することになる。また、1つの比較器に対して1つの閾値オフセットしか設定できないため、CDR回路が信号の立ち上がりのエッジ又は立ち下がりエッジの一方しか使用することができないので、エッジ検出率が半分になりCDR回路の利得が落ちるとともにトラッキングエラーが増加する。以下に説明する第2の実施形態における受信回路は、CDR回路10とDFE回路20とで同じ比較器を用いてデータ検出の位相オフセットを実現し、これらの問題を解決するものである。
【0037】
まず、DFE回路の動作について説明する。
図7は1tapのDFE回路の動作を説明するための図である。信号のアイ・ダイアグラムから見ると、
図7(A)に示されるように、例えば“011”と“010”の最後のビットが“0”か“1”かを判断するためには、閾値レベルとして第1のレベルLVAに設定した方がアイ・ダイアグラムにおける中心のレベルに設定するよりも正しく判定することができる。また、例えば“101”と“100”の最後のビットが“0”か“1”かを判断するためには、閾値レベルとして第2のレベルLVBに設定した方がアイ・ダイアグラムにおける中心のレベルに設定するよりも正しく判定することができる。
【0038】
以上の例から、DFE回路は、以前の結果を用いて次のビットの値を判定するための閾値を変更する。以前の結果から次のビットの値を判定するための閾値を設定することはタイミング的に非常に厳しいため、各値に対する比較器を設けて並列して判定を行い、その後に以前の結果を用いて1つの正しい結果を選ぶ、speculative DFEと呼ばれる方式がある。例えば、前述した例では、閾値レベルとして第1のレベルLVAが設定される比較器と、第2のレベルLVBが設定される比較器とを準備して判定を行い、以前の結果から正しい方の結果を選ぶ。つまり、以前の結果が“1”である場合には、閾値レベルとして第1のレベルLVAが設定された比較器の結果を選び、以前の結果が“0”である場合には、閾値レベルとして第2のレベルLVBが設定された比較器の結果を選ぶ。
【0039】
1ビットspeculative DFE回路を用いて、本実施形態におけるデータ検出の位相オフセットを実現する方法を
図7(B)に示す。この場合には、CDR回路10の比較器とDFE回路20の比較器は同じものを使用することができ、回路面積を削減することができる。また、検出するパターンは“011”及び“100”だけでよい。データ補間型のCDR回路10に用いるDFE回路20は、データ用の比較器とバウンダリ用の比較器とを同じ数備えるので、データ用の比較器はそのままDFEレベルをオフセットする。そして、バウンダリ用の比較器は、それぞれ立ち上がりバウンダリ専用の比較器及び立ち下がりバウンダリ専用の比較器として用いる。
【0040】
例えば、CDR回路10において、バウンダリ及びデータの検出位相を左方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルを第3のレベルLVCに設定し、立ち上がりバウンダリ用の比較器の閾値レベルを第4のレベルLVDに設定する。逆に、CDR回路10において、バウンダリ及びデータの検出位相を右方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルを第4のレベルLVDに設定し、立ち上がりバウンダリ用の比較器の閾値レベルを第3のレベルLVCに設定する。このように設定して、以前のビットの判定結果から適切な閾値レベルが設定された比較器の結果を選ぶことで、立ち上がり時の閾値オフセットと立ち下がり時の閾値オフセットの両方に対応することができる。
【0041】
図8は、第2の実施形態における受信回路の構成例を示す図である。
図8に示す受信回路は、speculative DFE回路を用いて、CDR回路10でのバウンダリ及びデータの検出位相をオフセットしてロックする。この
図8において、
図1、
図5に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第2の実施形態における受信回路においては、比較器24−1〜24−4、マルチプレクサ25−1、25−2、26、及び遅延回路27−1、27−2が、CDR回路10とDFE回路20とで共用される。また、マルチプレクサ25−1、25−2の出力がCDR回路10のデマルチプレクサ13に供給されている。なお、第2の実施形態における受信回路は、
図8においては図示していないが、
図1に示した受信回路と同様にBER検出回路を有している。
【0042】
第1のオフセットコード生成回路41は、DFE回路20によって得られた振幅累積分布関数に基づいて、入力される位相オフセットコードOSCDAに応じたオフセットコードoffsetを生成し出力する。すなわち、第1のオフセットコード生成回路41は、バウンダリ用の比較器の閾値(判定点)に位相オフセットの量に応じたオフセットを付与するためのオフセットコードoffsetを生成し出力する。
【0043】
DFE回路20内の処理回路51は、比較器24−1〜24−4に対応した内部回路52−1〜52−4を有する。内部回路52−1〜52−4の各々は、マルチプレクサ53及び加算器54を有する。マルチプレクサ53には、等化論理回路22から出力される、対応する比較器24−1〜24−4の制御コードosx’、及びそれに対して加算器54によりオフセットコードoffsetを加算又は減算した制御コードが入力される。マルチプレクサ53は、比較器24−1〜24−4のうちのどの比較器がバウンダリ用の比較器であるかを示す識別コードIDCDにより、一方の入力を選択して制御コードosxとして出力する。マルチプレクサ53により出力された制御コードosxが、その内部回路52−1〜52−4に対応する比較器24−1〜24−4に対する制御コードos1〜os4として供給される。
【0044】
例えば、比較器24−1、24−2がバウンダリ用の比較器であれば、内部回路52−1、52−2の一方は、制御コードosx’にオフセットコードoffsetを加算されたものを制御コードosxとして出力する。また、内部回路52−1、52−2の他方は、制御コードosx’にオフセットコードoffsetを減算されたものを制御コードosxとして出力する。また、データ用の比較器に対応する内部回路52−3、52−4は、制御コードosx’を制御コードosxとして出力する。
【0045】
第2の実施形態によれば、第1の実施形態と同様の効果が得られるとともに、CDR回路10とDFE回路20とで比較器24−1〜24−4等を共用し、CDR回路10だけで使用するバウンダリ検出のための比較器を設けなくとも良く、回路面積を削減することができる。
【0046】
第2の実施形態においても、
図9に示すように、第1のオフセットコード生成回路41に代えて、第2のオフセットコード生成回路42を備え、閾値オフセットから位相オフセットを求めるようにしても良い。
図9は、第2の実施形態における受信回路の他の構成例を示す図である。この
図9において、
図1、
図5、
図8に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【0047】
図9に示す受信回路においては、DFE回路20の等化論理回路22は、比較器21の出力及び閾値オフセットコードOSCDBに基づいて、比較器24−1〜24−4の閾値(判定点)を制御するための制御コードos1〜os4を生成し出力する。例えば、等化論理回路22は、比較器24−1、24−2がバウンダリ用の比較器であれば、比較器21の出力及び閾値オフセットコードOSCDBに基づいて制御コードos1、os2を生成する。また、このとき等化論理回路22は、データ用の比較器24−3、24−4については比較器21の出力に基づいて制御コードos3、os4を生成する。
【0048】
第2のオフセットコード生成回路42は、DFE回路20によって得られた振幅累積分布関数に基づいて、入力される閾値オフセットコードOSCDBに応じたオフセットコードoffsetを生成し出力する。これにより、DFE回路20によって得られた振幅累積分布関数の逆関数を求めることなく、振幅から振幅累積分布関数を用いてオフセットを直接計算することができる。
【0049】
DFE回路20内の処理回路61は、マルチプレクサ62及び加算器62を有する。マルチプレクサ62には、位相オフセットコードOSCDA’、及びそれに対して加算器63によりオフセットコードoffsetを加算した位相オフセットコードが入力される。マルチプレクサ62は、選択信号に適宜応じて一方の入力を選択して位相オフセットコードOSCDAとして加算器18に出力する。このようにすることで、例えば動作状態(試験状態か通常状態か)等に応じて、オフセットコードoffsetによるオフセットを加えた位相オフセットを行うか否かを適宜選択することができる。
【0050】
なお、前述した説明では1tapのDFE回路の場合について示したが、これに限定されるものではなく、複数tapのDFE回路を用いることも可能である。複数tapのDFE回路を用いた場合には、バウンダリは、より複数のデータパターンを検出することが可能になり、検出率を向上させることができる。
【0051】
図10は、2tapのDFE回路のアイ・ダイアグラムを示す図である。2tapのDFE回路は、データ用の比較器及びバウンダリ用の比較をそれぞれ4つ使用しているため、より多くのパターンを検出することができる。例えば、
図10に示す例では、立ち下がりバウンダリとして“110”、“100”のパターンを検出し、立ち上がりバウンダリとして“011”、“001”を検出する。
【0052】
例えば、CDR回路10において、バウンダリ及びデータの検出位相を左方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルをレベルTLVA、TLVCにそれぞれ設定し、立ち上がりバウンダリ用の比較器の閾値レベルをレベルTLVB、TLVDにそれぞれ設定する。逆に、CDR回路10において、バウンダリ及びデータの検出位相を右方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルをレベルTLVB、TLVDにそれぞれ設定し、立ち上がりバウンダリ用の比較器の閾値レベルをレベルTLVA、TLVCにそれぞれ設定する。このように設定して、以前のビットの判定結果から適切な閾値レベルが設定された比較器の結果を選ぶことで、立ち上がり時の閾値オフセットと立ち下がり時の閾値オフセットの両方に対応することができる。
【0053】
図11は、マルチタップのDFE回路20を用いた場合の第2の実施形態における受信回路の構成例を示す図であり、位相オフセットに対する閾値オフセットを求める形式のものである。この
図11において、
図1、
図5、
図8に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。マルチタップのDFE回路20では、タップ数に応じた比較器24−1〜24−N(N=2×K)が設けられる。比較器24−1〜24−Kの組、及び比較器24−(K+1)〜24−Nの組の一方がバウンダリ用の比較器として用いられ、他方がデータ用の比較器として用いられる。また、比較器24−1〜24−Nに対応して、制御コードos1’〜osN’や制御コードos1〜osNが出力されるとともに、処理回路51の内部回路52−1〜52−Nが設けられるが、基本的な構成及び動作は
図8に示した受信回路と同様である。
【0054】
図12は、マルチタップのDFE回路20を用いた場合の第2の実施形態における受信回路の他の構成例を示す図であり、閾値オフセットに対する位相オフセットを求める形式のものである。この
図12において、
図1、
図5、
図8、
図9に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。なお、基本的な構成及び動作は
図9に示した受信回路と同様であるので説明は省略する。
【0055】
なお、前述した各実施形態では、データ補間スイッチドキャパシタ回路11が、サンプリングした電圧値から補間した電圧値を出力し、比較器12がデータ補間スイッチドキャパシタ回路11から出力された電圧値と閾値との比較を行うようにしているが、電圧値に限られるものではなく、電流値であっても良い。
【0056】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【0057】
(付記1)
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、
前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、
前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、
前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路と、
前記補間コード生成回路が生成する補間コードに、前記データ信号のサンプリングに係る位相オフセット量を示す位相オフセットコードを加算し、当該位相オフセットコードが加算された前記補間コードを前記サンプリング回路に出力する加算器とを有し、
前記位相オフセット量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路。
(付記2)
前記データ信号の遷移点での前記位相オフセット量に応じた電圧変化を打ち消すよう前記第1の比較器の閾値をオフセットすることを特徴とする付記1記載の受信回路。
(付記3)
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記位相オフセットコードが示す位相オフセット量から前記第1の比較器の閾値のオフセット量を示す閾値オフセットコードを生成するオフセットコード生成回路を有することを特徴とする付記1記載の受信回路。
(付記4)
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記第1の比較器の閾値のオフセット量から位相オフセット量を示す前記位相オフセットコードを生成するオフセットコード生成回路を有することを特徴とする付記1記載の受信回路。
(付記5)
再生データの判定に係る比較器及び前記再生データの遷移点の判定に係る比較器を有し、前記サンプリング回路から出力される電圧もしくは電流に基づいて前記再生データを判定する判定帰還等化回路を有し、
前記第1の比較器は、前記判定帰還等化回路が有する前記再生データの遷移点の判定に係る比較器であることを特徴とする付記1記載の受信回路。
(付記6)
前記第1の比較器の出力に基づいて前記データ信号の立ち上がりであるか又は立ち下がりであるかを検出するパターンフィルタを有し、
前記位相検出回路は、前記パターンフィルタの出力を参照し、前記データ信号の立ち上がり又は立ち下がりの一方で判定を行うことを特徴とする付記1記載の受信回路。
(付記7)
前記判定帰還等化回路は、複数のタップの判定帰還等化回路であることを特徴とする付記1記載の受信回路。
(付記8)
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第1の比較器と、前記第1の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路とを有する受信回路の制御方法であって、
前記データ信号のサンプリングに係る位相オフセットを付与し、
前記位相オフセットの量に応じたオフセットを前記第1の比較器の閾値に付与することを特徴とする受信回路の制御方法。