特許 6032080 受信回路及び受信回路の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6032080

(24)【登録日】2016年11月4日

(45)【発行日】2016年11月24日

(54)【発明の名称】受信回路及び受信回路の制御方法

(51)【国際特許分類】

   H04L 7/033 20060101AFI20161114BHJP

   H03L 7/08 20060101ALI20161114BHJP

   H03L 7/091 20060101ALI20161114BHJP

【ＦＩ】

   H04L7/033

   H03L7/08 107

   H03L7/091

【請求項の数】6

【全頁数】18

(21)【出願番号】特願2013-60634(P2013-60634)

(22)【出願日】2013年3月22日

(65)【公開番号】特開2014-187527(P2014-187527A)

(43)【公開日】2014年10月2日

【審査請求日】2015年11月6日

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】チャイヴィパース ウィン

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特開２００８−０７２３１９（ＪＰ，Ａ）

【文献】 特開２０１２−１２４５９３（ＪＰ，Ａ）

【文献】 特開２０１２−１４７０７９（ＪＰ，Ａ）

【文献】 特開２０１１−２５４１７４（ＪＰ，Ａ）

【文献】 国際公開第２００８／１１５９６８（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ７／０３３

Ｈ０３Ｌ ７／０８

Ｈ０３Ｌ ７／０９１

(57)【特許請求の範囲】

【請求項1】

入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、
前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第１の比較器と、
前記第１の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、
前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路と、
前記補間コード生成回路が生成する補間コードに、前記データ信号のサンプリングに係る位相オフセット量を示す位相オフセットコードを加算し、当該位相オフセットコードが加算された前記補間コードを前記サンプリング回路に出力する加算器とを有し、
前記位相オフセット量に応じたオフセットを前記第１の比較器の閾値に付与することを特徴とする受信回路。

【請求項2】

前記データ信号の遷移点での前記位相オフセット量に応じた電圧変化を打ち消すよう前記第１の比較器の閾値をオフセットすることを特徴とする請求項１記載の受信回路。

【請求項3】

前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記位相オフセットコードが示す位相オフセット量から前記第１の比較器の閾値のオフセット量を示す閾値オフセットコードを生成するオフセットコード生成回路を有することを特徴とする請求項１又は２記載の受信回路。

【請求項4】

前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記第１の比較器の閾値のオフセット量から位相オフセット量を示す前記位相オフセットコードを生成するオフセットコード生成回路を有することを特徴とする請求項１又は２記載の受信回路。

【請求項5】

再生データの判定に係る比較器及び前記再生データの遷移点の判定に係る比較器を有し、前記サンプリング回路から出力される電圧もしくは電流に基づいて前記再生データを判定する判定帰還等化回路を有し、
前記第１の比較器は、前記判定帰還等化回路が有する前記再生データの遷移点の判定に係る比較器であることを特徴とする請求項１〜４の何れか１項に記載の受信回路。

【請求項6】

入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第１の比較器と、前記第１の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路とを有する受信回路の制御方法であって、
前記データ信号のサンプリングに係る位相オフセットを付与し、
前記位相オフセットの量に応じたオフセットを前記第１の比較器の閾値に付与することを特徴とする受信回路の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロックデータリカバリ（ＣＤＲ：Clock and Data Recovery）回路を用いた受信回路及び受信回路の制御方法に関する。

【背景技術】

【0002】

情報処理装置等の性能向上に伴い、装置内や装置間において送受信する信号のデータレートが高くなっており、受信側の通信回路では受信したデータ信号からクロック及びデータを再生するクロックデータリカバリ（ＣＤＲ）回路が用いられている。このような通信回路を製品化するときに製品の品質を評価するために、ビットエラーレート（ＢＥＲ：bit error rate）に係るテストが行われている。ビットエラーレートに係るテスト手法には、例えばＣＤＲ回路をロック状態としながらデータ検出の位相をスイープ（掃引）して各データ検出位相でのビットエラーレートを得るバスタブ（bath tub）テストとアイ・モニタ（eye-monitor）がある。

【0003】

例えば、図１３（Ａ）に示すような受信データ信号は、実際の通信では、時間方向のノイズとしてのジッタや電圧方向のノイズ等によって図１３（Ｂ）に示すようにデータの遷移タイミングがランダムに変化する。図１３（Ｃ）に示すようにバウンダリを一定とした状態でデータ検出の位相をスイープして得られたアイ・ダイアグラムで動作余裕を評価することができる。例えば、最適なサンプリングポイントに対するデータを検出可能なデータ検出位相のずれの許容量を得ることができる。なお、図１３（Ｃ）において、横方向は１ＵＩ（unit interval）におけるデータ検出の位相であり、縦方向はデータ判定の閾値電圧であり、領域ｅｙｅが正確にデータを検出可能な領域を示している。このように、データ検出の位相をスイープしてそれぞれの位相でのビットエラーレートを取得することにより、現在のデータ検出の位相が最適であるか否か、あるいはサンプル時間にどの程度余裕があるかなどを確認することができる。

【0004】

また、位相補間器から出力される抽出クロックの位相やサンプリング回路の閾値レベルを変化させて、サンプリングしたデータの誤りの有無を検出することで、時間方向と電圧方向の動作余裕度を測定可能なＣＤＲ回路が提案されている（例えば、特許文献１参照）。また、並走クロック方式の高速シリアルデータの受信回路において、ＣＤＲ回路のジッタ成分を含んだ受信データのアイ開口マージン評価できる半導体装置が提案されている（例えば、特許文献２参照）。また、オフセットを付加した、データ検出タイミングを調整するための位相調整信号に基づいてクロック信号の位相を調整し、オフセットに応じて時間方向にデータ検出タイミングをずらしてジッタ耐性試験を行う技術が提案されている（例えば、特許文献３参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００７−１８４８４７号公報

【特許文献2】特開２００９−２１２９９２号公報

【特許文献3】特開２００８−７２３１９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

バウンダリを一定とした状態でデータ検出の位相をスイープ可能にしてバスタブテストあるいはアイ・モニタを実現するための機能を備えるＣＤＲ回路の構成例を図１４に示す。図１４（Ａ）は、位相補間型のＣＤＲ回路の例を示し、図１４（Ｂ）は、データ補間型のＣＤＲ回路の例を示している。図１４（Ａ）において、２０２は位相検出回路、２０３はローパスフィルタ、２０４は補間コード生成回路、２０５及び２０６は位相補間回路、２０７は加算器、２０８はサンプリング回路、２０９はビットエラーレート検出回路、２１０は伝送路である。また、図１４（Ｂ）において、２１２及び２１９はデータ補間スイッチドキャパシタ回路、２１３及び２２０は比較器（コンパレータ）、２１４はデマルチプレクサ、２１５は位相検出回路、２１６はローパスフィルタ、２１７は補間コード生成回路、２１８は加算器、２２１はビットエラーレート検出回路、２２２は伝送路である。

【0007】

ここで、通常、バスタブテストあるいはアイ・モニタを実現するためには、図１４に示すように位相補間型のＣＤＲ回路及びデータ補間型のＣＤＲ回路のどちらにおいても、補間に係る回路は２つ用いる。一般的な位相補間型のＣＤＲ回路２０１は、ＣＤＲのループとデータサンプリングとで２つの位相補間回路２０５、２０６を元々使用しているので、バスタブテストあるいはアイ・モニタを実現するために追加する回路は少ない。しかし、図１４（Ａ）に示したような位相補間型のＣＤＲ回路は、広範囲の周波数に対応するように製作することが難しい。それに対して、図１４（Ｂ）に示したようなデータ補間型のＣＤＲ回路は、広範囲の周波数に対応するように製作することが難しくはない。しかし、一般的なデータ補間型のＣＤＲ回路２１１は、通常、１つのデータ補間スイッチドキャパシタ回路２１２を使用しているので、バスタブテストあるいはアイ・モニタを実現するには、もう１つのデータ補間スイッチドキャパシタ回路２１９を追加することになる。データ補間スイッチドキャパシタ回路は、回路面積が大きいため、ＣＤＲ回路の回路面積が大きく増大しコストが増加してしまう。

【0008】

本発明は、データ補間型のＣＤＲ回路において、回路面積の増大を抑制し、データを検出可能なデータ検出位相のずれの許容量を測定できるようにすることを目的とする。

【課題を解決するための手段】

【0009】

受信回路の一態様は、データ信号をサンプリングするとともに補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第１の比較器と、第１の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、位相検出回路の出力に応じた補間コードを生成する補間コード生成回路と、データ信号のサンプリングに係る位相オフセット量を示す位相オフセットコードが加算された補間コードをサンプリング回路に出力する加算器とを有し、位相オフセット量に応じたオフセットを第１の比較器の閾値に付与する。

【発明の効果】

【0010】

開示の受信回路は、データ信号のサンプリングに係る位相オフセットの量に応じたオフセットを比較器の閾値に付与することで、オフセットされた位相でＣＤＲ回路をロックすることができ、回路面積の増大を抑制しデータ検出位相のずれの許容量を測定することが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態における受信回路の構成例を示す図である。

【図2】本実施形態における受信回路の動作例を説明するための図である。

【図3】伝播信号と積分された信号の関係を示す図である。

【図4】伝播信号と積分された信号の関係を示す図である。

【図5】第１の実施形態における受信回路の構成例を示す図である。

【図6】第１の実施形態における受信回路の他の構成例を示す図である。

【図7】１ｔａｐのＤＦＥ回路のアイ・ダイアグラムを示す図である。

【図8】第２の実施形態における受信回路の構成例を示す図である。

【図9】第２の実施形態における受信回路の他の構成例を示す図である。

【図10】２ｔａｐのＤＦＥ回路のアイ・ダイアグラムを示す図である。

【図11】第２の実施形態における受信回路の他の構成例を示す図である。

【図12】第２の実施形態における受信回路の他の構成例を示す図である。

【図13】受信データ波形とアイ・ダイアグラムの一例を示す図である。

【図14】バスタブテストあるいはアイ・モニタを実現するための機能を備えるＣＤＲ回路の構成例を示す図である。

【図15】データ補間型のＣＤＲ回路の参考例を示す図である。

【図16】図１５に示すデータ補間型のＣＤＲ回路の動作例を説明するための図である。

【図17】図１５に示すデータ補間型のＣＤＲ回路の動作例を説明するための図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態を図面に基づいて説明する。

【0013】

前述したようにデータ補間型のＣＤＲ回路において、バウンダリを一定とした状態でデータ検出の位相をスイープ可能としバスタブテストあるいはアイ・モニタを実現する機能を持たせるには、データ補間スイッチドキャパシタ回路を追加することになる。しかし、バウンダリとデータの検出位相を別々に動かすのではなく、ＣＤＲ回路をロック状態としながらバウンダリとデータの検出位相を一緒に動かす、つまりＣＤＲ回路をオフセットされた位相でロックさせるのであれば、データ補間スイッチドキャパシタ回路を追加しなくとも可能である。

【0014】

図１５（Ａ）は、参考例としてのデータ補間型のＣＤＲ回路１００の構成を示す図である。図１５（Ａ）において、１０１はデータ補間スイッチドキャパシタ回路、１０２は比較器（コンパレータ）、１０３はデマルチプレクサ、１０４は位相検出回路、１０５はローパスフィルタ、１０６は補間コード生成回路、１０７は加算器である。すなわち、図１５（Ａ）に示すデータ補間型のＣＤＲ回路１００は、一般的なデータ補間型のＣＤＲ回路が有する補間コード生成回路１０６とデータ補間スイッチドキャパシタ回路１０１との間に加算器１０７を追加したものである。補間コード生成回路１０６が生成した補間コードＣＯＤＥＡに位相オフセットコードＯＳＣＤＡを加算器１０７によって加えて補間コードＣＯＢＥＢを生成しデータ補間スイッチドキャパシタ回路１０１に供給する。補間コードは、データ補間における補間比を示すものである。図１５（Ａ）に示したデータ補間型のＣＤＲ回路１００において、位相オフセットコードＯＳＣＤＡを適宜変化させることで、図１５（Ｂ）に示すようにバウンダリとデータの検出位相を一緒に動かし、データ検出の位相をスイープすることが可能である。

【0015】

例えば、図１６（Ａ）及び（Ｂ）に示すように通常動作（位相オフセットコードＯＳＣＤＡが０）において、データ補間型のＣＤＲ回路１００がロック状態であるときの補間コードが３２であるとする。図１６（Ｂ）において、ｓ２（Ｄ）、ｓ４（Ｄ）、ｓ６（Ｄ）はサンプリングされるデータを示し、ｓ３（Ｂ）、ｓ５（Ｂ）はサンプリングされるバウンダリを示している（図１７（Ｂ）及び（Ｄ）においても同様）。また、ＣＭＰＬＶは、比較器（コンパレータ）１０２の閾値レベル（閾値電圧）である。データ補間型のＣＤＲ回路１００が通常動作でロック状態であるときは、データｓ２（Ｄ）、ｓ４（Ｄ）、ｓ６（Ｄ）及びバウンダリｓ３（Ｂ）、ｓ５（Ｂ）として、それぞれサンプリングした電圧（●）と補間コードに応じて補間した電圧（■）とは同じである。

【0016】

このデータ補間型のＣＤＲ回路１００において、位相オフセットコードＯＳＣＤＡを−１にすると、図１７（Ａ）に示すようにデータ補間スイッチドキャパシタ回路１０１に供給される補間コードＣＯＤＥＢは３１となる。これにより、図１７（Ｂ）に示すようにバウンダリ及びデータの検出位相がオフセットされる。しかしながら、補間比を示す補間コードＣＯＤＥＡに対して単に位相オフセットコードＯＳＣＤＡを加えるだけでは、バウンダリでの位相誤差が検出されてしまうため、時間が経過するとＣＤＲ回路のループがオフセットされた位相を検出して補間コードＣＯＤＥＡが変化する。その結果、データ補間スイッチドキャパシタ回路１０１に供給される補間コードＣＯＤＥＢは、通常動作のロック状態であるときと同じになる。例えば、位相オフセットコードＯＳＣＤＡが−１の場合には、図１７（Ｃ）に示すように、補間コード生成回路１０６が生成する補間コードＣＯＤＥＡが３３に変化し、データ補間スイッチドキャパシタ回路１０１に供給される補間コードＣＯＤＥＢが３２となる。したがって、図１７（Ｄ）に示すようにバウンダリ及びデータの検出位相に対するオフセットがなくなってしまう。

【0017】

そこで、本実施形態においては、位相オフセットコードＯＳＣＤＡによりバウンダリ及びデータの検出位相をオフセットさせるとともに、閾値オフセットコードＯＳＣＤＢによりバウンダリ検出のコンパレータの閾値（判定点）をオフセットさせる。これにより、バウンダリでの位相オフセットに応じた電圧変化を打ち消し、位相誤差が検出されてしまうことを防止して、ＣＤＲ回路のループがオフセットされた位相を検出しないようにし、オフセットされた位相でＣＤＲ回路をロックすることができる。したがって、データ補間型のＣＤＲ回路で、回路面積の増大を抑制しつつ、バスタブテストやアイ・モニタの機能を実現することができ、データ検出位相のずれの許容量を測定することが可能となる。

【0018】

図１は、本実施形態における受信回路の構成例を示す図である。本実施形態における受信回路は、データ補間型のＣＤＲ回路１０及びビットエラーレート（ＢＥＲ）検出回路３０を有する。データ補間型のＣＤＲ回路１０は、データ補間スイッチドキャパシタ回路１１、比較器（コンパレータ）１２、デマルチプレクサ１３、位相検出回路１５、ローパスフィルタ１６、補間コード生成回路１７、及び加算器１８を有する。

【0019】

サンプリング回路の一例としてのデータ補間スイッチドキャパシタ回路１１は、受信データ信号ＤＡＴＡ及びクロック信号ＣＬＫが入力され、受信データ信号ＤＡＴＡを積分してクロック信号ＣＬＫによりサンプリングするスイッチドキャパシタ回路である。また、データ補間スイッチドキャパシタ回路１１は、入力される補間コードＣＯＤＥＢに応じて、サンプリングした電圧値から補間コードＣＯＤＥＢが示す補間比で補間した電圧値を出力する。比較器１２は、データ補間スイッチドキャパシタ回路１１の出力と閾値との比較を行い、データ補間スイッチドキャパシタ回路１１の出力をデジタル信号に変換して出力する。ここで、比較器１２は、閾値（判定点）が変更可能となっており、入力される閾値オフセットコードＯＳＣＤＢにより閾値（判定点）が制御される。

【0020】

デマルチプレクサ１３は、比較器１２の出力を受けて、それをパラレルデータＤ０、Ｂ０、Ｄ１に変換して位相検出回路１５に出力する。また、デマルチプレクサ１３から出力されるデータＤ０は、ＢＥＲ検出回路３０に供給される。位相検出回路１５は、入力される３つのデータＤ０、Ｂ０、Ｄ１の関係からバウンダリ（データ信号の遷移点）を検出し位相を進めるか又は遅らせるかを判定して判定結果を出力する。補間コード生成回路１７は、ローパスフィルタ１６を介して入力される位相検出回路１５の出力に基づいて、補間コードＣＯＤＥＡを生成して出力する。加算器１８は、位相オフセットコードＯＳＣＤＡと補間コード生成回路１７が生成する補間コードＣＯＤＥＡと加算して補間コードＣＯＤＥＢを生成しデータ補間スイッチドキャパシタ回路１１に出力する。位相オフセットコードＯＳＣＤＡは、バウンダリ及びデータの検出位相をオフセットさせるためのオフセットコードである。

【0021】

ＢＥＲ検出回路３０は、受信データ信号ＤＡＴＡとして入力されるべきデータパターンとデマルチプレクサ１３から出力されるデータＤ０とを比較してデータ誤りの有無の検出やビットエラーレートの算出を行う。なお、ビットエラーレートの算出等の試験時においては、受信データ信号ＤＡＴＡとして、例えば疑似乱数列（ＰＲＢＳ：Pseudo Random Bit Sequence）等のデータが用いられる。

【0022】

例えば、通常動作（位相オフセットコードＯＳＣＤＡが０）において、データ補間型のＣＤＲ回路１０がロック状態であるときの補間コードが３２であるとする。このデータ補間型のＣＤＲ回路１０において、位相オフセットコードＯＳＣＤＡを−１にすると、図２（Ａ）に示すようにデータ補間スイッチドキャパシタ回路１１に供給される補間コードＣＯＤＥＢは３１となる。これにより、図２（Ｂ）に示すようにバウンダリ及びデータの検出位相がオフセットされる。また、本実施形態では、位相オフセットコードＯＳＣＤＡに応じた閾値オフセットコードＯＳＣＤＢを比較器１２に供給し、図２（Ｂ）に示すように比較器１２におけるバウンダリ判定の閾値（判定点）ＣＭＰＬＶＡを位相オフセットの量に応じて変化させる。つまり、位相オフセットコードＯＳＣＤＡによる位相オフセット量に応じた振幅方向のオフセットを閾値オフセットコードＯＳＣＤＢにより付与して、ＣＤＲ回路１０のループでは見かけ上はロックしたような状態にする。したがって、位相オフセットコードＯＳＣＤＡを適宜変化させることで、オフセットされた位相でＣＤＲ回路１０をロックさせデータ検出の位相をスイープさせることが可能になる。

【0023】

ここで、閾値オフセットコードＯＳＣＤＢと位相オフセットコードＯＳＣＤＡとの関係は、データ補間スイッチドキャパシタ回路１１に供給される補間コードと補間された振幅（電圧値）との関係から得ることができる。例えば、伝送線路での信号損失が少ない場合には、図３に示すように、データ補間スイッチドキャパシタ回路１１に入力される信号ｉｎｐｕｔの波形は矩形波に近いので、積分された信号ｏｕｔｐｕｔの波形は三角波になる。このように伝送線路での信号損失が少ない場合には、振幅と位相の関係は線形又はほぼ線形となるため、閾値オフセットコードＯＳＣＤＢと位相オフセットコードＯＳＣＤＡとの関係は容易に求めることができる。例えば、振幅の最大値での振幅コードが２９、振幅の最小値での振幅コードが５であるとき、差動ゼロクロスポイントの振幅コードは１７となる。したがって、閾値オフセットコードＯＳＣＤＢは、差動ゼロクロスポイントの振幅コードである１７から位相オフセットコードＯＳＣＤＡに応じた変化量を変化させることで得られる。

【0024】

一方、伝送線路での信号損失が大きい場合には、図４（Ａ）に示すように、データ補間スイッチドキャパシタ回路１１に入力される信号ｉｎｐｕｔの波形は、損失により矩形波ではなくなり例えば正弦波（ｓｉｎｅ波）に近い波形となる。したがって、積分された信号ｏｕｔｐｕｔの波形は余弦波（−ｃｏｓｉｎｅ波）になる。このように伝送線路での信号損失が大きい場合には、振幅と位相の関係は非線形となり、振幅と位相の関係は例えば図４（Ｂ）に示すような振幅の累積分布関数を用いて求めることができる。図４（Ｂ）は、一例として正弦波（ｓｉｎｅ波）の振幅累積分布関数を示している。図４（Ａ）、（Ｂ）を比較することにより、図４（Ｃ）に示すような正弦波（ｓｉｎｅ波）の立ち上がり時における振幅と位相の関係を求めることができる。

【0025】

（第１の実施形態）
図５は、本発明の第１の実施形態における受信回路の構成例を示す図である。この図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第１の実施形態における受信回路は、データ補間型のＣＤＲ回路１０、判定帰還等化回路（ＤＦＥ回路：Decision Feedback Equalizer）２０、及び第１のオフセットコード生成回路４１を有する。なお、第１の実施形態における受信回路は、図５においては図示していないが、図１に示した受信回路と同様にＢＥＲ検出回路を有している。

【0026】

データ補間型のＣＤＲ回路１０は、データ補間スイッチドキャパシタ回路１１、比較器（コンパレータ）１２、デマルチプレクサ１３、位相検出回路１５、ローパスフィルタ１６、補間コード生成回路１７、及び加算器１８に加え、パターンフィルタ１４を有する。パターンフィルタ１４は、デマルチプレクサ１３と位相検出回路１５との間に設けられる。パターンフィルタ１４は、デマルチプレクサ１３から出力されるデータＤ０、Ｂ０、Ｄ１に基づいて、信号の立ち上がりであるか立ち下がりであるかを検出して検出結果を位相検出回路１５に出力する。

【0027】

位相検出回路１５は、パターンフィルタ１４の出力を参照し、信号の立ち上がり又は立ち下がりの一方で、入力される３つのデータＤ０、Ｂ０、Ｄ１の関係からバウンダリを検出し位相を進めるか又は遅らせるかを判定して判定結果を出力する。例えば、図２（Ｂ）に示したように比較器１２の閾値（判定点）を制御する場合には、位相検出回路１５は、信号の立ち下がり時において、入力される３つのデータＤ０、Ｂ０、Ｄ１に基づき位相を進めるか又は遅らせるかを判定する。これは、図２（Ｂ）に示したように比較器１２の閾値（判定点）を制御する場合に、信号の立ち上がり時においても位相検出回路１５が判定を行うと、バウンダリにおける位相誤差を検出してしまいオフセットがなくなってしまうからである。なお、バウンダリ検出における比較器１２の閾値（判定点）を立ち上がりにバウンダリにおける位相誤差が検出されないように制御する場合には、位相検出回路１５は、信号の立ち上がり時において判定を行うようにすれば良い。

【0028】

ＤＦＥ回路２０は、再生データが“＋１（１）”又は“−１（０）”を判定して、判定結果をフィードバックする等化回路である。ＤＦＥ回路２０は、比較器（コンパレータ）２１、２４−１、２４−２、２４−３、２４−４、レベル検出回路２３を含む等化論理回路（Equalizer logic）２２、マルチプレクサ２５−１、２５−２、２６、及び遅延回路２７−１、２７−２を有する。

【0029】

比較器２１は、等化論理回路２２を正常に動作させるための振幅トラッキング用の比較器であり、データ補間スイッチドキャパシタ回路１１の出力が入力される。比較器２１は、一般のＤＦＥ回路においても設けられているものであり、例えば、この比較器２１を用いて閾値をスイープしてレベル検出回路２３により信号レベルを検出することで入力積分された信号の振幅累積分布関数を得ることができる。振幅累積分布関数が得られると、振幅と位相の関係がわかるので、位相オフセットの量（位相オフセットコードＯＳＣＤＡ）から比較器１２でのバウンダリ判定に係る閾値オフセットを計算することが可能になる。この得られた振幅累積分布関数は、第１のオフセットコード生成回路４１に供給される。

【0030】

等化論理回路２２は、比較器２１の出力に基づいて、比較器２４−１、２４−２、２４−３、２４−４の閾値（判定点）を制御するための制御コードｏｓ１、ｏｓ２、ｏｓ３、ｏｓ４を生成し出力する。比較器２４−１〜２４−４は、データ補間スイッチドキャパシタ回路１１の出力と閾値とを比較して大小関係を判定する。マルチプレクサ２５−１、２５−２は、比較器２４−１〜２４−４の出力が入力され、比較器２４−１〜２４−４の出力をマルチプレクサ２６の出力に応じて選択し出力する。マルチプレクサ２５−１、２５−２の出力は、遅延回路２７−１、２７−２を介してマルチプレクサ２６に入力されるとともに再生データとして出力される。遅延回路２７−１、２７−２は、入力を１ユニットインターバル（ＵＩ）に相当する時間遅延させて出力する。これら比較器２４−１〜２４−４、マルチプレクサ２５−１、２５−２、２６、及び遅延回路２７−１、２７−２により、データ補間スイッチドキャパシタ回路１１の出力が“＋１（１）”であるか“−１（０）”であるかを判定されて判定結果が再生データとして出力される。

【0031】

第１のオフセットコード生成回路４１は、ＤＦＥ回路２０によって得られた振幅累積分布関数に基づいて、入力される位相オフセットコードＯＳＣＤＡに応じた閾値オフセットコードＯＳＣＤＢを生成し、ＣＤＲ回路１０の比較器１２に出力する。すなわち、第１のオフセットコード生成回路４１は、比較器１２におけるバウンダリ判定の閾値（判定点）に位相オフセットの量に応じたオフセットを付与するための閾値オフセットコードＯＳＣＤＢを生成し出力する。なお、第１のオフセットコード生成回路４１による閾値オフセットコードＯＳＣＤＢの生成は、例えば振幅累積分布関数を用いて計算するようにしても良いし、振幅累積分布関数に基づく変換テーブル（変換マップ）等を作成し、それを用いて行うようにしても良い。

【0032】

第１の実施形態によれば、位相オフセットコードＯＳＣＤＡによる位相オフセットに対して、比較器１２の閾値（判定点）のオフセットを適切に制御することができる。したがって、データ補間型のＣＤＲ回路１０を用いた受信回路において、わずかな回路を追加するだけで、オフセットされた位相でＣＤＲ回路１０をロックさせデータ検出の位相をスイープさせることが可能になり、バスタブテストやアイ・モニタの機能を実現することができる。なお、ＤＦＥ回路２０は通常設けられているものであり、また振幅累積分布関数を得る際に用いるＤＦＥ回路２０内の比較器２１も通常設けられているものであるので、仮にバスタブテストあるいはアイ・モニタを実現するための機能を備えていない場合と比較して、回路面積はほとんど増加しない。また、図１４（Ｂ）に示した構成と比較すると、備えるデータ補間スイッチドキャパシタ回路の数が半分（１つ）で良いので大幅に回路面積が削減されるとともに、クロック信号に係る負荷も半分になるため、消費電力も削減される。

【0033】

前述した図５に示した第１の実施形態における受信回路は、第１のオフセットコード生成回路４１が、ＤＦＥ回路２０によって得られた振幅累積分布関数から、位相オフセットに対する閾値オフセットを求めるために、振幅累積分布関数の逆関数が用いられる。振幅と位相の関係が、図３に示したように線形又は線形に近い場合には、位相オフセットに対する閾値オフセットを求めることは困難ではない。一方、振幅と位相の関係が、図４（Ａ）に示したように非線形である場合には、位相オフセットに対する閾値オフセットを求めることが困難な可能性がある。

【0034】

そこで、図６に示すように、第１のオフセットコード生成回路４１に代えて、第２のオフセットコード生成回路４２を備え、閾値オフセットから位相オフセットを求めるようにしても良い。図６は、第１の実施形態における受信回路の他の構成例を示す図である。この図６において、図１、図５に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

【0035】

第２のオフセットコード生成回路４２は、ＤＦＥ回路２０によって得られた振幅累積分布関数に基づいて、入力される閾値オフセットコードＯＳＣＤＢに応じた位相オフセットコードＯＳＣＤＡを生成し、ＣＤＲ回路１０の加算器１８に出力する。すなわち、第２のオフセットコード生成回路４２は、比較器１２の閾値（判定点）のオフセットの量に応じた位相オフセットを付与するための位相オフセットコードＯＳＣＤＡを生成し出力する。これにより、ＤＦＥ回路２０によって得られた振幅累積分布関数の逆関数を求めることなく、振幅から振幅累積分布関数を用いて位相オフセットを直接計算することができる。

【0036】

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
第１の実施形態における受信回路では、ＤＦＥ回路２０の比較器が異なる閾値オフセットを用いるために、ＣＤＲ回路１０用の比較器を配置することになる。また、１つの比較器に対して１つの閾値オフセットしか設定できないため、ＣＤＲ回路が信号の立ち上がりのエッジ又は立ち下がりエッジの一方しか使用することができないので、エッジ検出率が半分になりＣＤＲ回路の利得が落ちるとともにトラッキングエラーが増加する。以下に説明する第２の実施形態における受信回路は、ＣＤＲ回路１０とＤＦＥ回路２０とで同じ比較器を用いてデータ検出の位相オフセットを実現し、これらの問題を解決するものである。

【0037】

まず、ＤＦＥ回路の動作について説明する。図７は１ｔａｐのＤＦＥ回路の動作を説明するための図である。信号のアイ・ダイアグラムから見ると、図７（Ａ）に示されるように、例えば“０１１”と“０１０”の最後のビットが“０”か“１”かを判断するためには、閾値レベルとして第１のレベルＬＶＡに設定した方がアイ・ダイアグラムにおける中心のレベルに設定するよりも正しく判定することができる。また、例えば“１０１”と“１００”の最後のビットが“０”か“１”かを判断するためには、閾値レベルとして第２のレベルＬＶＢに設定した方がアイ・ダイアグラムにおける中心のレベルに設定するよりも正しく判定することができる。

【0038】

以上の例から、ＤＦＥ回路は、以前の結果を用いて次のビットの値を判定するための閾値を変更する。以前の結果から次のビットの値を判定するための閾値を設定することはタイミング的に非常に厳しいため、各値に対する比較器を設けて並列して判定を行い、その後に以前の結果を用いて１つの正しい結果を選ぶ、speculative ＤＦＥと呼ばれる方式がある。例えば、前述した例では、閾値レベルとして第１のレベルＬＶＡが設定される比較器と、第２のレベルＬＶＢが設定される比較器とを準備して判定を行い、以前の結果から正しい方の結果を選ぶ。つまり、以前の結果が“１”である場合には、閾値レベルとして第１のレベルＬＶＡが設定された比較器の結果を選び、以前の結果が“０”である場合には、閾値レベルとして第２のレベルＬＶＢが設定された比較器の結果を選ぶ。

【0039】

１ビットspeculative ＤＦＥ回路を用いて、本実施形態におけるデータ検出の位相オフセットを実現する方法を図７（Ｂ）に示す。この場合には、ＣＤＲ回路１０の比較器とＤＦＥ回路２０の比較器は同じものを使用することができ、回路面積を削減することができる。また、検出するパターンは“０１１”及び“１００”だけでよい。データ補間型のＣＤＲ回路１０に用いるＤＦＥ回路２０は、データ用の比較器とバウンダリ用の比較器とを同じ数備えるので、データ用の比較器はそのままＤＦＥレベルをオフセットする。そして、バウンダリ用の比較器は、それぞれ立ち上がりバウンダリ専用の比較器及び立ち下がりバウンダリ専用の比較器として用いる。

【0040】

例えば、ＣＤＲ回路１０において、バウンダリ及びデータの検出位相を左方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルを第３のレベルＬＶＣに設定し、立ち上がりバウンダリ用の比較器の閾値レベルを第４のレベルＬＶＤに設定する。逆に、ＣＤＲ回路１０において、バウンダリ及びデータの検出位相を右方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルを第４のレベルＬＶＤに設定し、立ち上がりバウンダリ用の比較器の閾値レベルを第３のレベルＬＶＣに設定する。このように設定して、以前のビットの判定結果から適切な閾値レベルが設定された比較器の結果を選ぶことで、立ち上がり時の閾値オフセットと立ち下がり時の閾値オフセットの両方に対応することができる。

【0041】

図８は、第２の実施形態における受信回路の構成例を示す図である。図８に示す受信回路は、speculative ＤＦＥ回路を用いて、ＣＤＲ回路１０でのバウンダリ及びデータの検出位相をオフセットしてロックする。この図８において、図１、図５に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態における受信回路においては、比較器２４−１〜２４−４、マルチプレクサ２５−１、２５−２、２６、及び遅延回路２７−１、２７−２が、ＣＤＲ回路１０とＤＦＥ回路２０とで共用される。また、マルチプレクサ２５−１、２５−２の出力がＣＤＲ回路１０のデマルチプレクサ１３に供給されている。なお、第２の実施形態における受信回路は、図８においては図示していないが、図１に示した受信回路と同様にＢＥＲ検出回路を有している。

【0042】

第１のオフセットコード生成回路４１は、ＤＦＥ回路２０によって得られた振幅累積分布関数に基づいて、入力される位相オフセットコードＯＳＣＤＡに応じたオフセットコードｏｆｆｓｅｔを生成し出力する。すなわち、第１のオフセットコード生成回路４１は、バウンダリ用の比較器の閾値（判定点）に位相オフセットの量に応じたオフセットを付与するためのオフセットコードｏｆｆｓｅｔを生成し出力する。

【0043】

ＤＦＥ回路２０内の処理回路５１は、比較器２４−１〜２４−４に対応した内部回路５２−１〜５２−４を有する。内部回路５２−１〜５２−４の各々は、マルチプレクサ５３及び加算器５４を有する。マルチプレクサ５３には、等化論理回路２２から出力される、対応する比較器２４−１〜２４−４の制御コードｏｓｘ’、及びそれに対して加算器５４によりオフセットコードｏｆｆｓｅｔを加算又は減算した制御コードが入力される。マルチプレクサ５３は、比較器２４−１〜２４−４のうちのどの比較器がバウンダリ用の比較器であるかを示す識別コードＩＤＣＤにより、一方の入力を選択して制御コードｏｓｘとして出力する。マルチプレクサ５３により出力された制御コードｏｓｘが、その内部回路５２−１〜５２−４に対応する比較器２４−１〜２４−４に対する制御コードｏｓ１〜ｏｓ４として供給される。

【0044】

例えば、比較器２４−１、２４−２がバウンダリ用の比較器であれば、内部回路５２−１、５２−２の一方は、制御コードｏｓｘ’にオフセットコードｏｆｆｓｅｔを加算されたものを制御コードｏｓｘとして出力する。また、内部回路５２−１、５２−２の他方は、制御コードｏｓｘ’にオフセットコードｏｆｆｓｅｔを減算されたものを制御コードｏｓｘとして出力する。また、データ用の比較器に対応する内部回路５２−３、５２−４は、制御コードｏｓｘ’を制御コードｏｓｘとして出力する。

【0045】

第２の実施形態によれば、第１の実施形態と同様の効果が得られるとともに、ＣＤＲ回路１０とＤＦＥ回路２０とで比較器２４−１〜２４−４等を共用し、ＣＤＲ回路１０だけで使用するバウンダリ検出のための比較器を設けなくとも良く、回路面積を削減することができる。

【0046】

第２の実施形態においても、図９に示すように、第１のオフセットコード生成回路４１に代えて、第２のオフセットコード生成回路４２を備え、閾値オフセットから位相オフセットを求めるようにしても良い。図９は、第２の実施形態における受信回路の他の構成例を示す図である。この図９において、図１、図５、図８に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

【0047】

図９に示す受信回路においては、ＤＦＥ回路２０の等化論理回路２２は、比較器２１の出力及び閾値オフセットコードＯＳＣＤＢに基づいて、比較器２４−１〜２４−４の閾値（判定点）を制御するための制御コードｏｓ１〜ｏｓ４を生成し出力する。例えば、等化論理回路２２は、比較器２４−１、２４−２がバウンダリ用の比較器であれば、比較器２１の出力及び閾値オフセットコードＯＳＣＤＢに基づいて制御コードｏｓ１、ｏｓ２を生成する。また、このとき等化論理回路２２は、データ用の比較器２４−３、２４−４については比較器２１の出力に基づいて制御コードｏｓ３、ｏｓ４を生成する。

【0048】

第２のオフセットコード生成回路４２は、ＤＦＥ回路２０によって得られた振幅累積分布関数に基づいて、入力される閾値オフセットコードＯＳＣＤＢに応じたオフセットコードｏｆｆｓｅｔを生成し出力する。これにより、ＤＦＥ回路２０によって得られた振幅累積分布関数の逆関数を求めることなく、振幅から振幅累積分布関数を用いてオフセットを直接計算することができる。

【0049】

ＤＦＥ回路２０内の処理回路６１は、マルチプレクサ６２及び加算器６２を有する。マルチプレクサ６２には、位相オフセットコードＯＳＣＤＡ’、及びそれに対して加算器６３によりオフセットコードｏｆｆｓｅｔを加算した位相オフセットコードが入力される。マルチプレクサ６２は、選択信号に適宜応じて一方の入力を選択して位相オフセットコードＯＳＣＤＡとして加算器１８に出力する。このようにすることで、例えば動作状態（試験状態か通常状態か）等に応じて、オフセットコードｏｆｆｓｅｔによるオフセットを加えた位相オフセットを行うか否かを適宜選択することができる。

【0050】

なお、前述した説明では１ｔａｐのＤＦＥ回路の場合について示したが、これに限定されるものではなく、複数ｔａｐのＤＦＥ回路を用いることも可能である。複数ｔａｐのＤＦＥ回路を用いた場合には、バウンダリは、より複数のデータパターンを検出することが可能になり、検出率を向上させることができる。

【0051】

図１０は、２ｔａｐのＤＦＥ回路のアイ・ダイアグラムを示す図である。２ｔａｐのＤＦＥ回路は、データ用の比較器及びバウンダリ用の比較をそれぞれ４つ使用しているため、より多くのパターンを検出することができる。例えば、図１０に示す例では、立ち下がりバウンダリとして“１１０”、“１００”のパターンを検出し、立ち上がりバウンダリとして“０１１”、“００１”を検出する。

【0052】

例えば、ＣＤＲ回路１０において、バウンダリ及びデータの検出位相を左方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルをレベルＴＬＶＡ、ＴＬＶＣにそれぞれ設定し、立ち上がりバウンダリ用の比較器の閾値レベルをレベルＴＬＶＢ、ＴＬＶＤにそれぞれ設定する。逆に、ＣＤＲ回路１０において、バウンダリ及びデータの検出位相を右方向にオフセットしてロックしたい場合には、立ち下がりバウンダリ用の比較器の閾値レベルをレベルＴＬＶＢ、ＴＬＶＤにそれぞれ設定し、立ち上がりバウンダリ用の比較器の閾値レベルをレベルＴＬＶＡ、ＴＬＶＣにそれぞれ設定する。このように設定して、以前のビットの判定結果から適切な閾値レベルが設定された比較器の結果を選ぶことで、立ち上がり時の閾値オフセットと立ち下がり時の閾値オフセットの両方に対応することができる。

【0053】

図１１は、マルチタップのＤＦＥ回路２０を用いた場合の第２の実施形態における受信回路の構成例を示す図であり、位相オフセットに対する閾値オフセットを求める形式のものである。この図１１において、図１、図５、図８に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。マルチタップのＤＦＥ回路２０では、タップ数に応じた比較器２４−１〜２４−Ｎ（Ｎ＝２×Ｋ）が設けられる。比較器２４−１〜２４−Ｋの組、及び比較器２４−（Ｋ＋１）〜２４−Ｎの組の一方がバウンダリ用の比較器として用いられ、他方がデータ用の比較器として用いられる。また、比較器２４−１〜２４−Ｎに対応して、制御コードｏｓ１’〜ｏｓＮ’や制御コードｏｓ１〜ｏｓＮが出力されるとともに、処理回路５１の内部回路５２−１〜５２−Ｎが設けられるが、基本的な構成及び動作は図８に示した受信回路と同様である。

【0054】

図１２は、マルチタップのＤＦＥ回路２０を用いた場合の第２の実施形態における受信回路の他の構成例を示す図であり、閾値オフセットに対する位相オフセットを求める形式のものである。この図１２において、図１、図５、図８、図９に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。なお、基本的な構成及び動作は図９に示した受信回路と同様であるので説明は省略する。

【0055】

なお、前述した各実施形態では、データ補間スイッチドキャパシタ回路１１が、サンプリングした電圧値から補間した電圧値を出力し、比較器１２がデータ補間スイッチドキャパシタ回路１１から出力された電圧値と閾値との比較を行うようにしているが、電圧値に限られるものではなく、電流値であっても良い。

【0056】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

【0057】

（付記１）
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、
前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第１の比較器と、
前記第１の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、
前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路と、
前記補間コード生成回路が生成する補間コードに、前記データ信号のサンプリングに係る位相オフセット量を示す位相オフセットコードを加算し、当該位相オフセットコードが加算された前記補間コードを前記サンプリング回路に出力する加算器とを有し、
前記位相オフセット量に応じたオフセットを前記第１の比較器の閾値に付与することを特徴とする受信回路。
（付記２）
前記データ信号の遷移点での前記位相オフセット量に応じた電圧変化を打ち消すよう前記第１の比較器の閾値をオフセットすることを特徴とする付記１記載の受信回路。
（付記３）
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記位相オフセットコードが示す位相オフセット量から前記第１の比較器の閾値のオフセット量を示す閾値オフセットコードを生成するオフセットコード生成回路を有することを特徴とする付記１記載の受信回路。
（付記４）
前記データ信号の振幅と位相の関係を示す関数を取得し、当該関数に基づいて前記第１の比較器の閾値のオフセット量から位相オフセット量を示す前記位相オフセットコードを生成するオフセットコード生成回路を有することを特徴とする付記１記載の受信回路。
（付記５）
再生データの判定に係る比較器及び前記再生データの遷移点の判定に係る比較器を有し、前記サンプリング回路から出力される電圧もしくは電流に基づいて前記再生データを判定する判定帰還等化回路を有し、
前記第１の比較器は、前記判定帰還等化回路が有する前記再生データの遷移点の判定に係る比較器であることを特徴とする付記１記載の受信回路。
（付記６）
前記第１の比較器の出力に基づいて前記データ信号の立ち上がりであるか又は立ち下がりであるかを検出するパターンフィルタを有し、
前記位相検出回路は、前記パターンフィルタの出力を参照し、前記データ信号の立ち上がり又は立ち下がりの一方で判定を行うことを特徴とする付記１記載の受信回路。
（付記７）
前記判定帰還等化回路は、複数のタップの判定帰還等化回路であることを特徴とする付記１記載の受信回路。
（付記８）
入力されるデータ信号をクロック信号によりサンプリングし、入力される補間比を示す補間コードに応じてサンプリングされた電圧値もしくは電流値から補間した電圧値もしくは電流値を出力するサンプリング回路と、前記サンプリング回路から出力された電圧値もしくは電流値と閾値との比較を行う第１の比較器と、前記第１の比較器の出力に基づいてデータ信号の遷移点を検出し位相を進めるか又は遅らせるかを判定する位相検出回路と、前記位相検出回路の出力に応じた補間コードを生成する補間コード生成回路とを有する受信回路の制御方法であって、
前記データ信号のサンプリングに係る位相オフセットを付与し、
前記位相オフセットの量に応じたオフセットを前記第１の比較器の閾値に付与することを特徴とする受信回路の制御方法。

【符号の説明】

【0058】

１０ クロックデータリカバリ（ＣＤＲ）回路
１１ データ補間スイッチドキャパシタ回路
１２ 比較器
１３ デマルチプレクサ
１４ パターンフィルタ
１５ 位相検出回路
１６ ローパスフィルタ
１７ 補間コード生成回路
１８ 加算器
２０ 判定帰還等化（ＤＦＥ）回路
２１、２４ 比較器
２２ 等化論理回路
３０ ビットエラーレート検出回路
４１、４２ オフセットコード生成回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】