特許 6032273 デザインルールチェックシステム、方法、及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6032273

(24)【登録日】2016年11月4日

(45)【発行日】2016年11月24日

(54)【発明の名称】デザインルールチェックシステム、方法、及びプログラム

(51)【国際特許分類】

   G06F 17/50 20060101AFI20161114BHJP

   H05K 3/00 20060101ALI20161114BHJP

【ＦＩ】

   G06F17/50 666V

   G06F17/50 666C

   H05K3/00 D

【請求項の数】7

【全頁数】24

(21)【出願番号】特願2014-505810(P2014-505810)

(86)(22)【出願日】2012年10月18日

(86)【国際出願番号】JP2012006681

(87)【国際公開番号】WO2013140471

(87)【国際公開日】20130926

【審査請求日】2015年9月7日

(31)【優先権主張番号】特願2012-67381(P2012-67381)

(32)【優先日】2012年3月23日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000004237

【氏名又は名称】日本電気株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】森下 健

(72)【発明者】

【氏名】石田 尚志

【審査官】 合田 幸裕

(56)【参考文献】

【文献】 特開２０１０−２５７０９８（ＪＰ，Ａ）

【文献】 国際公開第２００５／０７６１６３（ＷＯ，Ａ１）

【文献】 特開２０１１−２１００８５（ＪＰ，Ａ）

【文献】 特開２００６−１２６７４５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １７／５０

Ｈ０５Ｋ ３／００

ＩＥＥＥ Ｘｐｌｏｒｅ

ＣｉＮｉｉ

ＪＳＴＰｌｕｓ（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

チェック対象となる基板のレイアウトパターンを取得するパターン情報取得手段と、
前記レイアウトパターンに対してデザインルールチェックを行うデザインルールチェック手段と、
前記レイアウトパターンに基づいて前記基板上のノイズ電流値の分布を算出する電流算出手段と、
前記電流算出手段により算出され前記デザインルールチェックにおける各エラー箇所に対応する前記ノイズ電流値の大きさに応じて、前記デザインルールチェックの結果に重み付けをする重み付与手段と、
前記重み付けに基づいて各エラー箇所の危険度を示す情報を生成するエラー情報生成手段と、
を備えるデザインルールチェックシステム。

【請求項2】

前記電流算出手段は、前記レイアウトパターンに加え、前記基板周辺の構造体に関する周辺構造情報に基づいて、前記ノイズ電流値を算出する、
請求項１に記載のデザインルールチェックシステム。

【請求項3】

前記電流算出手段は、前記基板のプレーン導体上にノイズ印加点を想定したモデルを用いて電磁界シミュレーションを行う、
請求項１又は２に記載のデザインルールチェックシステム。

【請求項4】

前記電流算出手段は、前記デザインルールチェック手段により所定数以上のエラー箇所が検出された場合に前記ノイズ電流値の分布を算出する、
請求項１〜３のいずれか１項に記載のデザインルールチェックシステム。

【請求項5】

前記電流算出手段は、ユーザから要求された場合に前記前記ノイズ電流値の分布を算出する、
請求項１〜４のいずれか１項に記載のデザインルールチェックシステム。

【請求項6】

パターン情報取得手段が、チェック対象となる基板のレイアウトパターンを取得するステップと、
デザインルールチェック手段が、前記レイアウトパターンに対してデザインルールチェックを行うステップと、
電流算出手段が、前記レイアウトパターンに基づいて前記基板上のノイズ電流値の分布を算出するステップと、
重み付与手段が、前記電流算出手段により算出され前記デザインルールチェックにおける各エラー箇所に対応する前記ノイズ電流値の大きさに応じて、前記デザインルールチェックの結果に重み付けをするステップと、
エラー情報生成手段が、前記重み付けに基づいて各エラー箇所の危険度を示す情報を生成するステップと、
を有するデザインルールチェック方法。

【請求項7】

コンピュータに、
チェック対象となる基板のレイアウトパターンを取得するパターン情報取得処理と、
前記レイアウトパターンに対してデザインルールチェックを行うデザインルールチェック処理と、
前記レイアウトパターンに基づいて前記基板上のノイズ電流値の分布を算出する電流算出処理と、
前記電流算出処理により算出され前記デザインルールチェックにおける各エラー箇所に対応する前記ノイズ電流値の大きさに応じて、前記デザインルールチェックの結果に重み付けをする重み付与処理と、
前記重み付けに基づいて各エラー箇所の危険度を示す情報を生成するエラー情報生成処理と、
を実行させるデザインルールチェックプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プリント基板のデザインルールチェックシステム等に関する。

【背景技術】

【0002】

特許文献１に開示されるシステムは、配線パターン情報、配線制約情報、及び基板情報を入力とし、チェック結果リスト及び未接続区間リストを出力する。すなわち、プリント基板の設計データを読み込み、事前にデザインルールとして指定されたデザインルールチェック項目毎に、指定される閾値を満足しない箇所及び内容を特定し、エラーメッセージを表示する。

【0003】

特許文献２は、電磁特性を改善するためのデザインルールチェック項目を「エラー修正が必ずしも必要ではない項目」ととらえ、その中から重要なエラーを抽出する技術を開示している。当該システムでは、各ネットの配線パターンを示す配線情報と配線パターンの制約を示すデザインルールとに基づいてデザインルールチェックを行い、その結果に基づいて各ネットの動作周波数毎にエラーの有無を表示するスクリーニング処理を行う。すなわち、ネットの動作周波数によりエラーがレベル分けされる。

【0004】

特許文献３は、上記エラーのレベル分けについて開示している。同文献は、配線がプレーン導体のスリット等を跨ぐ箇所をチェックするシステムにおいて、配線毎に電磁特性に対する危険度をレベル分けする技術を開示している。当該システムでは、ＣＡＤデータからチェック対象の配線及び複数のプレーン導体層を抽出し、それらの投影重なりを検出し、各プレーン導体層の属性を判断する。そして、同種のプレーン導体層の間を跨ぐ場合と、異種のプレーン導体層の間を跨ぐ場合とを区別し、異なる係数を付与し、この係数にスリット等を跨ぐ回数を乗じて配線毎の危険度を数値化する。これにより、配線がプレーン導体層の間を跨ぐことによる影響の度合いが、プレーン導体層の種類及び跨ぎの回数によりレベル分けされる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平０３−１１８６６５号公報

【特許文献2】特開２０１０−２５７０９８号公報

【特許文献3】特開２００９−２１１４０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ＬＳＩ(Large Scale Integration)やＩＣ(Integrated Circuit)を搭載したプリント基板では、電磁ノイズ特性を高める必要がある。すなわち、外部への不要な電磁ノイズの放出を抑え、又外部から混入した電磁ノイズによる破壊、誤動作等を防ぐことが必要となる。

【0007】

プリント基板の製造後に、電磁ノイズ特性を高めるための設計変更、対策部品の追加等が行われると、開発期間の長期化、製造コストの増大等を招く。このため、プリント基板の設計段階で電磁ノイズ特性をチェックし、必要に応じて電磁ノイズ特性を高めるための対策を講じることが望ましい。

【0008】

ここで、プリント基板の電磁特性に関して、外部から混入した電磁ノイズによる機器の破壊、誤動作等について考える。プリント基板外部の電磁ノイズとして、他の機器から放出された空間中のノイズ、雷放電によるノイズ、電源のノイズ、帯電した他の機器、人等との接触により生じるノイズ等がある。このような外部ノイズは、無線通信用のアンテナ、電源、通信ケーブル、周辺機器を接続するためのコネクタ、筐体とコネクタの間隙部、装置を操作するための各種ボタン・スイッチ等からプリント基板内部に侵入する。

【0009】

これらの部品やその周辺部の間隙から侵入した電磁ノイズは、その侵入口から最もインダクタンスの低い導体パターンに流れ込み、ノイズ電流となってプリント基板内部を伝播する。プリント基板内では、一般に、多層構造の１層の略全体に形成され大きな面積を有するプレーン導体のインダクタンスが最も低く、このプレーン導体がノイズ電流の伝播経路となりやすい。

【0010】

ノイズ電流がプレーン導体上を伝播すると、その周囲に電磁界が発生する。この電磁界により伝播経路と経路上の他の導体とが電磁的に結合し、両導体間に電圧が生じる。例えば、グラウンドプレーンを伝播するノイズ電流により、配線とグラウンドプレーンとの間や電源とグラウンドプレーンとの間に電圧が誘起される。このとき非常に大きな電圧が誘起されると、ＬＳＩ、ＩＣ等の破壊、誤動作等を招く。

【0011】

プリント基板上でノイズ電流による電磁界が結合しやすい箇所は、信号伝送系の構造的・電気的な不連続部、例えば配線がスリット等を跨ぐ箇所等である。一方、プレーン導体上でノイズ電流が多く流れる箇所は、その周囲に生じる電磁界が強くなることから、その近くに他の導体が配置されると、二つの導体間に大きな電圧が誘起される。このため、電磁界が結合しやすい箇所にノイズ電流が多く流れる程、大きな誘起電圧を生じる危険性が高い。このことから、電磁特性に関するデザインルールチェックで多数のエラーが検出された場合に、エラーをレベル分けして優先的に対策すべき箇所を絞り込むためには、エラー発生箇所のノイズ電流の大小を知ることが重要となる。

【0012】

特許文献２に開示されるシステムは、各ネットから外部に放出される電磁ノイズを対象として、ネットの動作周波数によるエラーのレベル分けを行う。しかし、外部から混入した電磁ノイズによる障害は、配線、電源、グラウンドの導体間に誘起される電圧に大きく影響され、ネット自身の動作周波数には影響されない。また、同システムではエラー発生箇所のノイズ電流を知ることができない。このため、特許文献２のデザインルールチェックシステムは、外部から混入した電磁ノイズに対して、プリント基板内を伝播するノイズ電流に基づいたエラー箇所のレベル分けをすることはできない。

【0013】

特許文献３に開示されるシステムは、チェック対象の配線が跨ぐプレーン層の属性と、プレーンを跨ぐ回数とによるレベル分けを行う。しかし、特許文献２と同様に、ノイズ電流に基づいたエラー箇所のレベル分けをすることはできない。

【0014】

そこで、本発明は、プリント基板を流れる電磁ノイズの影響を考慮して、危険性の高いエラー箇所を特定できるようにすることを目的とする。

【課題を解決するための手段】

【0015】

本発明の第１の態様は、チェック対象となる基板のレイアウトパターンを取得するパターン情報取得部と、前記レイアウトパターンに対してデザインルールチェックを行うデザインルールチェック部と、前記レイアウトパターンに基づいて前記基板上のノイズ電流値の分布を算出する電流算出部と、前記電流算出手段により算出され前記デザインルールチェックにおける各エラー箇所に対応する前記ノイズ電流値の大きさに応じて、前記デザインルールチェックの結果に重み付けをする重み付与部と、前記重み付けに基づいて各エラー箇所の危険度を示す情報を生成するエラー情報生成部とを備えるデザインルールチェックシステムである。

【0016】

本発明の第２の態様は、チェック対象となる基板のレイアウトパターンを取得するパターン情報取得ステップと、前記レイアウトパターンに対してデザインルールチェックを行うデザインルールチェックステップと、前記レイアウトパターンに基づいて前記基板上のノイズ電流値の分布を算出する電流算出ステップと、前記電流算出ステップにより算出され前記デザインルールチェックにおける各エラー箇所に対応する前記ノイズ電流値の大きさに応じて、前記デザインルールチェックの結果に重み付けをする重み付与ステップと、前記重み付けに基づいて各エラー箇所の危険度を示す情報を生成するエラー情報生成ステップとを有するデザインルールチェック方法である。

【0017】

本発明の第３の態様は、コンピュータに、チェック対象となる基板のレイアウトパターンを取得するパターン情報取得処理と、前記レイアウトパターンに対してデザインルールチェックを行うデザインルールチェック処理と、前記レイアウトパターンに基づいて前記基板上のノイズ電流の分布を算出する電流算出処理と、前記電流算出処理により算出され前記デザインルールチェックにおける各エラー箇所に対応する前記ノイズ電流値の大きさに応じて、前記デザインルールチェックの結果に重み付けをする重み付与処理と、前記重み付けに基づいて各エラー箇所の危険度を示す情報を生成するエラー情報生成処理とを実行させるデザインルールチェックプログラムである。

【発明の効果】

【0018】

本発明により、プリント基板を流れる電磁ノイズの影響を考慮して、危険性の高いエラー箇所を特定することが可能となる。

【図面の簡単な説明】

【0019】

【図1】本発明の実施の形態１に係るデザインルールチェックシステムの機能的な構成を示す図である。

【図2】実施の形態１に係るデザインルールチェックシステムのハードウェア構成を例示する図である。

【図3】実施の形態１に係るデザインルールチェックシステムの動作を例示するフローチャートである。

【図4】デザインルールチェックにおけるエラー箇所を例示する図である。

【図5】デザインルールチェックにおけるエラー箇所を例示する図である。

【図6】デザインルールチェックにおけるエラー箇所を例示する図である。

【図7】デザインルールチェックにおけるエラー箇所を例示する図である。

【図8】実施の形態１においてデザインルールチェックの対象となる２層構造のプリント基板のレイアウトパターンを例示する図である。

【図9】実施の形態１において重み付けが必要ない場合のエラー情報表示を例示する図である。

【図10】図８の例においてレイアウトパターンからプレーン導体と第１のコネクタの位置とが抽出された電磁界シミュレーションモデルを示す図である。

【図11】図８の例においてレイアウトパターンからプレーン導体と第２のコネクタの位置とが抽出された電磁界シミュレーションモデルを示す図である。

【図12】実施の形態１において電磁界シミュレーションに用いられる電圧原が出力する電圧パルスを例示するグラフである。

【図13】電磁シミュレーションにより算出された図８〜図１１に係るプレーン導体のノイズ電流の分布を例示している。

【図14】実施の形態１において重み付けが必要である場合のエラー情報表示を例示する図である。

【図15】実施の形態１において各層のプレーン導体と、各プレーン導体を接続するビアを抽出した電磁界シミュレーションモデルを例示する図である。

【図16】実施の形態１において各層のプレーン導体を接続するビア等を除外し、各層のプレーン導体のみを抽出した電磁界シミュレーションモデルを例示する図である。

【図17】実施の形態１において各層のプレーン導体を重ね合わせ、１枚のプレーン導体とした電磁界シミュレーションモデルを例示する図である。

【図18】実施の形態１において各層のプレーン導体の形状によらず、プリント基板の基板外形を１枚のプレーン導体とした電磁界シミュレーションモデルを例示する図である。

【図19】実施の形態１においてデザインルールチェックの対象となる４層構造のプリント基板のレイアウトパターンを例示する図である。

【図20】図１９の例においてレイアウトパターンから各層のプレーン導体と第１のコネクタの位置とが抽出された電磁界シミュレーションモデルを示す図である。

【図21】図１９の例においてレイアウトパターンから各層のプレーン導体と第２のコネクタの位置とが抽出された電磁界シミュレーションモデルを示す図である。

【図22】図１９の例において第２層のプレーン導体の表面の電流分布及び裏面の電流分布を例示する図である。

【図23】図１９の例において第３層のプレーン導体の表面の電流分布及び裏面の電流分布を例示する図である。

【図24】図１９の例において第４層のプレーン導体の表面の電流分布及び裏面の電流分布を例示する図である。

【図25】図１９〜図２４の例において重み付けが必要である場合のエラー情報表示を例示する図である。

【図26】本発明の実施の形態２に係るデザインルールチェックシステムの機能的な構成を示す図である。

【図27】実施の形態２に係るデザインルールチェックシステムのハードウェア構成を例示する図である。

【図28】実施の形態２に係るデザインルールチェックシステムの動作を例示するフローチャートである。

【図29】実施の形態２におけるデザインルールチェックの対象となるプリント基板を例示する図である。

【図30】実施の形態２におけるデザインルールチェックの対象となるプリント基板を例示する図である。

【図31】実施の形態２における電磁界シミュレーションモデルを示す図である。

【図32】実施の懈怠２における電磁界シミュレーションモデルを示す図である。

【図33】図２９及び図３０の例においてプレーン導体の電流分布を示す図である。

【図34】実施の形態２において重み付けが必要である場合のエラー情報表示を例示する図である。

【発明を実施するための形態】

【0020】

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係るデザインルールチェックシステム１の機能的な構成を示している。デザインルールチェックシステム１は、パターン情報取得部１１、デザインルールチェック部１２、電流算出部１３、重み付与部１４、及びエラー情報生成部１５を有する。

【0021】

パターン情報取得部１１は、デザインルールチェックの対象となるプリント基板のレイアウトパターンを取得する。

【0022】

デザインルールチェック部１２は、上記取得されたレイアウトパターンに対してデザインルールチェックを行う。

【0023】

電流算出部１３は、上記取得されたレイアウトパターンに基づいて、プリント基板上のノイズ電流値の分布を算出する。すなわち、外部からプリント基板に与えられる電磁ノイズの影響が調べられる。この電磁ノイズの影響（ノイズ電流値の分布）は、レイアウトパターンに依存し、プリント基板上の各箇所において異なるものである。

【0024】

重み付与部１４は、電流算出部１３により算出され上記デザインルールチェックにおける各エラー箇所に対応するノイズ電流値の大きさに応じて、デザインルールチェックの結果に対して重み付けを行う。

【0025】

エラー情報生成部１５は、上記デザインルールチェックの結果を示す情報を生成する。上記重み付けがなされた場合には、重み付けされたデザインルールチェックの結果を示す情報が生成される。重み付けがなされなかった場合には、デザインルールチェック部１２により行われた結果をそのまま示す情報が生成される。当該生成されたエラーに関する情報は、デザインルールチェックシステム１のユーザ等に提供される。

【0026】

上記構成により、プリント基板に流れるノイズ電流値に応じて、デザインルールチェックの結果に重み付けがなされる。そして、当該重み付けに応じて各エラーの危険度が想定され、当該危険度を含めたエラー情報が生成される。これにより、ユーザは、エラーの危険度が高い箇所、すなわち優先的に設計変更等すべき箇所を容易に把握することが可能となる。

【0027】

図２は、実施の形態１に係るデザインルールチェックシステム１のハードウェア構成を例示している。本例に係るデザインルールチェックシステム１は、コンピュータを用いて構成され、当該コンピュータは中央処理装置２１、記憶装置２２、入力装置２３、出力装置２４、及びバス２５を有する。

【0028】

中央処理装置２１は、記憶装置２２に記憶された制御プログラムに従って上述の図１に示す各機能を実現するための各種処理を実行する。

【0029】

記憶装置２２には、プリント基板の設計情報（ＣＡＤデータ等）、デザインルール、制御プログラム等が記憶されている。設計情報には、プリント基板の形状、配線の形状、電源・グラウンドの形状・位置、能動素子と受動素子との位置関係等が含まれる。当該設計情報から上記レイアウトパターンが取得される。

【0030】

デザインルールは、プリント基板の配線・電源・グラウンド等の導体パターン、能動素子・受動素子の配置等に関する制約条件を含む。デザインルールの各チェック項目は、プリント基板の電磁特性に関するものである。

【0031】

入力装置２３は、キーボード、タッチパネル等であり、ユーザの各種操作を受け付ける。上記記憶装置２２に記憶される設計情報、デザインルール等は、入力装置２３を介して適宜ユーザが変更等できるようになされていることが好ましい。

【0032】

出力装置２４は、ディスプレイ等であり、上記デザインルールチェックの結果を示す情報等をユーザに伝達する役割等を担う。

【0033】

図３は、上記デザインルールチェックシステム１の動作を示している。システムが動作を開始すると、パターン情報取得部１１は、プリント基板のＣＡＤデータを読み込み、配線・電源・グラウンド・能動素子・受動素子の位置座標、配線層等の情報からなるレイアウトパターンを取得する（Ｓ１０１）。

【0034】

次に、デザインルールチェック部１２は、デザインルールを読み込み、上記取得されたレイアウトパターンに対して、各デザインルールチェック項目が定める制約事項を満足するか否かを判定するデザインルールチェックを行う（Ｓ１０２）。

【0035】

次に、デザインルールチェックの結果に対して、外部からの電磁ノイズを考慮した重み付け、換言すれば、エラー箇所のレベル分けが必要であるか否かを判定する（Ｓ１０３）。この判定は、例えばチェック結果のエラー数をユーザに提示した上でユーザが重み付けの要否を入力する構成、エラーが一定数以上であれば自動的に重み付け処理を実行する構成等としてもよい。

【0036】

ステップＳ１０３において、重み付けの必要がない場合（ＮＯ）には、エラー情報生成部１５は、レイアウトパターン上のエラー箇所に印をつけたエラーマーク付レイアウトパターン、配線の識別名・エラー項目等との対応関係を表化したエラーリスト等を含む後述するエラー情報表示を出力装置２４に出力させる（Ｓ１０４）。

【0037】

一方、ステップＳ１０３において、重み付けが必要である場合（ＹＥＳ）には、電流算出部１３は、レイアウトパターンに基づいて基板（プレーン導体）の電磁界モデルを作成し（Ｓ１０５）、当該電磁界モデルに後述する印加モデル、印加点を入力し（Ｓ１０６）、印加点毎に基板の電流分布を算出する（Ｓ１０７）。その後、電流算出部１３は、各印加点における各部での電流の最大値を抽出するか、又は各印加点における各部での電流値を足し合わせることにより（Ｓ１０８）、重み付けに必要な基板上の各部でのノイズ電流値を算出する。

【0038】

重み付与部１４は、デザインルールチェックによるエラー検出の結果に対して、ステップＳ１０８により算出され当該エラー箇所に対応するノイズ電流値の大きさに応じて、重み付けをする（Ｓ１０９）。

【0039】

その後、エラー情報生成部１５は、上記重み付けを反映させたエラーマーク付レイアウトパターン、エラーリスト等を含む後述するエラー情報表示を出力装置２４に出力させる（Ｓ１１０）。

【0040】

上記電流算出部１３は、パターン情報取得部１１が取得したレイアウトパターンに基づいて、電源及びグラウンドプレーンを構成するプレーン導体、これらを電気的に接続するビア・キャパシタ、電磁ノイズの侵入口となるコネクタ・スイッチ等（ノイズ印加点）の位置、誘電体基板の形状・材質に関する情報等を抽出する。これら抽出された情報に基づいて、電磁界シミュレーションによりプレーン導体上のノイズ電流値の分布を算出する。

【0041】

電磁界シミュレーションとしては、一般に広く知られているＦＤＴＤ(Finite Difference Time Domain)法や、モーメント法、有限要素法等の３次元電磁界シミュレーション手法を用いることができる。

【0042】

ここで、外部ノイズとして広帯域な周波数スペクトルを有する、パルス性のノイズによる機器の故障や誤動作を考えると、周波数毎のノイズ電流値よりも、ノイズ電流の時間領域での最大値が重要となる。このため、ＦＤＴＤ法に代表される時間領域の電磁界シミュレーションを使用することが好ましい。一方、単一周波数又は狭い帯域のノイズを考える場合には、モーメント法、有限要素法等の周波数領域の電磁界シミュレーションを使用すると、効率的にノイズ電流を算出できる。

【0043】

電磁界シミュレーションでは、ノイズが侵入する箇所、すなわちシミュレーションにおけるノイズ印加点はコネクタやスイッチとなるが、ユーザが指定した任意の箇所にノイズを印加できる構成としてもよい。

【0044】

シミュレーションに用いるノイズ源とそのノイズ波形に関しては、例えば静電気放電に関する試験規格のＩＥＣ６１０００−４−２に準拠した放電試験器をモデル化する方法、微小な線状アンテナをプレーン導体に接触させてパルス電圧又は単一周波数の正弦波電圧を印加するモデル化が考えられる。

【0045】

電流算出部１３は、複数のノイズ源及びノイズ波形のモデルを用意しておき、想定する外部ノイズをユーザが選択可能とするものであってもよい。

【0046】

プリント基板上に複数のコネクタが存在する場合、ユーザが複数のノイズ印加箇所を指定した場合等には、それぞれのノイズ印加点に対してプレーン導体を流れるノイズ電流を算出する。

【0047】

次に、プレーン導体上の各部で印加点毎の電流値を比較し、絶対値が最大となる電流を抽出して１つの電流分布にまとめる。または、プレーン導体上の各部で印加点毎の電流の絶対値を足し合わせることにより、１つの電流分布にまとめてもよい。この場合、複数の印加点に対してノイズ電流の集中しやすい箇所では特に電流値が大きくなる。すなわち、ノイズ印加点によらず危険な箇所を際立たせることができる。

【0048】

次に、重み付与部はデザインルールチェック結果に対して、エラー箇所に対応するプレーン導体上のノイズ電流により重みを付与する（Ｓ１０９）。すなわち、プレーン導体上のノイズ電流値を各エラーデータに付加する。

【0049】

図４〜図７は、エラー箇所を例示している。図４に示すエラー箇所３１Ａは、配線３２がプレーン導体３０に形成されたスリット３３を跨ぐ箇所である。

【0050】

図５に示すエラー箇所３２Ｂは、複数のプレーン導体３０を貫通するビア３５の位置である。このような場合、例えばビア３５に最近接するプレーン導体３０のノイズ電流値を採用するか、又はビア３５から一定範囲内に存在するプレーン導体３０のノイズ電流から最大値を抽出すればよい。

【0051】

図６に示すエラー箇所３１Ｃは、ガードパターン３７が途切れる箇所である。エラー箇所の周囲のノイズ電流により生じる電磁界の影響を含めるため、プレーン導体３０上の１点だけでなく、一定範囲内のノイズ電流の最大値を抽出してもよい。

【0052】

図７に示すエラー箇所３１Ｄは、エラー箇所が連続してなるものであり、プレーン導体３０の端部に沿った配線と同じ長さを有する。この場合、エラーが生じている範囲内でノイズ電流の最大値を抽出すればよい。または、一定の長さを超える範囲を有するエラー箇所を複数に分割し、分割された各箇所についてノイズ電流の最大値を抽出してもよい。

【0053】

以上により重み付けされたエラーのチェック結果は、ノイズ電流の絶対値、ノイズ印加点の電流を基準とした相対値等で分類され、後述するエラーリスト、レイアウトパターン上のエラーマーク等として表示される。後述するが、当該エラーマークは、重みに応じて色、形状、大きさ等を変えることにより、エラーの危険度を判別しやすくすることが好ましい。

【0054】

図８は、実施の形態１におけるデザインルールチェックの対象となる２層構造のプリント基板のレイアウトパターンを例示している。第２層は、プレーン導体３０を示し、第１層は、プレーン導体３０上に搭載される配線３２Ａ〜３２Ｄ、ＬＳＩ３８、コネクタ３９Ａ，３９Ｂ等の配置を示している。本例に係る第１層は、第１の配線３２Ａ、第２の配線３２Ｂ、第３の配線３２Ｃ、及び第４の配線３２Ｄを有する。本例に係るプレーン導体３０には、スリット３３及び孔３４が形成されている。上記記憶装置２２に記憶される設計情報には、第１層を構成する配線３２Ａ〜３２Ｄの形状、ＬＳＩ３８の寸法・形成位置、コネクタ３９Ａ，３９Ｂの形成位置、プレーン導体３０の寸法、スリット３３・孔３４の寸法・形成位置等を特定するための情報が含まれている。また、本例においては、デザインルールのチェック項目として、配線３２Ａ〜３２Ｄがスリット３３又は孔３４を跨ぐ場合が含まれる。

【0055】

先ず、パターン情報取得部１１がプリント基板の設計情報を読み込み、レイアウトパターンを取得する。次に、デザインルールチェック部１２がデザインルールに従い、レイアウトパターン情報に対してデザインルールチェックを行う。次に、デザインルールチェックの結果に対して、外部からの電磁ノイズを考慮した重み付けが必要であるか否かが判定される。重み付けが必要ないと判定されると、デザインルールチェックの結果がそのままエラー情報表示としてディスプレイ等に表示される。

【0056】

図９は、重み付けが必要ない場合のエラー情報表示を例示している。本例に係るエラー情報表示には、エラーマーク付レイアウトパターン４０及びエラーリスト４１が含まれている。

【0057】

エラーマーク付レイアウトパターン４０は、図８に示す第１層及び第２層を重ね合わせてなるレイアウトパターン上に、エラーマーク（Ａ〜Ｊ及び丸印）が付されて構成される。エラーリスト４１は、配線３２Ａ〜３２Ｄ（エラー配線番号１〜４）毎のエラー箇所Ａ〜Ｊを示している。

【0058】

一方、重み付けが必要である場合、電流算出部１３によりノイズ電流を算出するための電磁界シミュレーションが開始される。図１０は、レイアウトデータからプレーン導体３０と第１のコネクタ３９Ａの位置とが抽出された状態を示している。図１１は、レイアウトデータからプレーン導体３０と第２のコネクタ３９Ｂの位置とが抽出された状態を示している。

【0059】

これらの抽出された情報に基づいて電磁界シミュレーションモデルが構成され、図１０及び図１１の両モデルについてプレーン導体３０上のノイズ電流が算出される。尚、ここでは誘電体基板を省略したモデルが使用されている。この例では、抽出されたコネクタ３９Ａ，３９Ｂの中心位置をノイズ印加点として、長さ１ｍｍの線状アンテナの一端をプレーン導体３０に接続する印加モデルが使用されている。この印加モデルでは、線状アンテナの中心に電圧源が存し、この電圧原から電圧パルスがノイズとして印加される。図１２は、電磁界シミュレーションに用いられる電圧原が出力する電圧パルスを例示している。この例では、時間領域におけるノイズ電流の最大値を算出するため、ＦＤＴＤ法が採用される。

【0060】

図１３は、電磁シミュレーションにより算出された図８〜図１１に係るプレーン導体３０のノイズ電流の分布を例示している。同図中、色の濃度は電流値の大きさを示している。色が濃い程電流値が高いことを示している。第１の分布は、上記第１のコネクタ３９Ａからのノイズ印加による電流分布である。第２の分布は、上記第２のコネクタ３９Ｂからのノイズ印加による電流分布である。電流算出部１３は、これら第１及び第２の分布を算出した後、例えばプレーン導体３０上の各部で２つの電流値を比較して絶対値の大きい電流を抽出し、第３の分布を算出する。

【0061】

次に、重み付与部１４は、配線３２Ａ〜３２Ｄがスリット３３又は孔３４を跨ぐ箇所に対応するノイズ電流値に応じて、デザインルールチェックの結果に重み付けをする。エラー情報生成部１５は、当該重み付けをされた結果に基づいて、エラー情報表示を生成し、出力装置２４に出力する。図１４は、重み付けが必要である場合のエラー情報表示を例示している。本例に係るエラー情報表示には、エラーマーク付レイアウトパターン４５及びエラーリスト４６が含まれている。

【0062】

エラーマーク付レイアウトパターン４５には、各エラー箇所Ａ〜Ｊの危険度を視覚的に認識可能にする工夫が施されている。すなわち、各エラー箇所Ａ〜Ｊに対応する丸印には、色彩（色の濃淡を含む）が施されており、色が濃い程エラーの危険度が高いことを示している。

【0063】

エラーリスト４６においては、各エラー箇所Ａ〜Ｊが危険度に応じて区分けされている。本例においては、エラー箇所Ｃ，Ｄのエラー危険度が「大」であり、エラー箇所Ｇ，Ｈ，Ｉ，Ｊのエラー危険度が「中」であり、エラー箇所Ａ，Ｂ，Ｅ，Ｆのエラー危険度が「小」である。当該危険度は、図１３に示すノイズ電流の分布に依存する。すなわち、各エラー箇所Ａ〜Ｊに対応する箇所の電流値が高い程、上記危険度が高くなる。

【0064】

このようにノイズ電流値に応じてエラーマークを色分けすることや、危険度を段階的に表示することにより、優先的に設計変更すべき箇所を容易に特定できるようになる。

【0065】

また、デザインルールチェックのチェック項目毎に異なるエラーポイントを付与すること、又はチェック対象であるネットの種類に応じてポイントの倍率を変更することが考えられる。前者では、例えば、図４のように配線３２がスリット３３を跨ぐエラーでは２ポイント、図６のようにガードパターン３７が途切れたエラーでは１ポイントとし、エラー内容の危険度に応じた重みを付与することができる。後者では、例えば、リセット配線ではエラーポイントを３倍、クロック配線及び電源配線では２倍、その他の信号配線では１倍とし、保護すべき配線の重要度に応じた倍率を設定することができる。これらの手法により、危険なエラーが生じている重要な配線を特定しやすくなる。また、上述のような危険度のレベル分けに加え、プレーン導体上のノイズ電流の大きさに応じて段階分けされた倍率をエラーポイントに乗じるようにしてもよい。

【0066】

ここで、一般的な多層プリント基板では、複数層にわたりプレーン導体３０が形成される。以下に、複数のプレーン導体３０を流れるノイズ電流を電磁界シミュレーションで算出する際のモデル化について、補足説明する。

【0067】

図１５〜図１８は、複数層のプレーン導体３０Ａ〜３０Ｃのノイズ電流を算出するための電磁界シミュレーションモデルを例示している。図１５は、各層のプレーン導体３０Ａ〜３０Ｃと、各プレーン導体３０Ａ〜３０Ｃを接続するビア４８を抽出したモデルである。プレーン導体３０Ａ〜３０Ｃがキャパシタ、抵抗、インダクタ等の接続部材により接続される場合にも、同様にプレーン導体３０Ａ〜３０Ｃと接続部材とを抽出してモデル化すればよい。プレーン導体３０及び接続部材が多い場合には、モデルが複雑になり計算時間が長くなるものの、ノイズ電流を正確にシミュレーションすることができる。

【0068】

図１６は、プレーン導体３０Ａ〜３０Ｃを接続するビア４８、キャパシタ等を除外し、各層のプレーン導体３０Ａ〜３０Ｃのみを抽出したモデルである。この場合、ビア４８、キャパシタ等をモデルに含めないため、ノイズ電流を正確には計算できない。しかし、構成要素を少なくできることから、モデル化が容易でありシミュレーション時間を短縮することができる。

【0069】

図１７は、各層のプレーン導体３０Ａ〜３０Ｃを重ね合わせ、１枚のプレーン導体３０Ｅとしたモデルである。このモデルではプレーン導体３０Ａ〜３０Ｃ間のノイズ電流を計算できないため、基板内層で生じたデザインルールチェックのエラーをレベル分けすることはできない。しかし、基板表裏の表面を流れるノイズ電流を計算できるため、基板表面で生じたエラーのレベル分けを可能にする。また、１枚のプレーン導体３０Ｅとするため、モデル化が容易であり、短時間でノイズ電流を算出することができる。

【0070】

図１８は、プレーン導体３０Ａ〜３０Ｃの形状によらず、プリント基板の基板外形を１枚のプレーン導体３０Ｆとしたモデルである。図１７と同様に、プレーン導体３０Ａ〜３０Ｃ間のノイズ電流を計算できず、又基板表面に関してもプレーン導体３０Ａ〜３０Ｃの形状に対応したノイズ電流を計算できない。しかし、多くのプリント基板では、プレーン導体３０Ａ〜３０Ｃをなるべく大きくとり、基板上に空き領域を作らないよう設計することから、各層のプレーン導体３０Ａ〜３０Ｃを重ね合わせるとプリント基板の外形形状とほぼ一致する。このため、多くの場合には、図１７のモデルは図１８と同様になる。図１８のモデル化においては、図１７と同様の利点及び欠点を有するが、プレーン導体３０Ａ〜３０Ａの数、形状の複雑さ等に関わらず、基板外形のみでモデルを構築できるため、モデル化の時間を短縮することができる。

【0071】

上述のように、ノイズ電流を算出するための電磁界シミュレーションモデルは複数考えられる。このため、複数のモデル化を取り扱えるように電流算出部１３を構成し、ノイズ電流の正確さ、計算時間等に応じてユーザがモデルを選択可能にすることにより、デザインルールチェックを効率化することができる。

【0072】

以下に、複数のプレーン導体を有するプリント基板に対するデザインルールチェックについて説明する。図１９は、デザインルールチェックの対象となる４層構造のプリント基板を例示している。デザインルールチェックを行うチェック項目として、配線５１Ａ〜５１Ｄがスリット３３又は孔３４を跨ぐ場合が含まれる。本例では、デザインルールチェックまでの動作説明を省略し、チェック結果に対して重み付けが必要である場合の動作を説明する。

【0073】

重み付けが必要であるため、電流算出部１３はノイズ電流を算出するための電磁界シミュレーションを開始する。まず、図１９のレイアウトデータから第２層、第３層、第４層のプレーン導体５０Ａ〜５０Ｃ、及び第１層における第１及び第２のコネクタ３９Ａ，３９Ｂの位置が抽出される。

【0074】

図２０及び図２１は、図１９の例における電磁界シミュレーションモデルを例示している。本例においては、誘電体基板を省略したモデルが使用され、図１６と同様に、プレーン導体５０Ａ〜５０Ｃを接続するビア、キャパシタ等が除外されている。図１９のレイアウトパターンから抽出された２つのコネクタ３９Ａ，３９Ｂの中心位置がノイズ印加点として設定されている。

【0075】

上記モデルにおいて、各プレーン導体５０Ａ〜５０Ｃについて、両ノイズ印加点毎に算出された電流値を比較し、絶対値の大きな電流が抽出される。図２２は、第２層のプレーン導体５０Ａの表面（第１層側の面）の電流分布５５Ａ及び裏面の電流分布５５Ｂを例示している。図２３は、第３層のプレーン導体５０Ｂの表面の電流分布５６Ａ及び裏面の電流分布５６Ｂを例示している。図２４は、第４層のプレーン導体５０Ｃの表面の電流分布５７Ａ及び裏面の電流分布５７Ｂを例示している。

【0076】

図２５は、図１９〜図２４の例におけるエラー情報表示を例示している。本例に係るエラー情報表示には、エラーマーク付レイアウトパターン５８及びエラーリスト５９が含まれている。

【0077】

エラーマーク付レイアウトパターン５８には、各エラー箇所Ａ〜Ｌの危険度を視覚的に認識可能にする工夫が施されている。すなわち、各エラー箇所Ａ〜Ｌに対応する丸印には、色彩（色の濃淡を含む）が施されており、色が濃い程エラーの危険度が高いことを示している。

【0078】

エラーリスト５９においては、各エラー箇所Ａ〜Ｌが危険度に応じて区分けされている。本例においては、エラー箇所Ｃ，Ｄのエラー危険度が「大」であり、エラー箇所Ｅ，Ｆ，Ｉ，Ｊ，Ｍ，Ｎのエラー危険度が「中」であり、エラー箇所Ａ，Ｂ，Ｇ，Ｈ，Ｋ，Ｌのエラー危険度が「小」である。当該危険度は、図２２〜２４に示すノイズ電流の分布に依存する。すなわち、各エラー箇所Ａ〜Ｌに対応する箇所の電流値が高い程、上記危険度が高くなる。

【0079】

以上のように、本実施の形態によれば、プリント基板（プレーン導体）に流れるノイズ電流値に応じて、デザインルールチェックによるエラー検出の結果に重み付けがなされ、当該重み付けに応じて各エラーの危険度が想定され、当該危険度を含めたエラー情報がユーザに提供される。これにより、ユーザは、エラーの危険度が高い箇所、すなわち優先的に設計変更等すべき箇所を容易に把握することが可能となる。

【0080】

実施の形態２
図２６は、本発明の実施の形態２に係るデザインルールチェックシステム６１の機能的な構成を示している。当該デザインルールチェックシステム６１と上記実施の形態１に係るデザインルールチェックシステム１との相違点は、主に電流算出部６３の動作にある。

【0081】

本実施の形態に係る電流算出部６３は、上記ノイズ電流を算出するために、電磁ノイズが侵入する経路となるアンテナ、ケーブル、筐体、プリント基板に接続されるバッテリー、ＬＳＩをシールドする金属ケース等の周辺構造体を考慮する。すなわち、電流算出部６３は、上記ノイズ電流を算出するために、上記レイアウトパターン（図２に示す記憶装置２２に記憶される設計情報）だけでなく、上記周辺構造体に関する周辺構造情報も参照する。

【0082】

図２７は、実施の形態２に係るデザインルールチェックシステム６１のハードウェア構成を例示している。本例に係るハードウェア構成は、上記実施の形態１に係る図２に示すハードウェア構成と基本的に同様であるが、本例に係る記憶装置２２には、上記周辺構造情報が記憶されている点で上記実施の形態１と相違している。当該周辺構造情報は、たとえば、ユーザが入力装置２３を用いて上記周辺構造体に関する情報（例えば、上記周辺構造体の材質、寸法、形状、位置、接続関係等）を入力することにより取得することができる。本実施の形態に係る電流算出部６３は、図２６に示すように、レイアウトパターン情報だけでなく、当該周辺構造情報にも基づいて、ノイズ電流値を算出する。

【0083】

図２８は、実施の形態２に係るデザインルールチェックシステム６１の動作を示している。図２８のフローチャートと上記実施の形態１に係る図３のフローチャートとの相違点は、ステップＳ１０５とＳ１０６との間に、上記周辺構造情報の入力に関するステップＳ２０１が挿入されている点にある。以下に、図２８のフローチャートについて説明する。

【0084】

システムが動作を開始すると、パターン情報取得部１１は、プリント基板のＣＡＤデータを読み込み、配線・電源・グラウンド・能動素子・受動素子の位置座標、配線層等の情報からなるレイアウトパターンを取得する（Ｓ１０１）。

【0085】

次に、デザインルールチェック部１２は、デザインルールを読み込み、上記取得されたレイアウトパターンに対して、各デザインルールチェック項目が定める制約事項を満足するか否かを判定するデザインルールチェックを行う（Ｓ１０２）。

【0086】

次に、デザインルールチェックの結果に対して、外部からの電磁ノイズを考慮した重み付け、換言すれば、エラー箇所のレベル分けが必要であるか否かを判定する（Ｓ１０３）。この判定は、例えばチェック結果のエラー数をユーザに提示した上でユーザが重み付けの要否を入力する構成、エラーが一定数以上であれば自動的に重み付け処理を実行する構成等としてもよい。

【0087】

ステップＳ１０３において、重み付けの必要がない場合（ＮＯ）には、エラー情報生成部１５は、レイアウトパターン上のエラー箇所に印をつけたエラーマーク付レイアウトパターン、配線の識別名・エラー項目等との対応関係を表化したエラーリスト等を含むエラー情報表示を出力装置２４に出力させる（Ｓ１０４）。

【0088】

一方、ステップＳ１０３において、重み付けが必要である場合（ＹＥＳ）には、電流算出部６３は、レイアウトパターンに基づいて基板（プレーン導体）の電磁界モデルを作成し（Ｓ１０５）、上記周辺構造体情報を取得し（Ｓ２０１）、当該電磁界モデルに下記する印加モデル、印加点を入力し（Ｓ１０６）、印加点毎に基板の電流分布を算出する（Ｓ１０７）。その後、電流算出部６３は、各印加点の各部での電流の最大値を抽出するか、又は各印加点の各部での電流値を足し合わせることにより（Ｓ１０８）、重み付けに必要な基板上の各部でのノイズ電流値を算出する。

【0089】

重み付与部１４は、デザインルールチェックによるエラー検出の結果に対して、ステップＳ１０８により算出され当該エラー箇所に対応するノイズ電流値の大きさに応じて、重み付けをする（Ｓ１０９）。

【0090】

その後、エラー情報生成部１５は、上記重み付けを反映させたエラーマーク付レイアウトパターン、エラーリスト等を含むエラー情報表示を出力装置２４に出力させる（Ｓ１１０）。

【0091】

上記電流算出部６３は、電磁界シミュレーションモデルを作成する際に、パターン情報取得部１１から取得したレイアウトパターン情報に加え、上記周辺構造体情報も考慮する。例えば、アンテナ、ケーブル、コネクタ、スイッチ等、電磁ノイズが侵入する箇所にノイズ印加点が配置され、ノイズ電流を算出してもよい。ノイズ印加点は、上記アンテナ等の他にも、筐体、バッテリー等の電子機器の構成に応じてユーザが任意に指定した箇所としてもよい。

【0092】

図２９及び図３０は、実施の形態２に係るデザインルールチェックシステム６１によるデザインルールチェックの対象となるプリント基板６５を例示している。プリント基板６５は、筐体６６及びバッテリー６７が接続された２層構造を有する。

【0093】

本例に係るプリント基板６５は、筐体６６と接続する３箇所の導電性の筐体接続部６８及びバッテリー６７と接続するバッテリー接続部６９を有する。各筐体接続部６８により、上記実施の形態１と同様の形状を有するプレーン導体３０と筐体６６とが接続している。バッテリー接続部６８により、プレーン導体３０とバッテリー６７のグラウンド端子とが接続している。

【0094】

上記図２７に示す記憶装置２２に記憶される周辺構造情報には、上記筐体６６、バッテリー、筐体接続部６７、及びバッテリー接続部６８の材質、形状、寸法、位置等に関する設計上の情報が含まれている。また、当該記憶装置２２に記憶される設計情報には、当該周辺構造情報以外のプリント基板に関する設計上の情報が含まれている。また、デザインルールチェックには、配線３２Ａ〜３２Ｄがプレーン導体３０のスリット３３及び孔３４を跨ぐ箇所を検出するチェック項目が含まれる。ここでは、デザインルールチェックまでの動作説明を省略し、チェック結果に対して重み付けが必要である場合の動作を説明する。

【0095】

重み付けが必要であるため、電流算出部６３はノイズ電流を算出するための電磁界シミュレーションを開始する。図３１及び図３２は、実施の形態２における電磁界シミュレーションモデルを示している。初めに、図２９のレイアウトデータから、第２層のプレーン導体３０及び第１層のコネクタ３９Ａ，３９Ｂが抽出され、プレーン導体３０のみのモデルが構成される。尚、ここでは誘電体基板を省略したモデルが使用されている。

【0096】

次に、ユーザにより筐体６６、バッテリー６７、筐体接続部６８、及びバッテリー接続部６９の材質等に関する周辺構造情報が入力される。これらの周辺構造情報は、上記電流算出部６８により作成されたモデルに追加される。

【0097】

次に、抽出されたコネクタ３９Ａ，３９Ｂの中心位置がノイズ印加点としてモデル上に配置される。電流算出部６３は、プレーン導体３０の各部で両ノイズ印加点毎に算出された電流値を比較し、各部での絶対値の大きい電流を抽出するか、又は各部での電流値を足し合わせる。図３３は、このようにして算出された実施の形態２におけるプレーン導体３０上のノイズ電流の分布を示している。

【0098】

次に、重み付与部１４は、配線３２Ａ〜３２Ｄがスリット３３又は孔３４を跨ぐエラー箇所において、当該箇所に対応するプレーン導体３０の位置のノイズ電流値に応じて、デザインルールチェックの結果に重み付けをする。

【0099】

エラー情報生成部１５は、重み付けをされた結果に基づいて、エラー情報表示を生成し、出力装置２４に出力する。図３４は、実施の形態２に係るエラー情報表示を例示している。本例に係るエラー情報表示には、エラーマーク付レイアウトパターン７１及びエラーリスト７２が含まれている。エラーマーク付レイアウトパターン７１の各エラー箇所Ａ〜Ｊに対応する丸印には、色彩（色の濃淡を含む）が施されており、色が濃い程エラーの危険度が高いことを示している。また、エラーリスト７２において、各エラー箇所Ａ〜Ｊが危険度に応じて区分けされている。各エラー箇所Ａ〜Ｊに対応するノイズ電流値が高い程、当該危険度が高くなっている。

【0100】

上記実施の形態２のように、周辺構造情報も考慮に入れることにより、ノイズ電流の分布を上記実施の形態１より正確に算出することが可能となり、より正確に各エラー箇所の危険度を判定することが可能となる。

【0101】

尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。

【0102】

例えば、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、任意の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。 また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

【0103】

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

【0104】

この出願は、２０１２年３月２３日に出願された日本出願特願２０１２−６７３８１を基礎とする優先権を主張し、その開示の全てをここに取り込む。

【符号の説明】

【0105】

１，６１ デザインルールチェックシステム
１１ パターン情報取得部
１２ デザインルールチェック部
１３，６３ 電流算出部
１４ 重み付与部
１５ エラー情報生成部
２１ 中央処理装置
２２ 記憶装置
２３ 入力装置
２４ 出力装置
３０，３０Ａ〜３０Ｃ，５０Ａ〜５０Ｃ プレーン導体
３１Ａ〜３１Ｄ，Ａ〜Ｊ エラー箇所
３２，３２Ａ〜３２Ｄ 配線
３３ スリット
３４ 孔
３７ ガードパターン
３８ ＬＳＩ
３９Ａ，３９Ｂ コネクタ
４５，５８，７１ エラーマーク付レイアウトパターン
４６，５９，７２ エラーリスト
４８ ビア
６６ 筐体
６７ バッテリ
６８ 筐体接続部
６９ バッテリ接続部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】