特許6032337IP Force 特許公報全文掲載

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半導体装置および半導体装置の製造方法に関する。 従来、トレンチゲートを有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている（例えば、非特許文献１参照）。トレンチゲートの底部における電界集中を緩和するべく、ゲートトレンチの底部よりも深い位置にｐ型領域を有するソーストレンチを設けていた（例えば、非特許文献２参照）。また、ｐ型ベース領域に設けられたゲートトレンチの底部および側壁にイオン注入して、ｎ型領域を形成していた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［非特許文献１］ Ｖｅｒｔｉｃａｌ ＧａＮ‐ｂａｓｅｄ ｔｒｅｎｃｈ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ‐ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ａ ｆｒｅｅ‐ｓｔａｎｄｉｎｇ ＧａＮ ｓｕｂｓｔｒａｔｅ ｗｉｔｈ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ ｏｆ １．６ｋＶ， Ｔｏｈｒｕ Ｏｋａ ｅｔ ａｌ．， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ ７， ０２１００２（２０１４）
［非特許文献２］ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＳｉＣ Ｔｒｅｎｃｈ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｕｌｔｒａ−ｌｏｗ Ｒｏｎ， Ｔ．Ｎａｋａｍｕｒａ ｅｔ ａｌ．， ２６．５．１‐２６．５．３， ＩＥＤＭ ２０１１
［特許文献１］ 特許第４６７８９０２号公報 非特許文献２の場合、ソーストレンチの底部のｐ型領域を形成するべく、ソーストレンチにｐ型不純物を注入し、かつ、１，５００℃以上の高温で熱処理する必要がある。それゆえ、ゲートトレンチおよびソーストレンチを同時に形成した場合には、高温の熱処理に起因して半導体基板およびトレンチの表面がダメージを受ける。これを避けるべく、ゲートトレンチおよびソーストレンチを別途の工程で形成する場合には、作製プロセスが複雑になり、良好なＩ‐Ｖ特性を得ることも困難になる。また、特許文献１の場合、ｐ型ベース領域に設けられたゲートトレンチの底部および側壁にｎ型不純物をカウンタードープするので、ＭＯＳＦＥＴのゲート閾値（Ｖｔｈ）が低下する又はばらつくという問題がある。

要約特許出願時に添付された[要約書]

【課題】トレンチゲートの底部における電界集中を緩和する構造をより簡易に形成し、かつ、ゲート閾値（Ｖｔｈ）の低下又はばらつきを防ぐ半導体装置を提供する。
【解決手段】ｎ＋半導体基板１０と、半導体基板の上方に設けられ、一部にｎ−型の第１半導体領域１２を有するｐ−型の第２半導体領域２０と、第２半導体領域上に設けられ、第２半導体領域よりも高い不純物濃度を有するｐ型の第３半導体領域３０と、第３半導体領域を貫通しており、第１半導体領域上に設けられているゲートトレンチ４０とを備える。ゲートトレンチは、ゲートトレンチの側壁４２および底部４４に設けられたゲート絶縁膜４７と、ゲート絶縁膜に接して設けられたゲート電極４８とを有する。
【選択図】図２

発明が解決しようとする課題[発明の詳細な説明]から抜粋

そこで、トレンチゲートの底部における電界集中を緩和する構造をより簡易に形成し、かつ、ゲート閾値（Ｖｔｈ）の低下又はばらつきを防ぐ。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の第１の態様においては、半導体基板と、第２導電型の第２半導体領域と、第２導電型の第３半導体領域と、ゲートトレンチとを備える。第２半導体領域は、半導体基板の上方に設けられてよい。第２半導体領域は、一部に第１導電型の第１半導体領域を有してよい。第３半導体領域は、第２半導体領域上に設けられてよい。第３半導体領域は、第２半導体領域よりも高い第２導電型の不純物濃度を有してよい。ゲートトレンチは、・・・　続きを知財ポータルサイト IP Force にログインして見る

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】半導体装置１００の上面を示す概略図である。

【図2】第１実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。

【図3】第１実施形態における半導体装置１００を製造する製造フロー２００を示す図である。

【図4A】ｎ−型領域１２及びｐ−型領域２０を形成する段階（Ｓ１０）を示す図である。

【図4B】ｐ型領域３０を形成する段階（Ｓ２０）を示す図である。

【図4C】ソース領域３２を形成する段階（Ｓ３０）を示す図である。

【図4D】ゲートトレンチ４０を形成する段階（Ｓ４０）を示す図である。

【図4E】ｎ型領域１４を形成する段階（Ｓ５０）を示す図である。

【図4F】ゲート絶縁膜４７およびゲート電極４８を形成する段階（Ｓ６０）を示す図である。

【図4G】層間絶縁膜５２、ソース電極５０およびドレイン電極６０を形成する段階（Ｓ７０）を示す図である。

【図5】第２実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。

【図6】第３実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。

【図7】第３実施形態の変形例を示す図である。

【図8】図７におけるｐ−型領域２０およびｐ型領域３０を拡大した図である。

【図9】第４実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。

【図10】第５実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。

【図11】第６実施形態における半導体装置１００を製造する製造フロー２１０を示す図である。

【図12A】ｎ型領域１４を形成する段階（Ｓ１４）を示す図である。

【図12B】ｐ型領域３０を形成する段階（Ｓ２０）を示す図である。

【図12C】ソース領域３２を形成する段階（Ｓ３０）を示す図である。

【図12D】ゲートトレンチ４０を形成する段階（Ｓ４０）を示す図である。

選択図 図2出願人が指定した本件の代表的な図

１０・・ｎ＋型基板、１２・・ｎ−型領域、１４・・ｎ型領域、１６・・幅、１８・・上部、２０・・ｐ−型領域、２３・・角部、２５・・接合界面、３０・・ｐ型領域、３２・・ソース領域、４０・・ゲートトレンチ、４２・・側壁、４３・・角部、４４・・底部、４６・・幅、４７・・ゲート絶縁膜、４８・・ゲート電極、５０・・ソース電極、５２・・層間絶縁膜、６０・・ドレイン電極、７０・・マスク材料、８０・・ソーストレンチ、８２・・ｐ＋型領域、８４・・電極材料、９０・・埋込領域、９３・・角部、１００・・半導体装置、１１０・・活性領域、１１２・・ゲートパッド、１１４・・ソースパッド、１２０・・周辺領域、２００・・製造フロー、２１０・・製造フロー

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