特許 6033054 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6033054

(24)【登録日】2016年11月4日

(45)【発行日】2016年11月30日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20161121BHJP

   H01L 27/04 20060101ALI20161121BHJP

   H01L 27/06 20060101ALI20161121BHJP

   H01L 21/8234 20060101ALI20161121BHJP

   H01L 27/088 20060101ALI20161121BHJP

   H01L 21/336 20060101ALI20161121BHJP

   H01L 29/78 20060101ALI20161121BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/04 A

   H01L27/06 311C

   H01L27/08 102F

   H01L29/78 301K

【請求項の数】4

【全頁数】10

(21)【出願番号】特願2012-256563(P2012-256563)

(22)【出願日】2012年11月22日

(65)【公開番号】特開2014-107281(P2014-107281A)

(43)【公開日】2014年6月9日

【審査請求日】2015年9月3日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エスアイアイ・セミコンダクタ株式会社

(72)【発明者】

【氏名】小山 威

(72)【発明者】

【氏名】廣瀬 嘉胤

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特開２００４−２９６９９８（ＪＰ，Ａ）

【文献】 特開２０００−０２２１３８（ＪＰ，Ａ）

【文献】 欧州特許出願公開第００９２３１２６（ＥＰ，Ａ１）

【文献】 特開２００６−１９６４８７（ＪＰ，Ａ）

【文献】 特開２００７−０４３０３６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

パッドの下にＮＭＯＳトランジスタを有する半導体装置であって、
交互に配置されたソース及びドレインの拡散領域と、前記ソースと前記ドレインとの間の各チャネルの上に配置されたゲート電極と、前記ソース及びドレインの拡散領域と前記ゲート電極を取り囲んでいる基板の電位を固定するためのＰ型拡散領域とを有し、前記チャネルの数は偶数である前記ＮＭＯＳトランジスタと、
前記ドレインとの電気的接続を取るために前記ドレイン上に配置された第１の下層金属膜と、
前記ソースと前記ゲート電極を前記Ｐ型拡散領域に電気的に接続するための第２の下層金属膜と、
矩形リング形状であり、前記パッドの下において開口部を有する、第一ビアを介して前記第１の下層金属膜に電気的に接続された中間層金属膜と、
前記中間層金属膜の上に配置され、前記中間層金属膜に第二ビアを介して電気的に接続された、前記パッドを形成している上層金属膜と、
前記開口部と一致するパッド開口部を有する保護膜と、
を有し、
前記ＮＭＯＳトランジスタは前記中間層金属膜の一辺とのみ交わり、その他の辺と交わっておらず、
前記第一ビアは、前記ドレインの直上の前記中間層金属膜の一辺に設けられている半導体装置。

【請求項2】

前記ＮＭＯＳトランジスタは、ゲート長方向での両端の拡散領域として前記ソースの拡散領域を有する請求項１記載の半導体装置。

【請求項3】

前記ＮＭＯＳトランジスタは、ゲート長方向での両端の拡散領域として前記ドレインの拡散領域を有する請求項１記載の半導体装置。

【請求項4】

前記ＮＭＯＳトランジスタは、前記ＮＭＯＳトランジスタの中心に位置する前記ソースの拡散領域に両側を挟まれた基板の電位を固定するためのＰ型拡散領域を、さらに有する請求項２記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パッドの下にＮＭＯＳトランジスタを有する半導体装置に関する。

【背景技術】

【0002】

ＩＣあるいは半導体チップとも呼ばれる半導体装置は、他の素子あるいは他の半導体装置と電気的に接続するために、外部接続用電極であるパッドを有する。このパッド近傍には、通常、ＥＳＤ（静電気放電）から半導体装置の内部回路を保護するＥＳＤ保護回路が設けられる。ＥＳＤ保護回路には、マルチフィンガータイプのＮＭＯＳトランジスタが使用されることが多い。この時、このＮＭＯＳトランジスタのゲート電極とソースと基板電位を与える端子とは接地端子に接続され、ドレインはパッドに接続される。

【0003】

ここで、マルチフィンガータイプのＮＭＯＳトランジスタを用いたＥＳＤ保護回路では、様々な工夫を試みることにより、各チャネルが均一に動作し、半導体装置のＥＳＤ耐量が高くなるようにしている。具体的には、たとえば特許文献１の技術においては、ＥＳＤ保護回路のＮＭＯＳトランジスタのサリサイド金属膜とゲート電極との距離を適宜制御している。特許文献２の技術においては、ソースのコンタクトの数を適宜制御している。特許文献３の技術においては、チャネル長の長さを適宜制御している。いずれの技術も、ＮＭＯＳトランジスタのレイアウトを細かく規定する技術である。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−２１０９０４号公報

【特許文献2】特開２０１０−２１９５０４号公報

【特許文献3】特開２００７−１１６０４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、ＥＳＤのサージ電流は、極めて大きな且つ瞬間的な電流である。そのため、そのサージ電流に基づいてＮＭＯＳトランジスタのレイアウトを規定することは、非常に困難である。逆に、ＥＳＤ耐量のＮＭＯＳトランジスタのレイアウトへの依存性を定量化することも、事実上ほとんど不可能である。

【0006】

本発明は、上記課題に鑑みてなされ、マルチフィンガータイプのＥＳＤ保護のためのＮＭＯＳトランジスタのレイアウトの寸法を規定することなしに、ＥＳＤ耐量を高くすることが可能な半導体装置を提供する。

【課題を解決するための手段】

【0007】

本発明は、上記課題を解決するため、パッドの下にＮＭＯＳトランジスタを有する半導体装置において、ソース及びドレインの拡散領域を交互に有し、前記ソースと前記ドレインとの間のチャネルの上にゲートを有し、前記チャネルの数は偶数である前記ＮＭＯＳトランジスタと、前記ドレインへの電気的接続のための下層金属膜と、矩形リング形状であり、前記パッドの下において開口部を有する中間層金属膜と、前記下層金属膜と前記中間層金属膜とを電気的に接続する、前記ドレインへの電気的接続のための第一ビアと、前記開口部と略一致するパッド開口部で前記パッドを露出させる上層金属膜と、前記パッド開口部を有する保護膜と、を備え、前記第一ビアは、前記ドレインの直上の前記中間層金属膜の一辺にのみ設けられていることを特徴とする半導体装置を提供する。

【発明の効果】

【0008】

第一ビアは、パッドからＥＳＤ保護回路のＮＭＯＳトランジスタのドレインへの電気的接続のためのものである。この第一ビアは、ドレインの直上に設けられ、ほぼパッドの直下に存在するので、パッドに印加されるＥＳＤのサージ電流は、全てのドレインに均一に向かい易くなる。そのため、ＥＳＤ保護回路のＮＭＯＳトランジスタの各チャネルが均一に動作し易くなり、半導体装置のＥＳＤ耐量を高くすることが可能となる。

【図面の簡単な説明】

【0009】

【図1】半導体装置のパッド構造を示す平面図である。

【図2】半導体装置のパッド構造を示す平面図である。

【図3】半導体装置のパッド構造を示す平面図である。

【図4】半導体装置のパッド構造を示す平面図である。

【図5】半導体装置のパッドの下のＥＳＤ保護回路を示す回路図である。

【図6】半導体装置の他のパッド構造を示す平面図である。

【図7】半導体装置の他のパッド構造を示す平面図である。

【図8】半導体装置の他のパッド構造を示す平面図である。

【図9】半導体装置の他のパッド構造を示す平面図である。

【図10】半導体装置の他のパッド構造を示す平面図である。

【図11】半導体装置の他のパッド構造を示す平面図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について、図面を参照して説明する。
まず、半導体装置のパッド構造について図１〜４の半導体装置のパッド構造を示す平面図を参照して説明する。図１は、拡散領域とゲートとコンタクトとパッド開口部とを示している。図２は、拡散領域と下層金属膜とパッド開口部とを示している。図３は、下層金属膜と第一ビアと中間層金属膜とパッド開口部とを示している。そして、図４は、第二ビアと上層金属膜とパッド開口部とを示している。

【0011】

図１に示すように、パッド開口部２３の縁に重なるように、ゲート電極１３と、基板電位を固定するためのＰ型拡散領域１０及びソース及びドレインのＮ型拡散領域１２が設けられ、ＮＭＯＳトランジスタ２１が構成されている。このＮＭＯＳトランジスタ２１は、マルチフィンガータイプになっており、Ｐ型拡散領域１０に囲まれ、ソース及びドレインのＮ型拡散領域１２を交互に有し、ソースとドレインとの間のチャネルの上にゲート１３電極を有している。ゲート電極１３は、図では上下端となるゲート幅方向の両端において互いに接続されている。ここでチャネルの数は偶数であり、図では左右となるゲート長方向での両端の拡散領域としてソースとなるＮ型拡散領域１２を有している。こうすると、ＮＭＯＳトランジスタ２１のドレインは常にゲート電極１３に図面上で左右を挟まれるので左右対称の構造となり、ＮＭＯＳトランジスタ２１の各トランジスタにおいて、ＥＳＤのサージによる電流がドレインからソースに各ドレインを中心に図中左右対称に流れる。ＮＭＯＳトランジスタ２１のゲート電極１３とソースとＰ型拡散領域１０とは、接地端子に接続されて接地電圧ＶＳＳが印加される。ソース及びドレインのＮ型拡散領域１２の上には、コンタクト１４を設け、コンタクト１４を介してドレインと下層金属膜１５とを電気的に接続する。

【0012】

図２は、ドレインへの電気的接続を取るための下層金属膜１５の配置を示している。ドレインは、最終的にパッドに接続される。また、下層金属膜１５はゲート電極とソースとＰ型拡散領域１０とを接地端子に接続している。なお、この図において、“Ｓ”はソースを示し、“Ｄ”はドレインを示している。Ｎ型拡散領域１２を形成するための不純物を注入する領域はレジストマスクの開口部１１により規定される。

【0013】

図３に示すように、下層金属膜１５の上には、矩形リング形状を有する、後に形成されるパッド２２の下において開口部を有する中間層金属膜１７を配置する。なお、図において中間層金属膜１７は透明にしてあり、下にある下層金属膜１５が見えるように描いてある。ＮＭＯＳトランジスタは矩形リング状の中間層金属膜１７の一辺とのみ、交わっており、矩形リング状の中間層金属膜１７の一辺はＮＭＯＳトランジスタのチャネル幅方向の真ん中の上方に位置している。下層金属膜１５と中間層金属膜１７の間には第一ビア１６を配置してあり、第一ビア１６は、下層金属膜１５と中間層金属膜１７とを電気的に接続する。中間層金属膜１７は下層金属膜１５を介してドレインへ電気的に接続される。第一ビア１６は、ドレインの直上の中間層金属膜１７の一辺にのみ設けられている。第一ビアをこのように配置することでＮＭＯＳトランジスタは、ＮＭＯＳトランジスタのチャネル幅方向の中央の直線に関して全ての構成要素において対称性を有することができる。この例では中央の直線は、中央のソースの中心を通る直線となる。また、ＮＭＯＳトランジスタのＰ型拡散領域、Ｎ型拡散領域、これらの拡散領域上のコンタクトおよび第一ビアは、中間層金属膜１５の一辺に関し対称に配置されている。

【0014】

さらに、中間層金属膜１７は矩形リング形状であり、パッド２２の下には、中間層金属膜１７が存在しないので、連続した厚い絶縁膜が存在することになる。こうすると、外部接続用電極であるパッド２２がワイヤーボンディングされる時に、ワイヤーボンディングの衝撃により、パッド２２の下の方向に応力が生じでも、その応力は厚い絶縁膜によって吸収され、絶縁膜にクラックが生じにくくなる。また、プロービング時に、プローブカードのプローブ針がパッド２２に接触し、その接触によって衝撃が生じでも、絶縁膜にクラックが生じにくくなる。

【0015】

図４に示すように、中間層金属膜１７の上には第二ビア１８を設け、その上にパッドとなる上層金属膜１９を配置する。第二ビア１８は、中間層金属膜１７と上層金属膜１９とを電気的に接続する。上層金属膜１９の表面には中間層金属膜１７の開口部と略一致するパッド開口部２３を有する保護膜を設ける。パッド２２はパッド開口部２３で上層金属膜１９が露出している。

【0016】

以上図１から図４により実施の形態を示したパッド下にＥＳＤ保護回路であるＮＭＯＳトランジスタ２１を有する半導体装置は、電源端子のＥＳＤ保護に好適である。入力端子のＥＳＤ保護に用いる場合は、ドレインの上に配置された下層金属膜１５同士を接続し、Ｐ型拡散領域１０上に設けられた下層金属膜１５を有さない部分から、下層金属膜１５を内部回路へと引き出す等の方法を取れば良い。

【0017】

次に、半導体装置のパッド２２の下のＥＳＤ保護回路によるＥＳＤ保護動作について説明する。図５は、半導体装置のパッドの下のＥＳＤ保護回路であるＮＭＯＳトランジスタ２１を示す回路図である。ゲートとソースと基板の電圧は、接地電圧ＶＳＳになっている。また、ドレインへ印加される電圧は、パッド２２に印加される電圧になっている。

【0018】

パッド２２へ正のサージが印加されると、サージ電圧は保護回路を構成するＮＭＯＳトランジスタ２１のドレインに印加される。サージ電圧は大きいのでドレインでブレイクダウンを起こし、基板に電流が流れ込み、基板の電位をあげる。この電位の上昇が０．６Ｖを超えると、ドレインをコレクタ、基板をベース、ソースをエミッタとするバイポーラトランジスタが動作することになり、サージによる大きな電流を接地端子に流す。反対に、パッド２２に負のサージが印加されると、ＮＭＯＳトランジスタ２１の寄生ダイオードにかかる電圧が順方向となり、この寄生ダイオードを介して、サージによる電流は接地端子との間を流れることになる。このようにして保護回路は、接地端子にサージを導くことで内部回路にサージを伝えず、内部回路を保護している。

【0019】

本発明においては、マルチフィンガータイプのＥＳＤ保護のためのＮＭＯＳトランジスタのレイアウトの寸法を規定することなしに、パッドからドレインにいたる各金属層の形状およびビアの配置を対称（左右あるいは上下）にすることで、ＮＭＯＳトランジスタの各チャネルが均一に動作し易くなり、半導体装置のＥＳＤ耐量を高くすることを可能としている。

【0020】

さらに半導体装置のＥＳＤ保護回路のＮＭＯＳトランジスタ２１が、半導体装置のパッド２２の下に存在するので、ＮＭＯＳトランジスタ２１のドレインとパッド２２との間の距離が短くなり、その分、寄生抵抗が小さくなる。パッド２２からＮＭＯＳトランジスタ２１のドレインまでの寄生抵抗が小さくなると、その分、サージ電流がパッド２２からＮＭＯＳトランジスタ２１に流れ易くなり、サージ電流がパッド２２から内部回路には流れにくくなる。よって、内部回路は、サージ電流から、より保護されるようになる。

【0021】

また、前述のように寄生抵抗が小さくなると、その寄生抵抗にサージ電流が流れても、寄生抵抗での局所的な発熱が少なくなる。よって、ＥＳＤ保護回路のＮＭＯＳトランジスタ２１で、局所的な発熱によるＥＳＤ耐量の低下が、起こりにくくなる。よって、内部回路は、サージ電流から、より保護されることになる。

【0022】

図６は本発明の第二の実施形態を示している。拡散領域とゲート電極とコンタクトとパッド開口部とを示しており、ＮＭＯＳトランジスタ２１の両端および中央がソース領域である場合には、ソースおよびドレイン領域近傍の基板電位を安定させるために、ＮＭＯＳトランジスタ２１の中心に沿って、ソースのＮ型拡散領域１２に隣接するように基板電位を固定するためのＰ型拡散領域１０を配置することが可能である。

【0023】

図７は本発明の第三の実施形態であり、拡散領域とゲート電極とコンタクトとパッド開口部とを示している。図１では、ＮＭＯＳトランジスタ２１は、ゲート長方向での端の拡散領域として、ソースであるＮ型拡散領域１２を有していたが、図５（Ａ）に示すように、ドレインであるＮ型拡散領域１２を有していても良い。図７では、ソースのＮ型拡散領域１２の位置の変更に伴い、ゲート１３の上のコンタクト１４の位置も変更している。

【0024】

また、図８に示すように、ＮＭＯＳトランジスタ２１を対向して２個設けても良い。この時、一方のＮＭＯＳトランジスタ２１のための第一ビア１６は、中間層金属膜１７の一辺に設け、他方のＮＭＯＳトランジスタ２１のための第一ビア１６は、その一辺に対向する他辺に設けることで対称性を確保している。

【0025】

また、図９に示すように、ＮＭＯＳトランジスタ２１を、中間層金属膜１７の隣り合う辺に沿って、２個設けても良い。この時、一方のＮＭＯＳトランジスタ２１のための第一ビア１６は、中間層金属膜１７の一辺に設け、他方のＮＭＯＳトランジスタ２１のための第一ビア１６は、その一辺に隣接する他辺に設ける。ここで、接地電圧ＶＳＳの下層金属膜１５は半導体装置の縁にリング形状で設けられるので、パッド２２が半導体装置の隅に設けられる場合、図９のレイアウトは特に有用である。

【0026】

また、図１０に示すように、ＮＭＯＳトランジスタ２１を３個設けても良い。この時、３個のＮＭＯＳトランジスタ２１のためのそれぞれの第一ビア１６は、中間層金属膜１７の三辺にそれぞれ設ける。

【0027】

また、図１１に示すように、ＮＭＯＳトランジスタ２１を４個設けても良い。この時、４個のＮＭＯＳトランジスタ２１のためのそれぞれの第一ビア１６は、中間層金属膜１７の四辺にそれぞれ設ける。
また、中間層金属膜１７の開口部及びパッド開口部２３は、矩形であり、正方形でも長方形でも良い。

【0028】

また、上記の説明では、下層金属膜１５と中間層金属膜１７と上層金属膜１９との３層の金属膜を使用しているが、４層以上の金属膜を適宜使用しても良い。この時、上層金属膜の下の金属膜は、矩形リング形状であり、パッド２２の下において開口部を有する。

【0029】

また、ＮＭＯＳトランジスタ２１のゲート電極１３は、上記の説明では、連続しているが、図示しないが、適宜切断しても良い。このとき、切断されたゲート１３は、通常下層金属膜１５によって接続される。

【符号の説明】

【0030】

１０ Ｐ型拡散領域
１２ Ｎ型拡散領域
１３ ゲート
１４ コンタクト
１５ 下層金属膜
１６ 第一ビア
１７ 中間層金属膜
１８ 第二ビア
１９ 上層金属膜
２１ ＮＭＯＳトランジスタ
２２ パッド
２３ パッド開口部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】