特許 6035245 電界効果トランジスタデバイスを製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6035245

(24)【登録日】2016年11月4日

(45)【発行日】2016年11月30日

(54)【発明の名称】電界効果トランジスタデバイスを製造する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20161121BHJP

   H01L 29/78 20060101ALI20161121BHJP

   H01L 29/06 20060101ALI20161121BHJP

   H01L 29/417 20060101ALI20161121BHJP

   H01L 29/423 20060101ALI20161121BHJP

   H01L 29/49 20060101ALI20161121BHJP

【ＦＩ】

   H01L29/78 301X

   H01L29/06 601N

   H01L29/50 M

   H01L29/58 G

【請求項の数】6

【全頁数】19

(21)【出願番号】特願2013-540371(P2013-540371)

(86)(22)【出願日】2011年11月24日

(65)【公表番号】特表2014-503998(P2014-503998A)

(43)【公表日】2014年2月13日

(86)【国際出願番号】EP2011070979

(87)【国際公開番号】WO2012069606

(87)【国際公開日】20120531

【審査請求日】2014年10月8日

(31)【優先権主張番号】1059802

(32)【優先日】2010年11月26日

(33)【優先権主張国】FR

【前置審査】

(73)【特許権者】

【識別番号】513131246

【氏名又は名称】サントル ナショナル ドゥ ラ ルシェルシュ シアンティフィク（セー．エヌ．エール．エス）

【氏名又は名称原語表記】ＣＥＮＴＲＥ ＮＡＴＩＯＮＡＬ ＤＥ ＬＡ ＲＥＣＨＥＲＣＨＥ ＳＣＩＥＮＴＩＦＩＱＵＥ（Ｃ．Ｎ．Ｒ．Ｓ）

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】ラリュー，ギレーム

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００６−３３２６６２（ＪＰ，Ａ）

【文献】 特表２００７−５２０８７７（ＪＰ，Ａ）

【文献】 特開２００７−０３６２６７（ＪＰ，Ａ）

【文献】 特開２００４−３５６３１４（ＪＰ，Ａ）

【文献】 特開２００５−１９７６１２（ＪＰ，Ａ）

【文献】 国際公開第２００９／０７２１９２（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２８−２１／２８８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／４４−２１／４４５

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／４０−２９／４９

Ｈ０１Ｌ ２９／７６

Ｈ０１Ｌ ２９／７７２

Ｈ０１Ｌ ２９／７８−２９／７８６

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

複数の基本トランジスタを含み、網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスを製造する方法であって、各前記基本トランジスタは、ソース電極およびドレイン電極を含み、網目状に設けられた各前記垂直ナノワイヤの一端に置かれて、チャネルによって接続されており、各前記基本トランジスタは、各前記垂直ナノワイヤを取り囲むゲート電極を含み、前記ナノワイヤ上に実装された前記基本トランジスタの前記ドレイン、ソース、およびゲートの電極は、前記トランジスタデバイスに共通のドレイン、ソース、およびゲート電極を形成するべくそれぞれ互いに接続されており、
前記製造方法は、
各前記垂直ナノワイヤを基板上に形成するステップと、
形成された各前記垂直ナノワイヤの各端部にソースおよびドレインの電極を作るステップであって、前記ソースおよびドレインの電極は、ナノワイヤ上に実装された各前記基本トランジスタの前記ゲート電極に関して、前記垂直ナノワイヤの伸長方向において、対称的に配置されている、ステップと、
形成された各ナノワイヤの部分を取り囲む誘電材料の層を堆積させることと、形成された各ナノワイヤの前記部分を取り囲む誘電材料の各層のまわりに導電性材料の層を堆積させることと、によってゲート電極を作るステップであって、前記導電性材料の層は、網目状に設けられて形成された前記ナノワイヤのすべてに対して共通であり、導電性材料の前記層の厚みは、前記トランジスタデバイスの前記ゲートの長さに対応する、ステップと、
前記ナノワイヤ上に実装された各前記基本トランジスタの前記ソースと前記ゲートとの間、および前記ドレインと前記ゲートとの間を誘電材料の層を使って絶縁するステップと、
を備えることを特徴とする、製造方法。

【請求項2】

ナノワイヤのまわりに実装された各トランジスタの前記ゲート電極に前記ソースおよびドレインの電極をセルフアライメントさせる方法を使って、前記ソースおよびドレインの電極は、前記ゲート電極に対して対称的に配置されることを特徴とする、請求項１に記載の製造方法。

【請求項3】

前記誘電体を使って各ソースおよびドレインの電極を絶縁する前記ステップは、誘電材料の第１の層と誘電材料の第２の層とを堆積させることによって実行され、ゲート電極を作っている導電性材料の前記層が、誘電材料の前記第１の層の上に堆積され、誘電材料の前記第２の層が、前記ゲート電極を作っている導電性材料の前記層の上に堆積され、誘電材料の前記第１および第２の層の厚みと、前記ゲート電極を作っている導電性材料の前記層の位置とは、前記ソースおよびドレインの電極が、ナノワイヤ上に実装された各トランジスタの前記ゲート電極に対して対称的に配置されるように、選択されていることを特徴とする、請求項１に記載の製造方法。

【請求項4】

誘電材料の前記第１の層の平坦度が、実質的に５ｎｍ以下の精度で画定されることを特徴とする、請求項３に記載の製造方法。

【請求項5】

誘電材料の前記第１および第２の層の前記誘電材料は、流動性無機樹脂であることを特徴とする、請求項３または４に記載の製造方法。

【請求項6】

前記ゲート電極を作っている導電性材料の前記層の厚みが、２０ｎｍ未満であり、前記層の前記厚みが、前記ゲートの長さを画定することを特徴とする、請求項１から５のいずれか一項に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の単位トランジスタを含む、網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスを製造する方法に関する。各単位トランジスタは、ソース電極およびドレイン電極を含む。各電極は、網目状に設けられた垂直ナノワイヤの一端に配置されてチャネルによって接続される。各単位トランジスタは、網目状に設けられた各垂直ナノワイヤを取り囲むゲート電極を含む。ナノワイヤに実装された単位トランジスタのドレイン、ソース、およびゲートの電極は、トランジスタデバイスの特有のドレイン、ソース、およびゲートの電極を形成できるようにそれぞれ互いに接続される。

【0002】

本発明はまた、該トランジスタデバイスを含む電子デバイス、および少なくとも１つの該電子デバイスを含む処理装置に関する。

【背景技術】

【0003】

超小型電子技術の開発は、空間の節約に加えてデバイスの性能を改善することができるトランジスタデバイスのサイジング技術に基づいている。

【0004】

それにもかかわらず、サイジング、すなわち、寸法の削減、特にトランジスタのゲートの長さの削減は、該デバイスの製造、研究開発費用、および技術的な複雑さにおける問題や、デバイスの物理特性自体に関連する限界を伴っている。例えば、トランジスタのゲートの小型化は、トランジスタのチャネルの制御損失（また短チャネル効果とも呼ばれる）を引き起こす。短チャネル効果は、例えば、高いリーク電流、しきい値電圧のシフトなどによってトランジスタデバイスの性能を劣化させて、小型化の固有の利点を打ち消している。

【0005】

したがって、マルチゲートを使って、この問題を解決すると同時にチャネルの静電的制御を改善するために、新しいゲートアーキテクチャが導入された。

【0006】

最適静電構成が、半導体の小さなボリューム素子のまわりをいわゆる「取り囲む」ゲート、例えば、ナノワイヤのまわりのゲートによって生成されることは既知である。短チャネル効果のほとんど完全な制御によって、特にナノスケールゲート長に対して非常に低いリーク電流を示すことができる。

【0007】

それでも、制御電流、すなわち、オン状態でトランジスタを通過する電流は、ナノワイヤの小さな横断面によって制限されるので、低いままである。したがって、オン状態で高い電流レベルと優れた静電制御とを組み合わせることができるように、トランジスタを単一のワイヤまたはナノワイヤに実装するのではなく、網目状に設けられたナノワイヤに実装することが、重要である。

【0008】

トランジスタは、網目状に水平または垂直方向に集積することができる。水平方向の網目は、多くの層を積み重ねることが必要であるので、大規模に製造することは困難であり、これらの網目にトランジスタデバイスを集積することは、さらに複雑である。異なる層上にナノスケールゲートを形成する困難さ、ソース／ドレインの領域をドーピングする困難さなどがある。

【0009】

垂直方向の網目によれば、これらの問題を排除できる。実際、高密度の網目は、トップダウン手法（エッチング）とボトムアップ手法（成長）とを使えば、製造は容易である。

【0010】

ナノスケールゲートの製造では、ゲート長がゲート材料の堆積層の厚みによって簡単に定義できるので、不安定なリソグラフィステップ、例えば、電子リソグラフィを必要としない。

【0011】

それでもなお、網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスには、例えば、トランジスタの底部（または頂部）にソース（またはドレイン）コンタクトを作り、ゲート／ソース−ドレインのオーバーラップ寄生容量を制御する際に、ゲート上にオートアライメントされるソース／ドレインを作るための、または、ソース若しくはドレインとゲートとの間に絶縁材料の層（絶縁スペーサとも呼ばれる）を作るための、困難がある。絶縁層の厚みおよび平坦度は、オーバーラップ寄生容量を確実に低減し、かつゲート長を縮小できるように、制御されなければならない。

【0012】

米国特許出願第２００３／０１８９２０２号および米国特許第７，４４６，０２５号の明細書には、網目状に設けられた垂直ナノワイヤの実装された電界効果トランジスタデバイスの製造方法が記載されている。

【0013】

それでもなお、これらの方法は、比較的複雑である。実際、それらは、特に、網目状に設けられたナノワイヤの成長を生じさせるべく触媒が置かれる底部のコンタクトに導電層を形成するステップを含む。しかし、当業者には自明であるが、金属またはケイ素化合物（すなわち、基板の結晶方向から利益を得ることなく）上で良好な再現性でナノワイヤを垂直に成長させることと、金属材の良好な温度耐性を確実にすることとの両方を可能にすることは極めて困難である。

【0014】

さらにまた、米国特許出願第２００３／０１８９２０２号明細書には、電界効果トランジスタデバイスが記載されていない。その上、米国特許第７，４４６，０２５号に記載の電界効果トランジスタデバイスは、ソース（底部コンタクト）とゲートとの間の絶縁がゲート絶縁膜により与えられている。したがって、ゲート絶縁膜の膜厚が薄いと、極めて高いソース／ゲートの結合容量が生じるので、容量の最適化が行われてはいない。

【0015】

網目状に設けられた垂直ナノワイヤにＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）デバイスを作る別の方法が、以下の文献に記載されている。例えば、Ｍ． Ｅｇａｒｄ（エム エガード）らは、論文「Ｖｅｒｔｉｃａｌ ＩｎＡｓ Ｎａｎｏｗｉｒｅ Ｗｒａｐ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ｆ_ｔ＞７ＧＨｚ ａｎｄ ｆ_ｍａｘ＞２０ＧＨｚ」（「ｆ_ｔ＞７ＧＨｚおよびｆ_ｍａｘ＞２０ＧＨｚの垂直インジウムヒ素ナノワイヤラップゲートトランジスタ」）、ＮａｎｏＬｅｔｔｅｒｓ（ナノレター誌）、１０（３）号、８０９〜８１２頁、２０１０年において説明している。Ｃ． Ｔｈｅｌａｎｄｅｒ（シー セランダ）らは、論文「Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ａ Ｖｅｒｔｉｃａｌ Ｗｒａｐ−Ｇａｔｅｄ ＩｎＡｓ ＦＥＴ」（「垂直ラップゲートインジウムヒ素電界効果トランジスタの開発」）、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃ． Ｄｅｖ．（米国電気電子学会、電子部門誌）、５５（１１）号、３０３０〜３０３６頁、２００８年１１月でアーキテクチャを提案している。Ｖ． Ｓｃｈｍｉｄｔ（ヴィ シュミット）らは、論文「Ｒｅａｌｉｚａｔｉｏｎ ｏｆ ａ Ｓｉｌｉｃｏｎ Ｎａｎｏｗｉｒｅ Ｖｅｒｔｉｃａｌ Ｓｕｒｒｏｕｎｄ−Ｇａｔｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」（「シリコンナノワイヤ垂直周辺ゲート電界効果トランジスタの実現」）、Ｓｍａｌｌ（スモール誌）、２（１）号、８５〜８８頁、２００６年１月でアーキテクチャを提案している。Ｔ．ＴＡＮＡＫＡ（ティー タナカ）らは、論文「Ｖｅｒｔｉｃａｌ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ Ｕｓｉｎｇ Ｓｉｎｇｌｅ ｌｎＡｓ Ｎａｎｏｗｉｒｅｓ Ｇｒｏｗｎ ｏｎ Ｓｉ Ｓｕｂｓｔｒａｔｅｓ」（「シリコン基板上で成長した単一インジウムヒ素ナノワイヤを用いた垂直周辺ゲートトランジスタ」）、Ａｐｐｌ． Ｐｈｙｓ． Ｅｘｐｒｅｓｓ ３（応用物理学会誌３）、０２５００３号、２０１０年でアーキテクチャを提案している。これらのアーキテクチャによれば、５０ｎｍを超えるゲートのトポロジーが波効果によって生成される。その結果、ゲート長の縮小化が妨げられるとともに、ゲートの一部とナノワイヤとの間に寄生容量が導入されてしまう。この波現象は、ナノワイヤの近くの絶縁スペーサのトポロジーに固有のものである。絶縁スペーサの態様に応じて上昇波または下降波が生じる。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】米国特許出願第２００３／０１８９２０２号明細書

【特許文献2】米国特許第７，４４６，０２５号明細書

【非特許文献】

【0017】

【非特許文献1】Ｍ． Ｅｇａｒｄ（エム エガード）らは、論文「Ｖｅｒｔｉｃａｌ ＩｎＡｓ Ｎａｎｏｗｉｒｅ Ｗｒａｐ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ｆｔ＞７ＧＨｚ ａｎｄ ｆｍａｘ＞２０ＧＨｚ」（「ｆｔ＞７ＧＨｚおよびｆｍａｘ＞２０ＧＨｚの垂直インジウムヒ素ナノワイヤラップゲートトランジスタ」）、ＮａｎｏＬｅｔｔｅｒｓ（ナノレター誌）、１０（３）号、８０９〜８１２頁、２０１０年

【非特許文献2】Ｃ． Ｔｈｅｌａｎｄｅｒ（シー セランダ）らは、論文「Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ａ Ｖｅｒｔｉｃａｌ Ｗｒａｐ−Ｇａｔｅｄ ＩｎＡｓ ＦＥＴ」（「垂直ラップゲートインジウムヒ素電界効果トランジスタの開発」）、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃ． Ｄｅｖ．（米国電気電子学会、電子部門誌）、５５（１１）号、３０３０〜３０３６頁、２００８年１１月

【非特許文献3】Ｖ． Ｓｃｈｍｉｄｔ（ヴィ シュミット）らは、論文「Ｒｅａｌｉｚａｔｉｏｎ ｏｆ ａ Ｓｉｌｉｃｏｎ Ｎａｎｏｗｉｒｅ Ｖｅｒｔｉｃａｌ Ｓｕｒｒｏｕｎｄ−Ｇａｔｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」（「シリコンナノワイヤ垂直周辺ゲート電界効果トランジスタの実現」）、Ｓｍａｌｌ（スモール誌）、２（１）号、８５〜８８頁、２００６年１月

【非特許文献4】Ｔ．ＴＡＮＡＫＡ（ティー タナカ）らは、論文「Ｖｅｒｔｉｃａｌ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ Ｕｓｉｎｇ Ｓｉｎｇｌｅ ｌｎＡｓ Ｎａｎｏｗｉｒｅｓ Ｇｒｏｗｎ ｏｎ Ｓｉ Ｓｕｂｓｔｒａｔｅｓ」（「シリコン基板上で成長した単一インジウムヒ素ナノワイヤを用いた垂直周辺ゲートトランジスタ」）、Ａｐｐｌ． Ｐｈｙｓ． Ｅｘｐｒｅｓｓ ３（応用物理学会誌３）、０２５００３号、２０１０年

【発明の概要】

【発明が解決しようとする課題】

【0018】

したがって、トランジスタデバイスの寸法をナノスケールに縮小させ、かつソースおよびドレインの領域の過度な抵抗を減少させ、ならびに、オーバーラップ容量を最小化するような、網目状に設けられた垂直ナノワイヤに実装されたトランジスタデバイスを単純に製造する方法が望まれている。アクセス抵抗が低く、かつ、オーバーラップ容量が小さいトランジスタを提案することが望ましい。

【課題を解決するための手段】

【0019】

本発明は、以下のステップを含む点で特徴付けられる上述のタイプの製造方法に関する。当該方法は、ソースおよびドレインの電極を各垂直ナノワイヤの各端部に設けるステップと、ここで、ソースおよびドレインの電極は、ナノワイヤに実装された各単位トランジスタのゲート電極に対して対称的に配置されるものであり、各ナノワイヤの部分を取り囲む誘電材料の層を堆積させることによってゲート電極を作り、各ナノワイヤの部分を取り囲む誘電材料の各層のまわりに導電性材料の層を堆積させるステップと、ここで、導電性材料の層は、網目状に設けられたナノワイヤのすべてと、トランジスタデバイスのゲート長に対応する導電性材料の層の厚みと、に対して特有であるものであり、ナノスケールゲートを形成し、ナノワイヤに実装された各単位トランジスタのソースとゲートとの間、およびドレインとゲートとの間のコンタクトを絶縁できるように、誘電材料の平面層を使って各電極を絶縁するステップとを備える。

【0020】

他の態様によれば、製造方法は、以下の特徴のうちの１または複数、考えられる１つの特徴、またはすべての技術的に可能な（単数または複数の）組み合わせによる特徴を含む。ソースおよびドレインの電極は、ナノワイヤのまわりに実装されたトランジスタのゲート電極にソースおよびドレインの電極をオートアライメントさせる方法を使って、ゲート電極に対して対称的に配置される。誘電体を使って各ソースおよびドレインの電極を絶縁するステップは、誘電材料の第１の層と誘電材料の第２の層とを堆積させることによって行われる。ゲート電極を作る導電性材料の層は、誘電材料の第１の層の上に堆積され、誘電材料の第２の層は、ゲート電極を作っている導電性材料の層の上に堆積される。誘電材料の第１および第２の層の厚みと、ゲート電極を作っている導電性材料の層の位置は、ソースおよびドレインの電極が、ナノワイヤに実装されたトランジスタのゲート電極に対して対称的に配置されるように、あらかじめ定義される。誘電材料の第１の層の平坦度は、実質的には、５ｎｍ以下の精度で形成される。誘電材料の第１および第２の層の誘電材料は、流動性無機樹脂である。ゲート電極を作っている導電性材料の層の厚みは、２０ｎｍ未満であり、層の厚みは、ゲート長を定義する。

【0021】

また本発明は、複数の単位トランジスタを含む網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスにも関するものである。各単位トランジスタは、ソース電極およびドレイン電極を含み、それぞれ網目状に設けられた垂直ナノワイヤの一端に配置されてチャネルによって接続される。各単位トランジスタは、網目状に設けられた各垂直ナノワイヤを取り囲むゲート電極を含む。ナノワイヤに実装された単位トランジスタのドレイン、ソース、およびゲートの電極は、トランジスタデバイスの特有のドレイン、ソース、およびゲートの電極を形成できるように、それぞれ互いに接続される。トランジスタデバイスは、以下の点で特徴付けられる。ソースおよびドレインの電極は、ナノワイヤに実装された各トランジスタのゲート電極に対して対称的に配置される。トランジスタのゲート電極は、各ナノワイヤの部分を取り囲む誘電材料の層と、各ナノワイヤの部分を取り囲む誘電材料の各層のまわりの導電性材料の層と、によって形成される。導電性材料の層は、網目状に設けられたナノワイヤのすべてに対して特有であり、導電性材料の層の厚みは、トランジスタデバイスのゲート長さに対応する。トランジスタデバイスは、ナノワイヤに実装された各トランジスタのソースとゲートとの間のコンタクト、およびドレインとゲートとの間のコンタクトを絶縁する誘電材料を含む。

【0022】

他の態様によれば、トランジスタデバイスは、以下の特徴のうちの１または複数、考えられる１つの特徴、またはすべての技術的に可能な組み合わせによる特徴を含む。トランジスタのゲート長は、２０ｎｍ未満である。ナノワイヤは、元素周期表のＩＶ族またはＩＩＩ−Ｖ族の材料により作成されている。ナノワイヤは、シリコンにより作成されている。ゲート電極を構成する導電性材料は、金属、ケイ素化合物、シリコン、または多結晶シリコンにより作成されている。各ナノワイヤの部分を取り囲む誘電材料は、二酸化ケイ素Ｓｉ０_２、またはアルミニウム、ジルコニウム、ハフニウム、ガドリニウム、またはランタンをベースにした酸化物のうちの高い誘電係数を有する絶縁材料により作成されている。したがって、本発明による網目状に設けられた垂直ナノワイヤに実装される電界効果トランジスタデバイスによれば、アクセス抵抗が低く、寄生オーバーラップ容量が小さく、かつ、ナノスケールのゲートを得ることができるように、底部および頂部のコンタクト（ソース／ドレイン）の最適化が可能になる。

【0023】

本発明はまた、網目状に設けられた垂直ナノワイヤに実装された複数の電界効果トランジスタを備えた少なくとも１つのデバイスを含む点で特徴付けられる電子デバイスにも関するものである。

【0024】

他の態様によれば、電子デバイスは、ＣＭＯＳインバータ、論理回路、マルチプレクサ、揮発性メモリ、不揮発性メモリ、およびガスまたは生化学物質を検出するデバイスからなる群に属している。

【0025】

本発明はまた、上記電子デバイスを少なくとも一つ含む点で特徴付けられる処理装置にも関するものである。

【図面の簡単な説明】

【0026】

上述の本発明およびその利点は、例示に過ぎず、添付の図面を参照して説明する以下の詳細な説明をよむことにより、さらに理解されるであろう。

【図1】図１は、本発明に含まれる垂直ナノワイヤに集積された電界効果トランジスタの輪郭を示す概略図である。

【図2】図２は、本発明に含まれる垂直ナノワイヤに集積された電界効果トランジスタの断面を示す概略図である。

【図3】図３は、網目状に設けられた垂直ナノワイヤに集積された電界効果トランジスタを含む、本発明に含まれる電子デバイスの断面を示す概略図である。

【図4】図４は、網目状に設けられた垂直ナノワイヤに集積された電界効果トランジスタを含む、本発明に含まれる電子デバイスの輪郭を示す概略図である。

【図5】図５は、本発明の第１の実施形態にかかる製造方法を示す概略図である。

【図6】図６は、図５に示した製造方法の他のステップを示す概略図である。

【図7】図７は、本発明の他の実施形態にかかる製造方法を示す概略図である。

【図8】図８は、本発明に含まれるｐＦＥＴタイプのトランジスタデバイスに対するゲート電圧とドレイン電流の関係を示す曲線群である。

【図9】図９は、本発明に含まれるｐＦＥＴタイプのトランジスタデバイスに対するドレイン電圧とドレイン電流の関係を示す曲線群である。

【図10】図１０は、本発明の第３の実施形態にかかる製造方法を示す概略図である。

【図11】図１１は、本発明の実施形態にかかるデバイスの画像である。

【図12】図１２は、本発明の実施形態にかかるデバイスの画像である。

【発明を実施するための形態】

【0027】

図１および２は、垂直ナノワイヤ４上に実装された電界効果トランジスタ２（ＦＥＴ）を示した図である。ナノワイヤを構成する材料は、元素周期表のＩＶ族（Ｓｉ、Ｇｅ、など）材料、またはＩＩＩ−Ｖ族（ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＧａＳｂ、その他）の複合材料を含む。ナノワイヤは、ボトムアップ（成長）またはトップダウン（エッチング）の技法を使う既知の方法で作成される。

【0028】

既知の方法では、トランジスタ２は、３本の活性電極、すなわち、ソース６、ドレイン８、およびゲート１０を含む半導体デバイスである。該トランジスタによれば、制御電極すなわちゲート１０を使って、ソース６とドレイン８との間で電流の通過を制御することが可能になる。

【0029】

既知の方法では、ゲート１０は、ナノワイヤ４を取り囲む誘電体で作られた第１の層１２と、第１の層１２を取り囲む好適には金属で作られた第２の層１４とを含む金属酸化膜半導体（ＭＯＳ）タイプのスタックで作られる。

【0030】

第２の層１４は、いわゆるゲート導電体であり、金属、ケイ素化合物、または多結晶シリコンなどの導電性材料により作成される。

【0031】

第１の層１２は、いわゆるゲート誘電体である。ナノワイヤとして使われる材料にもよるが、第１の層１２は、原子層堆積（ＡＬＤ）法、または化学気相成長（ＣＶＤ）法を使って堆積される高誘電率材料、例えば、ＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｇｄ_２Ｏ_３など、および、それらの合成物である。ナノワイヤがシリコンから作成される場合は、第１の層１２は、シリコン酸化物、例えば、ＳｉＯ_２、ＳｉＯＮ、または、熱成長する高誘電率材料である。

【0032】

ゲートの寸法は、ナノスケールである。例えば、ゲート長は、実質的に０．１ｎｍ〜３０ｎｍであり、ゲート誘電体の厚みは、実質的に０．１ｎｍ〜１０ｎｍである。

【0033】

ナノワイヤで作られたチャネルの静電的制御は、ナノワイヤを取り囲むナノスケールのゲートによって確実に実行される。

【0034】

図３は、本発明に含まれる電子デバイス２０を示す。電子デバイス２０は、図１および２に示す単位トランジスタを含む、垂直ナノワイヤに実装／集積された電界効果トランジスタ２である。

【0035】

電子デバイス２０は、例えば、シリコン製の基板２２と、その基板上に網目状に設けられた垂直ナノワイヤ２４とを含む。ナノワイヤは、基板２２上に、好ましくは２方向に規則的に配列される。

【0036】

各ナノワイヤは、元素周期表に記載されたＳｉ、ＧｅなどのＩＶ族材料、または、ＩｎＡｓ、ＧａＡｓなどのＩＩＩ−Ｖ族材料により作成される。

【0037】

各ナノワイヤ２４は、シリコンにより作成されるのが好ましい。

【0038】

基板２２に対向するナノワイヤ２４のそれぞれの下端は、ナノワイヤ脚と呼ばれ、上述のように、トランジスタの「底部」またはソースコンタクト２６を含む。ソースコンタクト２６は、すべて同じ長さであり、電子デバイス２０の単一コンタクトまたはソース電極として、接続用の引き出しを形成できるように、導電材料層２８によって接続されている。

【0039】

同様に、基板２２に対向するナノワイヤ２４のそれぞれの上端は、ナノワイヤ頭と呼ばれ、上述のように、トランジスタの「頂部」またはドレインコンタクト３０を含む。ドレインコンタクト３０は、すべて同じ長さであり、電子デバイス２０の単一コンタクトまたはドレイン電極として、接続用の引き出しを形成できるように、層によって接続されている。

【0040】

ソースコンタクト２６は、誘電体層３２によって絶縁されている。同様に、ドレインコンタクト３０は、他の誘電体層３４によって絶縁されている。

【0041】

各ナノワイヤ２４は、ナノワイヤの側面部を取り囲む「ゲート誘電体」と呼ばれる誘電体材料の誘電体層３６と、誘電体材料の誘電体層３６のまわりの「ゲート導電体」と呼ばれる導電性材料の導電層３８とによって形成されたゲートによって取り囲まれている。

【0042】

各ナノワイヤの側面部を取り囲む誘電体材料の誘電体層３６は、二酸化ケイ素（ＳｉＯ_２）、または、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ガドリニウム（Ｇｄ）、もしくはハフニウム（Ｈｆ）をベースにした酸化物の群の中で誘電率が高い誘電体材料から作成されるのが好ましい。

【0043】

ゲート電極を構成する導電性材料の導電層３８は、金属、ケイ素化合物、シリコン、または多結晶シリコンから作成されるのが好ましい。

【0044】

導電体材料の導電層３８は、電子デバイス２０の単一のコンタクトまたはゲート電極用の引き出しを形成するべく、互いに接続される。そしてナノワイヤを「埋め込む」導電性材料の単一層が形成される。

【0045】

導電性材料の導電層の厚みは、トランジスタデバイスのゲート長に対応する。

【0046】

トランジスタのゲート長は、３０ｎｍ未満が好ましい。

【0047】

ゲートコンタクトとドレインコンタクトとの間、およびゲートコンタクトとソースコンタクトとの間のそれぞれのオーバーラップ領域を最小にし、それによって、寄生容量を最小にするべく、ドレインの引き出しをゲートの引き出しに対して、好適に、９０°だけ角度オフセットさせる。同様に、ゲートの引き出しをソースの引き出しに対して、好適に、９０°だけ角度オフセットさせる。

【0048】

ソースおよびドレインの電極は、ナノワイヤに実装された各トランジスタのゲート電極に関して対称的に配置される。

【0049】

好ましくは、誘電体層３２および誘電体層３４は、例えば、シリコン酸化物（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、または、ポリメタクリル酸メチル（ＰＭＭＡ）、ポリジメチルシロキサン（ＰＤＭＳ）、感光性エポキシ樹脂ＳＵ−８などのポリマーをベースにした同じ材料から作成される。

【0050】

これらの誘電体層３２および誘電体層３４は、ナノワイヤに実装された各トランジスタのソースとゲートとの間、およびドレインとゲートとの間を絶縁する。

【0051】

誘電体層３２および誘電体層３４のそれぞれの層の厚み、つまり、導電性材料の導電層３８の位置は、ソースおよびドレインの電極が、ナノワイヤに実装された各トランジスタのゲート電極に対して対称的に配置されるように、あらかじめ定義される。

【0052】

他の例において、ソースおよびドレイン電極は、ナノワイヤに実装されたトランジスタのゲート電極に対して、オートアライメント法を使って、対称的に配置されてもよい。

【0053】

図４は、網目状に設けられた垂直ナノワイヤの電界効果トランジスタデバイス２０の概略を示す。図４は、デバイス２０のソースおよびゲートの引き出し／コンタクトをそれぞれ形成する網目状に設けられたナノワイヤ２４、導電材料層２８、および導電体材料の導電層３８を示す。

【0054】

本発明に含まれる電子デバイスは、前述のように、網目状に設けられた垂直ナノワイヤに実装された複数の電界効果トランジスタを備えた少なくとも１つのトランジスタデバイスを含む。

【0055】

トランジスタデバイス（ｎＦＥＴおよびｐＦＥＴ）は、例えば、ＣＭＯＳインバータなどの論理回路を作るのに使用できる。

【0056】

電子デバイスは、ＣＭＯＳインバータ、マルチプレクサ、揮発性メモリおよび不揮発性メモリ、ガスまたは生化学物質を検出するデバイスからなる群のいずれかであってよい。

【0057】

本発明に含まれる処理装置は、上述した少なくとも１つの電子デバイスを含む。

【0058】

電子デバイス２０の製造方法を以下で説明する。図５は、実施形態にかかる電子デバイスの製造方法を示す。

【0059】

当該製造方法は、網目状に設けられたナノワイヤ２４を作成するステップ５０から開始される。

【0060】

ナノワイヤ２４は、例えば、元素周期表ＩＶ属のシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはＩＩＩ−Ｖ族のＩｎＡｓ、ＧａＡｓなどの材料から作成される。

【0061】

ナノワイヤ２４は、シリコン（Ｓｉ）材料から作成されるのが好ましい。

【0062】

ナノワイヤ２４は、トップダウン手法を使って、例えば、エッチングによって形成されるのが好ましい。

【0063】

他の例として、ナノワイヤ２４は、ボトムアップ手法を使って、例えば、成長させて形成してもよい。

【0064】

ステップ５２では、基板２２にソースコンタクト用の導電材料層２８を異方性堆積させることにより、方法を続行する。その結果、金属が、ナノワイヤのそれぞれの頭部および脚部になる。

【0065】

この材料は、ナノワイヤの機能に関して選ばれた金属である。例えば、シリコンの場合、コンタクトは、いわゆる「バンド端金属」（ｐ型としてプラチナＰｔ、およびｎ型として希土類エルビウム（Ｅｒ）またはイッテルビウム（Ｙｂ））を使って、低いショットキー障壁高さ作られる。またはコンタクトとして、シリコンのギャップの半分に近い材料（Ｎｉ、Ｔｉ、Ｃｏ、など）をベースにしたケイ素化合物が作られる。熱活性化によって、金属をナノワイヤに拡散でき、コンタクト抵抗を低減できるケイ素化合物が形成される。ナノワイヤが、ＩＩＩ−Ｖ属の材料により形成される場合、コンタクトは、パラジウム／ゲルマニウム（Ｐｄ／Ｇｅ）、Ｎｉ、チタン／金（Ｔｉ／Ａｕ）、ならびに熱活性化によって拡散できる材料が使用される。

【0066】

図６に示した他の例において、ステップ５２’の堆積は、等方性である。この場合、同じ厚みの金属が、ナノワイヤの脚部、ナノワイヤの側面部、およびナノワイヤの頭部に堆積される。平坦化によるマスキングによって、ナノワイヤの脚部で金属をエッチングすることなく、ナノワイヤの側面図の金属を選択的にエッチングすることが可能になる。

【0067】

ステップ５４において、平坦化ステップとも呼ばれる第１の誘電体層３２が形成される。誘電体層３２を形成した後に、ナノワイヤの頂部の金属が選択エッチングされる。

【0068】

この第１の誘電体層３２は、オーバーラップ容量を最小にできるように、低い誘電率を有する誘電材料で作るのが好ましい。

【0069】

例えば、この第１の誘電体層３２は、水素シルセスキオキサン（ＨＳＱ）などの流動性無機樹脂から作成される。この樹脂の化学構造によって、該樹脂はシリコン酸化物ＳｉＯ_ｘと同様になる。

【0070】

ステップ５４において、第１の誘電体層３２は、すべてを、すなわち、ソースコンタクト材料の導電材料層２８全体と、基板２２の一部とを網羅するように堆積される。

【0071】

シリコン酸化物ＳｉＯ_ｘの層を網目状に設けられたナノワイヤにスピンコーティングによって塗布し、次に、その層に存在する溶剤を蒸発させることができるように１００℃の温度でアニール処理することによって、網目状に設けられたナノワイヤを第１の誘電体層３２に完全に「埋め込み」、それによって、波効果を制限することが可能になる。

【0072】

他の例において、この堆積を化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）などの他の既知の技術を使って行ってもよい。次に、化学またはプラズマエッチング、あるいは、それらの２つの技術の組み合わせなどの技術を使って第１の誘電体層３２を薄くしてもよい。

【0073】

他の例において、ナノワイヤの上側の第１の誘電体層３２をＣＭＰ技術を使って薄くし、次に、化学エッチングおよびプラズマエッチングの両方または一方を行っても良い。

【0074】

第１の誘電体層３２を作る材料の粘性は、実質的に、０．１〜３ｃＳｔ、すなわち、１×１０^−７〜３×１０^−６ｍ^２／ｓである。例えば、粘性は、水素シルセスキオキサン（ＨＳＱ）の場合、０．６ｃＳｔに等しく、特に網目状に設けられたナノワイヤ２４で、スピンコーティングによいいてによって層の優れた平坦度を得ることができる。したがって、第１の誘電体層３２のレベル差または平坦度は、実質的に５ｎｍ以下の精度で形成される。

【0075】

制御されたエッチング（プラズマおよびウェットの両方または一方）と優れた平坦度とが一緒になって、各ナノワイヤ２４のまわりで、第１の誘電体層３２の表面をゲート１０の好ましくかつ正確な高さに位置付けることが可能になる。

【0076】

水で１０００倍に希釈したフッ化水素酸の溶液を使うことによって、エッチング速度を正確に、好ましくは、実質的に１オングストローム／秒に等しく制御することができる。第１の誘電体層３２の表面の位置／高さを制御すると同時に、波効果なしで、エッチング前の第１の誘電体層３２の表面の粗さと同一の非常に低い粗さを維持することができる。

【0077】

例えば、第１の誘電体層３２は、網目状に設けられた直径２５ｎｍおよび直径２２０ｎｍ長のシリコンナノワイヤに対して実質的に１ｎｍに等しい精度を有する１１０ｎｍの高さで作られている。

【0078】

ステップ５６において、ゲート絶縁膜となる誘電体層３６の堆積につづいて、ゲート導電体となる導電性材料の導電層３８が堆積される。

【0079】

ゲート絶縁膜は、５を上回る誘電率を有する絶縁体を原子層堆積（ＡＬＤ）法または化学気相成長（ＣＶＤ）法によって形成する。ゲート絶縁膜は、Ｓｉ０_２を熱酸化によって形成してもよい。

【0080】

物理気相成長法によって、したがって、得られたゲート絶縁膜となる誘電体層３６の表面に金属の薄い導電層３８を異方的に堆積させることが可能になる。金属の薄い導電層３８の厚みは、実質的に３０ｎｍ未満である。

【0081】

ステップ５８において、第２の誘電体層３４を形成できるように、第２の絶縁または平坦化ステップを実行する。このステップは、上述のステップ５４に類似している。したがって、ここでは説明しない。

【0082】

つづいて、ナノワイヤ２４の上面を空けて、ナノワイヤ２４の頭部に置かれたゲート絶縁膜となる誘電体層３６およびゲート電極となる導電層３８を選択的にエッチングするステップを実行する。これにより、トランジスタデバイス２０のナノワイヤ２４のそれぞれの上に実装されたトランジスタの電極またはドレインコンタクトを形成することができる。

【0083】

ステップ６０において、ドレインコンタクト６２を形成する層６２が堆積される。層６２は、ソースコンタクトを形成する導電材料層２８を作成する金属と同一種類の金属であるのが好ましい。

【0084】

ステップ６４において、ゲート電極となる導電層３８と、ナノワイヤ２４の脚部のコンタクトの引き出し／電極、すなわち、ソースコンタクト用の導電材料層２８の電極と、を接続できるように、第２の誘電体層３４および第１の誘電体層３２にビア６６、６８をそれぞれ作成する。つづいて、従来の「バックエンド」配線形成方法が実行される。

【0085】

バックエンド法は、ゲートの引き出しが、ソースの引き出しおよび、ドレインの引き出しとがコンタクトするように、バックエンド金属と呼ばれる金属７２を堆積させるステップ７０をさらに含む。ビアを満たして、ドレイン６２（ナノワイヤの頭部）、ソース２８（ナノワイヤの脚部）、およびゲートの導電層３８の外部コンタクトを形成できるように、金属層７２の厚みをビアの深さの実質的に２倍の厚みとする。

【0086】

次に、製造方法の第２の実施形態を図７を参照して説明する。

【0087】

網目状に設けられたナノワイヤ２４を作成するステップ５０を使って製造方法を開始する。

【0088】

ステップ８０において、ゲート絶縁膜となる誘電体層３６が堆積させる。誘電率が５を超える絶縁体層は、原子層堆積（ＡＬＤ）法または化学気相堆積（ＣＶＤ）法により堆積されるか、ＳｉＯベースの誘電体層は熱酸化により堆積される。

【0089】

ステップ８２において、ナノワイヤ２４の頭部８４および脚部８６を空けると同時に、ナノワイヤの側壁８８上にゲート絶縁膜となる誘電体層３６を保持するために、ゲート絶縁膜となる誘電体層３６の異方性エッチングを行う。

【0090】

ステップ９０において、ソースコンタクト２８およびドレインコンタクト６２の層が堆積される。ソース／ドレインのコンタクトの材料は、好ましくは金属である。ナノワイヤ２４の頭部８４および脚部８６を網羅すると同時に、ソースコンタクト２８との接続を受け入れるために引き出し９１を形成するべく、金属を、例えば、物理気相成長（ＰＶＤ）法によって異方的に堆積させる。ナノワイヤの材料に対して選択された金属および材料によって、熱活性化を行ってもよい。

【0091】

ステップ９２において、ソースとゲートとの間の絶縁ステップを第１の誘電体層３２を堆積させることによって実行する。これはまた平坦化ステップとも呼ばれる。該ステップは、上述したので、ここでは説明しない。

【0092】

この絶縁および平坦化ステップでは、第１の誘電体層３２の上面、およびゲート導電体は、好ましい高さに形成される。

【0093】

絶縁および平坦化ステップの後に、ナノワイヤ２４を覆うゲートを形成するべく、例えば、クロム（Ｃｒ）、窒化チタン（ＴｉＮ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）などの金属からなる導電層３８を堆積させる。堆積は、異方的に実行される。堆積された金属の厚みは、トランジスタのゲート長Ｌｇに対応する。

【0094】

他の例として、金属は、平坦化および選択エッチングの後に異方的に堆積されてもよい。

【0095】

したがって、最終的なリソグラフ技術を使用することなくナノゲートを作成することができる。

【0096】

金属堆積によって、ゲートコンタクトとの接続を受け入れる層の引き出しを形成することも可能になる。この引き出しは、ゲートコンタクトとソースコンタクトとの間のオーバーラップ領域の寄生容量を最小にするべく、ソースの引き出し方向に対して９０°だけ角度オフセットされている。

【0097】

このオーバーラップ領域は、トランジスタの活性部分に限定され、ナノワイヤのより高い密度によって、オーバーラップ領域を減少させることが可能になる。

【0098】

第２の絶縁／平坦化ステップを通じて、第２の誘電体層３４が形成される。この平坦化ステップは、上述した実施形態のステップ５８と同様なので、ここでは説明しない。

【0099】

この平坦化ステップの後に、ナノワイヤ２４の頭部に置かれたゲート導電体となる導電層３８を選択的にエッチングする。ゲートコンタクトに対して９０°だけオフセットされたドレインコンタクトになるようにナノワイヤ２４の頭部のコンタクトが開放される。

【0100】

ステップ９４において、引き出し／ゲート電極となる導電層３８と、ナノワイヤ２４の脚部の引き出し／コンタクトの電極、すなわち、ソースコンタクト２８の電極とを接続できるように、第２の誘電体層３４および第１の誘電体層３２にビア６６、６８をそれぞれ作成する。次に、「バックエンド」方法を実行する。

【0101】

ステップ９６において、バックエンド方法により、ゲートの引き出しと、ソースの引き出しおよびドレインの引き出しとの間にコンタクトを作るために、いわゆるバックエンド金属７２を堆積させる。ビアを満たして、ドレイン６２（ナノワイヤの頭部）、ソース２８（ナノワイヤの脚部）、およびゲートとなる導電層３８の外部コンタクトを形成できるように、金属層７２の厚みをビア６６、６８の深さの実質的に２倍の厚みにする。

【0102】

図１１は、極短コーティングゲート（１５ｎｍ）およびＰｔＳｉシリコン処理をしたソース／ドレイン領域を備えた、網目状に設けられたシリコンナノワイヤの垂直ＦＥＴデバイスをＳＴＥＭ（走査型透過電子顕微鏡）によって捕捉した断面図である。

【0103】

図８および９は、網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスに対して得られた静的特性評価を示す図である。ここで、ｐＦＥＴは、図１１で見られるように、各１８ｎｍの直径を有するナノワイヤ８１本からなる網目形状に１５ｎｍ長のゲートを備えている。さらにまた、このｐＦＥＴトランジスタデバイスのゲート酸化物は、ＳｉＯ_２（ｋ＝３．９）である。

【0104】

図８を参照して、トランジスタデバイスの動作は、その極小の寸法を考慮すると卓越している。しきい値以下の傾きが９８ｍＶ／ｄｅｃａｄｅを有し、ドレイン誘起障壁低下（ＤＩＢＬ）が８ｍＶを有し、およびＩ_ｏｎ／Ｉ_ｏｆｆ比率が５０を有しているので、短チャネル効果は良好に制御された。ドレイン電源電圧Ｖ_ＤＤ＝０．８Ｖは、妥当である。

【0105】

なお、ナノワイヤは、（従来の薄膜技術におけるように）わずかに高いレベルで均一にドーピング（ｐＦＥＴトランジスタデバイスに対して〜８×１０^１８原子／ｃｍ）されている。

【0106】

十分な直径のナノワイヤが作られたとき、例えば、直径が、実質的に３０ｎｍに等しいとき、チャネルの静電的制御は行われない。その場合、ナノワイヤの直径の減少に比例してゲート長が減少する。チャネルの制御が失われると、しきい値以下の傾きが劣化し、オフ状態のリーク電流が増加する。この現象は、ナノワイヤの直径が３０ｎｍより大きな場合顕著である。

【0107】

さらにまた、高いレベルの均一なドーピングは、金属／半導体コンタクト（コンタクト抵抗）と、ゲートまでのナノワイヤの抵抗との両方におけるアクセス抵抗を低下させることができる。

【0108】

製造方法は、全体として単純化される。実際、オートアライメントされるゲート構造はなく、ソース／ドレイン領域の特定のドーピングもない。

【0109】

図１０を参照して、ソースおよびドレインの領域が各ナノワイヤを取り囲むナノスケールゲートとアライメントされている網目状に設けられた垂直ナノワイヤに実装されたＦＥＴトランジスタデバイスを製造する第３の実施形態を説明する。すべてのナノワイヤによって共有される領域をマスキングすることによって、ナノワイヤの脚部だけ、またはナノワイヤの脚部および頭部を露出させる。そして、ドーピングされたまたはオートアライメントされた金属領域であるゲート電極をマスキングされた領域に作成する。

【0110】

上述のように網目状に設けられた垂直ナノワイヤ２４を形成する（不図示の）ステップとともに製造方法を開始する。

【0111】

ステップ１００において、誘電体層３２を堆積させ、ナノワイヤの高さの３分の１を平坦化する。

【0112】

ステップ１０２において、例えば、高誘電率ｋを有する誘電体層３６と金属または多結晶シリコンの微粉層とのスタックによりゲートを形成する。これらの２つの堆積は、ＡＬＤまたはＣＶＤによって同一形状となるよう実行される。

【0113】

ステップ１０４において、ゲートを構成する導電層３８、誘電体層３６のスタックを異方性エッチングを行って、ナノワイヤ２４の側壁を覆う層をエッチングすることなく、誘電体層３２上に存在する材料の厚みを薄くすることができる。この段階で、誘電体層３２を選択的にエッチングすることによって、図１２で見るような網目状に設けられたナノワイヤの上部のマスキングを得ることができる。図１２は、ゲートスタック、すなわち、高誘電率ｋを有する絶縁体と、平坦化絶縁体のエッチングの後、脚部が空いたままになっているナノワイヤの上部を覆う多結晶シリコンの導電層と、を備えた、網目状に設けられたＳｉから作られたナノワイヤを走査型電子顕微鏡法によって捕捉した画像である。

【0114】

ステップ１０６において、第２の絶縁材料堆積および平坦化を実行する。このステップによって、第２の絶縁層の厚みによるゲート長の画定が可能になる。

【0115】

次に、第２の平坦化によって保護された部分をエッチングすることなく、各ナノワイヤの上部を覆うために誘電体層３６、導電層３８を薄くするべく誘電体層３６、導電層３８の等方性エッチングを実行する。

【0116】

ステップ１０８において、誘電体の選択的なエッチングによって、ナノワイヤの脚部であるソースに自由にアクセスすることが可能となる。それによって、ナノワイヤの高さの中央に位置するナノスケールのゲートスタックを作成することができる。ゲートスタック上に同形にオートアライメントされたソース／ドレインの領域を画定することが可能になる。

【0117】

ステップ１１０において、ゲート上に同形にオートアライメントされたソース／ドレインの領域が画定される。ソース／ドレインの形成中、ゲートは、これら２つのソース／ドレインの領域が完全にアライメントされるように、マスキングとしての機能を果たす。

【0118】

同形にオートアライメントされたソース１１４およびドレイン１１２をドーピングする。ドーピングは、例えば、プラズマまたはドーピング済みの流動性樹脂によって実行される。したがって、ソース１１４およびドレイン１１２は、すでに画定されたゲート上に完全にオートアライメントされる。

【0119】

他の例として、ステップ１１０において、選択拡散メタライゼーションを実行して、ソース／ドレインを形成してもよい。このステップは、ＣＶＤまたはＡＬＤによって等方的に金属を堆積させ、次に半導体と接触している金属を熱活性化により反応させることを含む。非反応性金属の選択的エッチングによって、ゲート上に完全にアライメントされたソースまたは金属ドレインを得ることが可能になる。ＩＶ族の材料から作られるナノワイヤの場合、このステップは、シリコン（Ｓｉ）処理またはゲルマニウム（Ｇｅ）処理と呼ばれる。他に、このステップにおいてＩＩＩ−Ｖ族の材料を使ってもよい。

【0120】

さらにまた、このシリコン処理ステップは、上述したドーピングステップと組み合わせてもよい。

【0121】

ステップ１１６において、ゲートの脚部まで誘電体材料を平坦化し、次に、好ましくは金属であるゲート導電体を堆積させて、（あらかじめ形成された）ゲートのすべてを互いに接続させる。この金属は、ゲート導電体と同一種類の金属であるのが好ましい。

【0122】

他の例において、この金属は、ゲート導電体と異なる種類の金属であってもよい。

【0123】

ステップ１１８において、誘電体材料を堆積させた後に、ナノワイヤの頭部およびゲート上に位置するゲート導電体の平坦化および選択的エッチングが実行される。

【0124】

ステップ１２０において、ゲートをドレインから絶縁し、バックエンドステップ用にナノワイヤの頭部を空ける最終の平坦化処理が実行される。

【0125】

上述したバックエンド方法を使用して、本実施形態に係る製造方法を終了する。

【0126】

本発明に従う製造方法によれば、ナノスケールの導電性ゲートを有し、各ナノワイヤを被覆し、それによって、チャネル内の電流の通過の制御が可能になる網目状に設けられた垂直ナノワイヤに実装されるＦＥＴトランジスタデバイスの製造が可能になる。

【0127】

本発明に従う製造方法によれば、ソースおよびドレインが、ゲートに関して対称形であるトランジスタの製造が可能になる。最初の２つの実施形態によれば、該対称形は、エッチングによる誘電体層の薄膜化／平坦化の精度に依存し、２つの誘電体層は、同じ厚みを有する。第３の実施形態では、ソースおよびドレインの領域が、ゲート上に完全にオートアライメントされるので、ゲートを最初に形成する。

【0128】

さらに、超高周波数用途の場合、本発明に従う製造方法を使って得られるゲート／ソースおよびゲート／ドレインの寄生オーバーラップ容量を最小化することが重要である。

【0129】

本発明によるトランジスタデバイスによれば、高密度の網目状の実装に関連するオーバーラップ表面を減らすこと、非常に低い誘電率を有する材料、例えば、２．７に近い誘電率を有する低密度酸化物を使用すること、およびゲートと、頂部および底部（ソース／ドレイン）のコンタクトとの間の距離を増やすことの制御が可能となる。

【0130】

好都合なことに、本発明に従う製造方法は、超小型電子技術に対して既知の手法／技術を使用することができる。本発明に従う製造方法によれば、寸法が非常に小さいが、新しい装置を使用することなく、または高精度なリソグラフィなどのコストをかけることなく、電界効果ナノデバイスの製造に対して確かな解決策を提供することが可能になる。

【0131】

したがって、これらの製造方法によれば、検出用途に対して、より大きな寸法（数ミクロン）に容易に置き換え可能なナノスケールゲートの製造が可能になる。

【0132】

さらにまた、これらの製造方法は、異なるナノワイヤ材料の集積化、３次元集積化、柔軟な基板上の電子機器回路などの現在追及されている異なる研究開発手段に対して互換性を有しかつフレキシブルである。

【0133】

その上、これらの製造方法によれば、ソース／ドレインと呼ばれる脚部および頭部のコンタクトを最適化し、それによって、アクセス抵抗を減らしかつオーバーラップ容量を低減することが可能になる。

【0134】

好都合なことに、本発明のこれらの異なる実施形態にかかる製造方法は、基本論理回路、例えば、ＣＭＯＳインバータなどの製造にも互換性がある。

【0135】

シリコン製のものをつくる場合、例えば、１平方センチメートル当たりおよそ１０^１９の不純物の均一なドーピングによって、２つの領域（ｎ型およびｐ型）を形成し、次に、トップダウン法を使用して網目状に設けられたナノワイヤを２つつくることが十分可能である。２つのデバイス（ｎＦＥＴおよびｐＦＥＴ）は、次に、ビアホール技術および従来のメタライゼーション技術を使ってより簡単に配線され、本発明による製造方法に従って同時に作られる。

【0136】

この製造方法は、異なる材料から作られる網目状に設けられたナノワイヤにも応用できる。例えば、ｐ型用にＧｅまたはＳｉから作られたナノワイヤを用いて、ｎ型用にＩＩＩ−Ｖ族材料から作られたナノワイヤを用いて作ることが可能である。網目状に設けられたＩＩＩ−Ｖ族材料から作られたナノワイヤでｎＦＥＴおよびｐＦＥＴを作ることも可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】