特許 6036210 エンファシス信号生成回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6036210

(24)【登録日】2016年11月11日

(45)【発行日】2016年11月30日

(54)【発明の名称】エンファシス信号生成回路

(51)【国際特許分類】

   H04L 25/03 20060101AFI20161121BHJP

   H04L 25/02 20060101ALI20161121BHJP

   H04B 3/04 20060101ALI20161121BHJP

【ＦＩ】

   H04L25/03 C

   H04L25/02 S

   H04B3/04 C

【請求項の数】9

【全頁数】15

(21)【出願番号】特願2012-253724(P2012-253724)

(22)【出願日】2012年11月19日

(65)【公開番号】特開2014-103519(P2014-103519A)

(43)【公開日】2014年6月5日

【審査請求日】2015年7月6日

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】▲角▼田 有紀人

【審査官】 阿部 弘

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／０２９５６１５（ＵＳ，Ａ１）

【文献】 特開昭５５−１３７７４０（ＪＰ，Ａ）

【文献】 特開２００８−２１９７１８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２５／０３

Ｈ０４Ｂ ３／０４

Ｈ０４Ｌ ２５／０２

(57)【特許請求の範囲】

【請求項1】

信号を複数に分岐する分岐部と、
前記分岐部により分岐した信号の一部のパス、または複数のパスに設けられ、複数のパス間に遅延差を設けて信号を遅延させる遅延部と、
前記分岐部により分岐した信号の一部のパス、または複数のパスに設けられ、信号の低域の透過強度が弱く、高域の透過強度が強い特性を有する位相補償部と、
前記複数のパスの信号を加減算して出力する加減算部と、
を有することを特徴とするエンファシス信号生成回路。

【請求項2】

前記位相補償部は、低周波域に強度の零点と高周波域に強度の極を有し、前記零点付近で位相が進み、前記極付近で位相が戻る特性を有することを特徴とする請求項１に記載のエンファシス信号生成回路。

【請求項3】

前記位相補償部は、並列に抵抗と容量を接続したフィルタ回路を、信号経路に直列に接続してなることを特徴とする請求項１または２に記載のエンファシス信号生成回路。

【請求項4】

前記位相補償部は、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）を用いることを特徴とする請求項１または２に記載のエンファシス信号生成回路。

【請求項5】

前記位相補償部は、増幅回路と、並列に抵抗と容量を接続したフィルタ回路とを含むことを特徴とする請求項１または２に記載のエンファシス信号生成回路。

【請求項6】

前記位相補償部は、前記加減算部の一対のソース接地トランジスタのソース間に設けた抵抗と容量のフィルタ回路であり、前記加減算部は、信号の加減算と位相補償とを同時におこなうことを特徴とする請求項１または２に記載のエンファシス信号生成回路。

【請求項7】

前記位相補償部は、前記零点と前記極の位置を、前記出力により駆動される駆動デバイスの３ｄＢ帯域幅より低域に設定したことを特徴とする請求項２に記載のエンファシス信号生成回路。

【請求項8】

前記加減算部から出力されるエンファシス信号の出力を発光素子に供給し、当該発光素子を直接駆動することを特徴とする請求項１〜７のいずれか一つに記載のエンファシス信号生成回路。

【請求項9】

前記加減算部の一対のソース接地トランジスタのソース間に抵抗を設けて出力信号の線形性を向上させたことを特徴とする請求項１〜８のいずれか一つに記載のエンファシス信号生成回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、波形劣化を補償するエンファシス信号生成回路に関する。

【背景技術】

【0002】

近年、通信分野ではデータ通信量の増大に伴い、一つの信号で大量のデータを送信するため、データレートの高速化が進んでいる。この高速データは、ケーブル、ボード、出力デバイスなどで符号間干渉などの劣化が生じやすいという問題がある。このため、信号の劣化分を考慮し、信号の符号間干渉を生じやすい部分をあらかじめ強化した、エンファシス信号を用いることがある。

【0003】

このエンファシス信号として、信号を分岐し、遅延差を生成し、遅延差を生じた信号を加減算することにより生成する方法（ＦＩＲ方式）が開示されている（たとえば、下記特許文献１参照。）。この方式は、電気信号を用いた通信方式だけでなく、光を用いた通信方式でも適用が検討されており、光電気変換デバイスである、レーザダイオード（ＬＤ）、面発光型レーザ（ＶＣＳＥＬ）の速度不足補償などへの適用も考えられている（たとえば、下記特許文献２参照。）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００４−８８６９３号公報

【特許文献2】特開２０１２−４４３９６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、ＦＩＲ方式等により生成したエンファシス信号は、波形整形の自由度が低い。このため、エンファシス信号を用いない場合に比して、アイ開口は改善するが、群遅延などの位相特性の周波数依存が大きくなり、ジッタが増加するなどの問題が生じる。この問題を解決するためには、特許文献２等に記載されているように、分岐するタップ数を増加させるという方法が考えられる。しかし、タップ数を増加させた場合には、回路規模および消費電力が増加するという問題が生じる。

【0006】

一つの側面では、本発明は、タップ数を増加することなく、位相特性を補償でき、良好なエンファシス信号を得られることを目的とする。

【課題を解決するための手段】

【0007】

一つの案では、信号を複数に分岐する分岐部と、前記分岐部により分岐した信号の一部のパス、または複数のパスに設けられ、複数のパス間に遅延差を設けて信号を遅延させる遅延部と、前記分岐部により分岐した信号の一部のパス、または複数のパスに設けられ、信号の低域の透過強度が弱く、高域の透過強度が強い特性を有する位相補償部と、前記複数のパスの信号を加減算して出力する加減算部と、を有するエンファシス信号生成回路を提供する。

【発明の効果】

【0008】

一つの実施形態によれば、タップ数を増加することなく、位相特性を補償でき、良好なエンファシス信号を得ることができる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施の形態１にかかるエンファシス信号生成回路を示す図である。

【図2】図２は、位相補償部の回路例を示す図である。

【図3-1】図３−１は、位相補償部の周波数特性を示す図表である。

【図3-2】図３−２は、位相補償部の周波数特性のシミュレーション結果を示す図表である。

【図4】図４は、位相補償部の他の回路例を示す図である。

【図5】図５は、本発明の実施の形態１による各部の信号波形を示す図表である。

【図6】図６は、本発明の実施の形態１による出力信号の周波数特性のシミュレーション結果を示す図表である。

【図7】図７は、本発明の実施の形態１による発光素子の駆動信号の周波数特性のシミュレーション結果を示す図表である。

【図8】図８は、本発明の実施の形態１における信号の時間波形（アイ開口）のシミュレーション結果を示す図表である。

【図9】図９は、本発明の実施の形態１におけるリミッタ動作時の信号の時間波形（アイ開口）のシミュレーション結果を示す図表である。

【図10-1】図１０−１は、加減算部の回路構成例を示す図である。

【図10-2】図１０−２は、加減算部によるエンファシス整形成分への影響を示す波形図である。

【図11-1】図１１−１は、実施の形態２にかかるエンファシス信号生成回路を示す図である（その１）。

【図11-2】図１１−２は、実施の形態２にかかるエンファシス信号生成回路を示す図である（その２）。

【図11-3】図１１−３は、実施の形態２にかかるエンファシス信号生成回路を示す図である（その３）。

【図12-1】図１２−１は、実施の形態３にかかる位相補償部の他の回路構成例を示す図である（その１）。

【図12-2】図１２−２は、実施の形態３にかかる位相補償部の他の回路構成例を示す図である（その２）。

【図13】図１３は、実施の形態４にかかる位相補償機能を有する加減算部の構成例を示す図である。

【発明を実施するための形態】

【0010】

（実施の形態１）
以下に添付図面を参照して、開示技術の好適な実施の形態を詳細に説明する。図１は、実施の形態１にかかるエンファシス信号生成回路を示す図である。

【0011】

エンファシス信号生成回路１００は、たとえば駆動対象としての発光素子（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ ＬＡＳＥＲ）１２０を直接駆動する駆動信号（エンファシス信号）を生成出力する。

【0012】

このエンファシス信号生成回路１００は、分岐部１０１と、増幅器１０２，１０３と、遅延部１０４と、位相補償部１０５と、加減算部１０６とを含む。分岐部１０１は、入力信号（Ｄａｔａ）を分岐する。図１に示す例では、分岐部１０１は入力信号を２分岐（２タップ）した構成例である。

【0013】

分岐部１０１の一方の出力（パス）には、増幅器１０２が設けられ、増幅器１０２の出力は、加減算部１０６に出力される。分岐部の他方の出力（パス）には、遅延部１０４が設けられ、遅延部１０４により入力信号を所定の遅延量τだけ遅延させる。遅延部１０４の出力は、増幅器１０３により増幅された後、位相補償部１０５により信号が位相補償され、加減算部１０６に出力される。

【0014】

加減算部１０６は、減算部１０６ａと、増幅器１０６ｂとを含む。実施の形態１の加減算部１０６は、減算機能を有する。減算部１０６ａは、分岐された２つの入力信号を減算する。減算部１０６ａは、遅延無しの入力信号（Ｄａｔａ１）から遅延部１０４により遅延された入力信号（Ｄａｔａ２）を減算する（Ｄａｔａ１−Ｄａｔａ２）。この際、２つのパスの信号それぞれに対する所定の加算比を調整することにより、信号の強度を調整でき、波形を整形できる。増幅器１０６ｂからは、増幅後の出力信号（Ｄａｔａ ｏｕｔ）が出力される。この出力信号（Ｄａｔａ ｏｕｔ）は、立ち上がりおよび立ち下がりを強化したエンファシス信号として出力される。このエンファシス信号は、発光素子１２０の駆動信号として用いられる。

【0015】

図１に記載の構成において、加減算部１０６では、位相補償部１０５の出力を減算するため、位相補償部１０５の出力以降、加減算部１０６までのパスは、線形回路、線形増幅回路であることが望ましい。なお、後述するが、非線形回路やリミッタ回路であっても十分効果を得ることができる。また、図１に記載した遅延部１０４と、バッファ（増幅器）１０３、位相補償部１０５の接続の順番は、位相補償（イコライジング）信号の波形を維持できる回路であれば、入れ替えてもよい。

【0016】

図２は、位相補償部の回路例を示す図である。位相補償部１０５は、抵抗２０１と、容量２０２の並列回路であるフィルタ回路２００を信号経路（パス）上に直接接続し、他端が接地された抵抗２０３の一端が接続された回路とを含む。この位相補償部１０５の周波数特性Ｖｏｕｔは、たとえば、下記式（１）により表される。

【0017】

【数1】

【0018】

図３−１は、位相補償部の周波数特性を示す図表、図３−２は、位相補償部の周波数特性のシミュレーション結果を示す図表である。これらの図の（ａ）は横軸が周波数、縦軸が信号の強度であり、（ｂ）は横軸が周波数、縦軸が位相である。

【0019】

図３−１の（ａ）に示すように、位相補償部１０５は、強度で見て低周波数に「零点」と、高周波数に「極」とを有する。そして、図３−１の（ｂ）に示すように、「零点」付近の周波数で位相が進み、「零点」と「極」の中間位置で最も位相が進み、「極」付近で位相が戻る。このように、位相補償部１０５は、入力信号の各周波数のうち、低周波域の信号の透過強度が弱く、高周波域の透過強度が強い特性を有する。

【0020】

上記式（１）は、透過特性に対応している。ただし、周波数が高くなるにつれて「零点」と「極」という順番で「零点」と「極」とを有し、「零点」付近で位相が進み、「極」付近で位相が戻り、低周波域の信号の透過強度が弱く、高周波域の透過強度が強い特性を有する構成であれば、上記式（１）に限らない。そして、「零点」と「極」の位置は出力により駆動される駆動デバイス（ＶＣＳＥＬ１２０）の３ｄＢ帯域幅より低域に設定する。これにより、駆動デバイスの帯域内に「零点」と「極」を有し、駆動デバイスに対して適切なエンファシス信号を出力できる。

【0021】

図４は、位相補償部の他の回路例を示す図である。図４に示す回路は、増幅機能を有する位相補償部１０５であるＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）の回路例である。ＣＴＬＥは図４に示した回路に限らず、既存の回路を利用することができる。

【0022】

図４の回路例では、一対の入力端子ＩＮ，ＩＰがそれぞれ一対のＦＥＴ４０１，４０２のゲートに接続され、ＦＥＴ４０１，４０２のドレインは、抵抗４０３，４０４を介して、電源電圧Ｖ_DDが印加される電源端子４０５に接続される。このドレインは、出力端子ＯＵＴＰ，ＯＵＴＮに接続される。また、ＦＥＴ４０１，４０２のソースは、電源電圧Ｖ_SSが印加される電源端子４０６との間に設けられた電流源４０７，４０８に接続されている。また、ＦＥＴ４０１，４０２のソース間には、抵抗４０９ａおよび容量４０９ｂからなるフィルタ回路４０９が設けられている。

【0023】

フィルタ回路のインピーダンスをＺとしたとき、図４のＣＴＬＥ回路は、加算利得として、（ｇｍＲ_A）／（１＋ｇｍＺ）の特性を有し、図２の回路と同様の特性を有する。

【0024】

図５は、本発明の実施の形態１による各部の信号波形を示す図表である。図１の各部の信号波形を示している。図３−１、図３−２に示した位相補償部１０５の特性により、Ｄａｔａ２の出力は、入力信号に対して遅延量τを有し、高速域（高周波域）５０１で強度が増加し、低速域（低周波域）５０２で強度を減らす信号を生成できる。この点、従来の入力信号に対して遅延量τだけ遅れただけの信号と異なる。この遅延量τを有するＤａｔａ２を用いることにより、出力信号（Ｄａｔａ ｏｕｔ＝Ｄａｔａ１−Ｄａｔａ２）として、所望する波形整形した駆動信号（エンファシス信号）を得ることができる。

【0025】

図６は、本発明の実施の形態１による出力信号の周波数特性のシミュレーション結果を示す図表である。図６の（ａ）は図１に記載の出力信号（Ｄａｔａ ｏｕｔ）の強度特性、（ｂ）は群遅延特性である。実施の形態によれば、図６の（ａ）の強度特性では、高周波域６０１におけるエンファシスを増加させることができる。また、（ｂ）の群遅延特性では、低周波域６０２の特性に凹みを持たせ、群遅延補償による位相特性を改善できる。

【0026】

図７は、本発明の実施の形態１による発光素子の駆動信号の周波数特性のシミュレーション結果を示す図表である。図１に記載の発光素子（ＶＣＳＥＬ）１２０の発光状態（ＶＣＳＥＬ ｏｕｔ）について、（ａ）は強度特性、（ｂ）は群遅延特性である。実施の形態によれば、図７の（ａ）の強度特性では、周波数全域に亘りより平坦な特性線７０１とすることができ、アイ開口を広げることができる。また、（ｂ）の群遅延特性においても、周波数全域に亘りより平坦な特性線７０２とすることができ、ジッタ改善が図れる。

【0027】

図８は、本発明の実施の形態１における信号の時間波形（アイ開口）のシミュレーション結果を示す図表である。図８の右半部が実施の形態１（２タップ）による波形であり、左半部には従来の２タップの回路の波形を示す。

【0028】

図８の（ａ）に示す出力信号（Ｄａｔａ ｏｕｔ）について対比すると、実施の形態では、信号の立ち上がり、立ち下がりがいずれも明確であり、アイ開口についても従来構成に比して広げることができる。（ｂ）の発光状態（ＶＣＳＥＬ ｏｕｔ）について対比すると、実施の形態では、従来構成に比して、アイ開口を広げることができるとともに、クロスポイントがより明確であり、ジッタを低減できることが分かる。

【0029】

図９は、本発明の実施の形態１におけるリミッタ動作時の信号の時間波形（アイ開口）のシミュレーション結果を示す図表である。図９に示す波形は、非線形回路やリミッタ動作が生じた場合の波形を示す。上述したように、一方のタップ内の位相補償部１０５の出力および加減算部１０６は、波形を維持するために線形回路が望ましいが、現実的には非線形回路あるいはリミッタ動作する場合が生じる。しかしながら、図９に示すように、リミッタ動作が生じた場合（図中９０１）であっても、実施の形態（図中右半部）の波形に示すように、アイ開口を広げることができ、ジッタを低減できる。

【0030】

図１０−１は、加減算部の回路構成例を示す図である。加減算部１０６は、一対の入力端子ＩＮ１Ｎ，ＩＮ１Ｐがそれぞれ一対のＦＥＴ１００１，１００２のゲートに接続され、ＦＥＴ１００１，１００２のドレインは、抵抗１００３，１００４を介して、電源電圧Ｖ_DDが印加される電源端子１００５に接続される。このドレインは、出力端子ＯＵＴＰ，ＯＵＴＮに接続される。また、ＦＥＴ１００１，１００２のソースは、電源電圧Ｖ_SSが印加される電源端子１００６との間に設けられた電流源１００７に接続されている（ソース接地）。

【0031】

また、一対の入力端子ＩＮ２Ｎ，ＩＮ２Ｐがそれぞれ一対のＦＥＴ１０１１，１０１２のゲートに接続され、ＦＥＴ１０１１，１０１２のドレインは、抵抗１００３，１００４を介して、電源電圧Ｖ_DDが印加される電源端子１００５に接続される。このドレインは、出力端子ＯＵＴＰ，ＯＵＴＮに接続される。また、ＦＥＴ１０１１，１０１２のソースは、電源電圧Ｖ_SSが印加される電源端子１００６との間に設けられた電流源１０１３，１０１４に接続されている。

【0032】

図１０−２は、加減算部によるエンファシス整形成分への影響を示す波形図である。上記加減算部１０６の回路のエンファシス加算利得は、（ｇｍＲ_A）／（１＋ｇｍＲ_B）で示される。図１０−１の上記構成による通常の加算回路を用いた場合、位相補償部１０５により波形整形をおこなっても、加算回路の非線形性やリミッタ動作により、整形成分が劣化し、適切なエンファシス信号を得ることができない（図１０−２（ｃ）の符号１０２０部分）。

【0033】

加算回路（減算回路）の利得は、差動回路のソースの合成インピーダンスＲ_Bおよびトランジスタのコンダクタンスｇｍの大きさに依存する。このため、実施の形態では、図１０−１に示すように、一対のＦＥＴ１０１１，１０１２のソース間に、抵抗１０１５を設ける。これにより、利得の調整と出力信号の線形性向上を図ることができる。そして、図１０−２（ｄ）に示すように、位相補償部１０５による波形の整形成分を維持できるようになる（図１０−２（ｄ）の符号１０２１部分）。なお、バイポーラトランジスタであれば、一対のエミッタ接地トランジスタのエミッタ間に抵抗１０１５を設ければよい。

【0034】

以上説明した実施の形態１によれば、入力信号を分岐したタップの一つないし複数の個別のパス上に、位相補償部を設けた。この位相補償部は、低周波数に「零点」と、高周波数に「極」とを有し、「零点」付近で位相が進み、「極」付近で位相が戻る。そして、入力信号の各周波数のうち、低周波域の信号の透過強度が弱く、高周波域の透過強度が強い特性を有する。この位相補償部により、タップ内の波形整形機能を改善でき、特に、周波数の強度特性補償だけでなく、位相補償もおこなえる。このため、従来と同一タップ数であってもエンファシス信号やＬＤ出力信号の波形改善を実現できるようになる。

【0035】

（実施の形態２）
実施の形態２は、実施の形態１において説明した位相補償部１０５の配置位置を変更した構成である。図１１−１，図１１−２，図１１−３は、それぞれ実施の形態２にかかるエンファシス信号生成回路を示す図である。図１１−１に示すように、位相補償部１０５は、分岐した一方（遅延部１０４を含まないタップ側）に設けてもよい。この場合、加減算部１０６は、加算部１０６ａにより双方のタップのデータを加算（Ｄａｔａ１＋Ｄａｔａ２）する。また、図１１−２に示すように、分岐した一方および他方の２つのタップにそれぞれ位相補償部１０５を設けてもよい。

【0036】

図１１−３は、分岐部１０１を３分岐とし３タップ構成としている。各タップには、それぞれ位相補償部１０５を設ける。３タップ目のパス経路上には、遅延部１（１０４）により遅延された信号をさらに遅延させる遅延部２（１１０４）と、増幅器１１０３とが配置される。そして、この３タップ目の位相補償部１０５の出力は、加減算部１０６に対して加算入力となる。実施の形態１では、加減算部１０６が減算をおこなうものであったが、図１１−３に示すように、位相補償部１０５の組み合わせにより、加減算部１０６の演算は、減算に限らず加算を含む場合がある。

【0037】

以上説明した実施の形態２によれば、位相補償部は、複数に分岐したタップのいずれに配置してもよく、また、全てのタップに配置してもよい。各タップに配置した位相補償部により、エンファシス信号の波形整形をおこなうことができるようになる。

【0038】

（実施の形態３）
実施の形態３では、位相補償部の他の変形例を説明する。図１２−１、図１２−２は、実施の形態３にかかる位相補償部の他の回路構成例を示す図である。図１２−１に示す位相補償部１０５は、オペアンプ１２０１を用いた構成例である。抵抗２０１と容量２０２の並列回路（フィルタ回路）１２０２は、図２と同様の構成である。フィルタ回路１２０２の出力は、オペアンプ１２０１の非反転入力（＋）に入力され、反転入力（−）は接地されている。そしてオペアンプ１２０１の出力は、抵抗２０３を介して非反転入力に帰還される。オペアンプ１２０１の出力は反転素子１２０３により反転出力される。

【0039】

図１２−２に示す位相補償部１０５は、入力信号がオペアンプ１２０４の非反転入力（＋）に入力され、反転入力（−）は、抵抗２０１と容量２０２の並列回路（フィルタ回路）１２０２と、抵抗１２０５の直列回路を介して接地される。また、オペアンプ１２０４の出力は、抵抗２０３を介して反転入力に帰還される。

【0040】

これら実施の形態３に示す位相補償部においても、低域の透過強度が弱く、高域の透過強度が強い回路であり、低域と高域の強度が変化する点にそれぞれ「極」を持つ。位相補償部は、以上の回路構成に限らずに、強度特性、位相特性などで同様の機能を持つものであれば、他の回路構成としてもよい。

【0041】

（実施の形態４）
図１３は、実施の形態４にかかる位相補償機能を有する加減算部の構成例を示す図である。図１３に示す構成は、上述した図１０−１に示した加減算部１０６の構成とほぼ同様である。そして、図１０−１に示す構成に加えて、一対のＦＥＴ１０１１，１０１２のソース間には、抵抗１３０１ａと、容量１３０１ｂによる並列回路（フィルタ回路）１３０１を設ける。上記構成の加減算部１０６によれば、一対のＦＥＴ１０１１，１０１２のコモンソース間に、位相補償部１０５で用いたものと同様のフィルタ回路１３０１を設ける。

【0042】

これにより、位相補償部１０５の機能を有する加減算部１０６とすることができ、加減算と位相補償を同時におこなう。また、図示はしないが、他の構成例としては、上記同様に、遅延部１０４に上記同様のフィルタ回路を設けることにより、位相補償部１０５の機能を有する遅延部１０４とすることもできる。なお、バイポーラトランジスタであれば、一対のエミッタ接地トランジスタのエミッタ間にフィルタ回路１３０１を設ければよい。

【0043】

以上説明した各実施の形態によれば、入力信号を分岐したタップに位相補償部を設けることにより、従来と同じタップ数でも位相特性をより良好に補償し、良好なエンファシス信号、および発光素子の駆動信号を得ることができるようになる。ここで、実施の形態と同等のエンファシス信号特性を得るには、従来構成では３タップ以上必要である。したがって、実施の形態によれば、従来に比してタップ数を減らすことができ、回路規模を削減し、消費電力を低減できるようになる。

【0044】

また、上述した各実施の形態において、位相補償部や加減算部にＦＥＴを用いる例を説明したが、これに限らず他の半導体素子、たとえば、バイポーラ型トランジスタを用いる構成としても同様の効果を得ることができる。

【0045】

上述した各実施の形態に関し、さらに以下の付記を開示する。

【0046】

（付記１）信号を複数に分岐する分岐部と、
前記分岐部により分岐した信号の一部のパス、または複数のパスに設けられ、信号を遅延させる遅延部と、
前記分岐部により分岐した信号の一部のパス、または複数のパスに設けられ、信号の低域の透過強度が弱く、高域の透過強度が強い特性を有する位相補償部と、
前記複数のパスの信号を加減算して出力する加減算部と、
を有することを特徴とするエンファシス信号生成回路。

【0047】

（付記２）前記位相補償部は、低周波域に強度の零点と高周波域に強度の極を有し、前記零点付近で位相が進み、前記極付近で位相が戻る特性を有することを特徴とする付記１に記載のエンファシス信号生成回路。

【0048】

（付記３）前記位相補償部は、並列に抵抗と容量を接続したフィルタ回路を、信号経路に直列に接続してなることを特徴とする付記１または２に記載のエンファシス信号生成回路。

【0049】

（付記４）前記位相補償部は、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）を用いることを特徴とする付記１または２に記載のエンファシス信号生成回路。

【0050】

（付記５）前記位相補償部は、増幅回路と、並列に抵抗と容量を接続したフィルタ回路とを含むことを特徴とする付記１または２に記載のエンファシス信号生成回路。

【0051】

（付記６）前記位相補償部は、前記加減算部の一対のソース接地トランジスタのソース間に設けた抵抗と容量のフィルタ回路であり、前記加減算部は、信号の加減算と位相補償とを同時におこなうことを特徴とする付記１または２に記載のエンファシス信号生成回路。

【0052】

（付記７）前記位相補償部は、前記零点と前記極の位置を、前記出力により駆動される駆動デバイスの３ｄＢ帯域幅より低域に設定したことを特徴とする付記２に記載のエンファシス信号生成回路。

【0053】

（付記８）前記加減算部から出力されるエンファシス信号の出力を発光素子に供給し、当該発光素子を直接駆動することを特徴とする付記１〜７のいずれか一つに記載のエンファシス信号生成回路。

【0054】

（付記９）前記加減算部の一対のソース接地トランジスタのソース間に抵抗を設けて出力信号の線形性を向上させたことを特徴とする付記１〜８のいずれか一つに記載のエンファシス信号生成回路。

【0055】

（付記１０）前記加減算部の一対のエミッタ接地トランジスタのエミッタ間に抵抗を設けて出力信号の線形性を向上させたことを特徴とする付記１〜８のいずれか一つに記載のエンファシス信号生成回路。

【符号の説明】

【0056】

１００ エンファシス信号生成回路
１０１ 分岐部
１０２，１０３，１１０３ 増幅器
１０４，１１０４ 遅延部
１０５ 位相補償部
１０６ 加減算部
１２０ 発光素子
２００，４０９，１２０２，１３０１ フィルタ回路
２０１，２０３，４０３，４０４，４０９ａ，１００３，１００４，１０１５，１２０５，１３０１ａ 抵抗
２０２，４０９ｂ，１３０１ｂ 容量
１２０１，１２０４ オペアンプ

【図1】

【図2】

【図3-1】

【図3-2】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10-1】

【図10-2】

【図11-1】

【図11-2】

【図11-3】

【図12-1】

【図12-2】

【図13】