発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、上述した縦型パワー半導体素子と回路部とを同一の半導体基板上に設けたパワー半導体装置には小型化および低コスト化が要求される。この要求に応えるため、回路部（縦型パワー半導体素子の制御・保護用回路）の微細化と、単位面積当たりのオン抵抗（ＲｏｎＡ）低減による縦型パワー半導体素子の微細化とによるチップサイズの縮小化が検討されているが、次の問題が生じる。 回路部を微細化するために、制御回路用の横型ＣＭＯＳを構成する横型ｐチャネルＭＯＳＦＥＴ１２２のコンタクトサイズ（金属配線層とｐ⁺型拡散領域との接触面積）を小さくした場合、金属配線層とｐ⁺型拡散領域（すなわちソース電極１１６とｐ⁺型ソース領域１１２、およびドレイン電極１１７とｐ⁺型ドレイン領域１１３）とのコンタクト抵抗（すなわちオン抵抗）が上昇するなど、金属配線層と半導体部とのコンタクト性が悪化する。したがって、回路部を微細化するためには、横型ｐチャネルＭＯＳＦＥＴ１２２の金属配線層と半導体部とのコンタクト性を改善するための対策が必要となるが、プロセスコストが増大するという新たな問題が生じる。 一方、縦型ｎチャネルパワーＭＯＳＦＥＴ１２１では、上述したようにレジストマスク１３３を用いてｐ⁺型拡散領域１０８を形成する場合、次の問題が生じる。図３０〜３２は、従来の半導体装置の製造途中においてマスクずれが生じた状態を示す断面図である。図３０に示すように、ｐ⁺型拡散領域１０８を形成するためのレジストマスク１３３の開口部１３３ａの位置が所定位置からずれた場合（図３０では白抜き矢印で示すように右側へのマスクずれ）、ｐ⁺型拡散領域１０８は、レジストマスク１３３のずれ量に応じて所定位置よりもずれた位置に形成される。 そして、図３１に示すように、コンタクトホール１１０ａを形成するためのレジストマスク１３５の開口部１３５ａの位置が、レジストマスク１３３の開口部１３３ａがずれた方向と反対方向にずれた場合（図３１では白抜き矢印で示すように左側へのマスクずれ）、ｐ⁺型拡散領域１０８から離れた位置にコンタクトホール１１０ａが形成される。このとき、マスクずれの程度によっては、コンタクトホール１１０ａにｐ⁺型拡散領域１０８が露出されない虞がある。この場合、図３２に示すように、ソース電極１１０（金属配線層）とｐ⁺型拡散領域１０８とが接触しないため（符号１４１で示す部分）、金属配線層と半導体部とのコンタクト性が悪化する。 したがって、ソース電極１１０とｐ⁺型拡散領域１０８とを接触させるために、ｐ⁺型拡散領域１０８を形成するためのレジストマスク１３３と、コンタクトホール１１０ａ形成用のレジストマスク１３５とのずれに対するマージンを確保した素子寸法で素子設計を行う必要がある。具体的には、例えばコンタクトホール１１０ａの幅（トレンチ１０３が並ぶ方向の幅、以下、単に幅とする）を、マスクずれに対するマージンを加算した広い幅にする必要がある。しかしながら、特にセルピッチやコンタクトサイズの小さいトレンチゲート構造の縦型ＭＯＳＦＥＴにおいて、マスクずれに対するマージンを確保することはさらなる微細化を進める上での障害となる。 この発明は、上述した従来技術による問題点を解消するため、金属配線層と半導体部とのコンタクト性がよく、かつ微細化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明にかかる半導体装置および半導体装置の製造方法によれば、第２，３拡散領域によってそれぞれ第３，４半導体領域を部分的に高不純物濃度とすることができるため、金属配線層と半導体部（第３，４半導体領域）との接続をとるためのコンタクトホールの幅を狭くして微細化を図った場合においても、金属配線層と半導体部とのコンタクト性を向上させることができるという効果を奏する。