特許 6039179 センサスタックおよび検出器アレイの形成方法、検出器アレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6039179

(24)【登録日】2016年11月11日

(45)【発行日】2016年12月7日

(54)【発明の名称】センサスタックおよび検出器アレイの形成方法、検出器アレイ

(51)【国際特許分類】

   G01T 7/00 20060101AFI20161128BHJP

   A61B 6/03 20060101ALI20161128BHJP

【ＦＩ】

   G01T7/00 A

   A61B6/03 320W

【請求項の数】9

【外国語出願】

【全頁数】24

(21)【出願番号】特願2011-259727(P2011-259727)

(22)【出願日】2011年11月29日

(65)【公開番号】特開2012-118073(P2012-118073A)

(43)【公開日】2012年6月21日

【審査請求日】2014年11月20日

(31)【優先権主張番号】12/956,139

(32)【優先日】2010年11月30日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390041542

【氏名又は名称】ゼネラル・エレクトリック・カンパニイ

(74)【代理人】

【識別番号】100137545

【弁理士】

【氏名又は名称】荒川 聡志

(74)【代理人】

【識別番号】100105588

【弁理士】

【氏名又は名称】小倉 博

(74)【代理人】

【識別番号】100129779

【弁理士】

【氏名又は名称】黒川 俊久

(72)【発明者】

【氏名】ジョン・エリック・ツカジク

(72)【発明者】

【氏名】ジェームズ・ウィルソン・ローズ

(72)【発明者】

【氏名】ジョナサン・デイビッド・ショート

(72)【発明者】

【氏名】チャールズ・ジェラード・ウォイチック

【審査官】 藤本 加代子

(56)【参考文献】

【文献】 特開２００９−０７４９６４（ＪＰ，Ａ）

【文献】 特表２００１−５２７２９５（ＪＰ，Ａ）

【文献】 国際公開第２０１０／０９１６９５（ＷＯ，Ａ１）

【文献】 特開２００６−２０２７９１（ＪＰ，Ａ）

【文献】 特開２００８−２３５９２８（ＪＰ，Ａ）

【文献】 特表２００９−５３２６７６（ＪＰ，Ａ）

【文献】 特開２００８−１２２１１６（ＪＰ，Ａ）

【文献】 特表２００７−５２４２３４（ＪＰ，Ａ）

【文献】 特開２０１１−２２６８１７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｔ １／２０

Ｇ０１Ｔ １／２４

Ｇ０１Ｔ ７／００

Ａ６１Ｂ ６／００

Ａ６１Ｂ ６／０３

(57)【特許請求の範囲】

【請求項1】

センサスタックを形成する方法であって、
第１の面及び第２の面を有する基板を設けるステップと、
第１の面及び第２の面を有する集積回路を、前記基板の前記第１の面に配置するステップであって、前記集積回路は、前記集積回路の前記第１の面に配置された第１の複数の接点パッドを備える、ステップと、
複数のセンサ素子を有するセンサアレイを設けるステップであって、前記センサ素子のそれぞれは、第１の面及び第２の面を有し、前記センサアレイは、前記センサアレイの第２の面に配置された第２の複数の接点パッドを備える、ステップと、
前記集積回路の前記第２の面が前記基板の前記第１の面に対して傾斜するように、前記集積回路の前記第２の面と前記基板との間にスペーサ素子を配置するステップと、
１つ以上の楔形のインターポーザ素子と、前記インターポーザ素子を貫通して配置された１つ以上のスルービアとを有するインターポーザを、前記センサアレイの前記１つ以上のセンサ素子と前記集積回路との間に配置して、前記センサアレイを前記集積回路の前記第１の面から持ち上げ、前記１つ以上のセンサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるようにするステップであって、前記インターポーザは、前記センサアレイの前記各センサ素子の前記第２の面を前記集積回路の前記第１の面と結合するように構成されている、ステップと、
前記集積回路の前記第１の面の前記第１の複数の接点パッドを、前記センサアレイの前記第２の面の前記第２の複数の接点パッドと動作可能に結合して、タイル状配列が可能なセンサスタックを形成するステップと、
を含む方法。

【請求項2】

タイル状配列が可能な検出器アレイを形成する方法であって、
タイル状配列が可能なセンサスタックを形成するステップであって、
第１の面及び第２の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第２の面に配置された第１の複数の接点パッドを備える、ステップと、
第１の面及び第２の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子と前記集積回路との間に楔形のインターポーザ素子を配置するステップであって、前記インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第１の面から持ち上げるように構成され、前記インターポーザ素子は、前記インターポーザ素子を貫通して配置されたスルービアを備え、前記インターポーザ素子は、前記センサ素子の前記第２の面を前記集積回路の前記第１の面と動作可能に結合するように構成されている、ステップと、
前記センサ素子の前記第２の面の前記第１の複数の接点パッドを前記集積回路の前記第１の面の第２の複数の接点パッドと動作可能に結合して、タイル状配列が可能な前記センサスタックを形成するステップと、
を含むステップと、
基板の第１の面に、複数のタイル状配列が可能なセンサスタックをタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、
を含む方法。

【請求項3】

タイル状配列が可能な検出器アレイを形成する方法であって、
第１の複数の、タイル状配列が可能な階段状センサスタックを形成するステップであって、
第１の面及び第２の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第２の面に配置された第１の複数の接点パッドを備える、ステップと、
第１の面及び第２の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子と前記集積回路との間に階段状のインターポーザ素子を配置するステップであって、前記インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第１の面から持ち上げるように構成され、前記インターポーザ素子は、前記インターポーザ素子を貫通して配置されたスルービアを備え、前記インターポーザ素子は、前記センサ素子の前記第２の面を前記集積回路の前記第１の面と動作可能に結合するように構成されている、ステップと、
前記センサ素子の前記第２の面の前記第１の複数の接点パッドを前記集積回路の前記第１の面の第２の複数の接点パッドと動作可能に結合して、前記第１の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、
を含むステップと、
第２の複数のセンサスタックを形成するステップであって、
第１の面及び第２の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第２の面に配置された第１の複数の接点パッドを備える、ステップと、
第１の面及び第２の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子の前記第２の面の前記第１の複数の接点パッドを前記集積回路の前記第１の面の第２の複数の接点パッドと動作可能に結合して、前記第２の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、
を含むステップと、
前記第１の複数の、タイル状配列が可能な階段状センサスタック及び前記第２の複数の、タイル状配列が可能な階段状センサスタックを、基板の第１の面にタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、
を含む方法。

【請求項4】

前記インターポーザ素子の第１の面は、長方形の形状を有する、請求項１乃至３のいずれかに記載の方法。

【請求項5】

前記センサアレイの前記１つ以上のセンサ素子を、前記集積回路の領域の一部分の上に配置するステップと、
を含む、請求項１に記載の方法。

【請求項6】

前記センサスタックによりコンピュータ断層撮影（ＣＴ）イメージングシステムで使用するように構成された検出器アレイを作成するステップを含む、請求項１乃至５のいずれかに記載の方法。

【請求項7】

検出器アレイ（３０、４０、７０、１１０）であって、
第１の面及び第２の面を有する基板（７２）と、
平面型検出器アレイを形成するために前記基板（７２）の前記第１の面に配列された、複数のタイル状配列が可能なセンサスタック（３２、４２、５０）と、を備え、前記複数のタイル状配列が可能なセンサスタック（３２、４２、５０）のそれぞれは、
第１の面及び第２の面を有するセンサ素子（５２）であって、前記センサ素子（５２）の前記第２の面に配置された第１の複数の接点パッド（８２）を備える、センサ素子（５２）と、
第１の面及び第２の面を有する集積回路（５４）と、
前記集積回路の前記第２の面が前記基板の前記第１の面に対して傾斜するように、前記集積回路の前記第２の面と前記基板との間に配置されるスペーサ素子と、
自身を貫通して配置された１つ以上のスルービア（９０）を有する、楔形のインターポーザ素子（５６）であって、前記インターポーザ素子（５６）は、前記センサ素子（５２）と前記集積回路（５４）との間に配置され、前記センサ素子（５２）を前記集積回路（５４）の前記第１の面から持ち上げ、前記センサ素子（５２）から成る平面が検出器アレイ法線に対して局所的に垂直であるようにするように構成され、前記インターポーザ素子（５６）は、前記センサ素子（５２）の前記第２の面を前記集積回路（５４）の前記第１の面と動作可能に結合するように構成されている、インターポーザ素子（５６）と、を備え、
前記センサ素子（５２）の前記第２の面の前記第１の複数の接点パッド（８２）を、前記集積回路（５４）の前記第１の面の第２の複数の接点パッド（８６）と動作可能に結合することにより、タイル状配列が可能な前記センサスタック（５０）が形成される、
検出器アレイ（３０、４０、７０、１１０）。

【請求項8】

前記インターポーザ素子（５６）は、
１つ以上のルーティング層（９２）、１つ以上のルーティングパターン、又は前記１つ以上のルーティング層及び前記１つ以上のルーティングパターンの両方と、
前記インターポーザ素子の第１の面に配置された上面接点パッド、及び前記インターポーザ素子の第２の面に配置された底面接点パッドと、
を更に備える、請求項７に記載の検出器アレイ（３０、４０、７０、１１０）。

【請求項9】

前記集積回路を他の電子回路と動作可能に結合するワイヤボンド又はフレキシブル相互接続を備え、
前記基板（７２）と前記集積回路との間に隙間空間が形成され、
該隙間空間に前記ワイヤボンド又はフレキシブル相互接続部が配置される、請求項７または８に記載の検出器アレイ（３０、４０、７０、１１０）。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、センサアレイに関し、特に、モジュール式センサアレイの構築に関する。

【背景技術】

【0002】

センサやトランスデューサは、或る形式の入力信号を別の形式の出力信号に変換する素子である。よく使用されるトランスデューサとして、光センサ、熱センサ、音響センサ等がある。生物医学の非侵襲的診断や材料の非破壊試験（ＮＤＴ）等、多岐にわたる様々な用途において、センサアレイの使用が不可欠であり、その場合、センサは、二次元（即ち、Ｘ−Ｙ平面）で構成されることが多い。更に、医療用及び工業用のイメージング、非破壊試験（ＮＤＴ）及び検査、セキュリティ、荷物スキャン、天体物理学、医学等の用途では、広い範囲を網羅するセンサの使用が不可欠であろう。Ｘ線、コンピュータ断層撮影（ＣＴ）、超音波、マンモグラフィ等の医療診断の分野では、広い範囲を網羅するセンサを用いることが望ましいであろう。例えば、Ｘ線イメージングシステムでは、Ｘ線検出器の範囲を網羅するために大面積トランスデューサが有用であろう。更に、医療用以外の用途では、更に大きなアレイが必要とされるであろう。

【0003】

上述のように、大面積検出器アレイは、特定の用途にとって望ましい特性を有している。大面積検出器アレイは、複数のセンサモジュールを配列して形成可能である。更に、アレイ内の各センサモジュールのエッジを、隣接するモジュールのエッジに整合させて、大きなギャップやオフセットが無いようにすることが望ましい。しかし、このような、タイル状配列が可能な構造を実現することは、困難になりつつある。具体的には、センサ検出素子は、読み出し用の特定用途向け集積回路（ＡＳＩＣ）に電気的に接続することが必要であるため、相互接続が高密度になると、ＡＳＩＣの接点パッドとセンサの接点パッドとの間に密接な対応が必要になる。ＡＳＩＣの接点は、典型的には、片側にのみ配置されている。更に、ＡＳＩＣは、これらの接点パッドを用いてＡＳＩＣとセンサとを結合することに加えて、これらの接点パッドを用いて、他のシステム電子回路との電力接続及びデジタル通信接続を行う必要がある。したがって、センサ及びシステムの両方の相互接続をこのＡＳＩＣ表面に接続するとともに、四角タイル状配列構造及び高画素ピッチをセンサ内で支持する、何らかの手段を実装することが望ましい。

【0004】

現時点で利用可能な技術では、ＡＳＩＣの上面がセンサ素子の底面に直接接合される、モジュールの階段状アレイを使用するのが一般的である。この場合は、ＡＳＩＣ上のバンプボンドアレイとセンサ上のバンプボンドアレイとが合致することが必要である。更に、ＡＳＩＣチップは、水平方向に、センサ素子よりも延長され、この延長部分に、ＡＳＩＣの上面とバックプレーン層とを結合するワイヤボンドが配置される。残念なことに、ＡＳＩＣのこの延長部分があるために、後続のモジュールを垂直方向に持ち上げてワイヤボンド用の隙間空間を設ける必要がある。更に、この検出器アレイの全てのモジュールが同じ平面にきちんと並んでいるとは限らない。このようなずれによって、Ｘ線源から各モジュールへの距離が異なってしまうために、理想的なイメージングジオメトリが得られないことが不利である。特に、Ｘ線の入射方向が垂直でない場合は、あるモジュールが別のモジュールの邪魔になって影ができる可能性がある。

【0005】

現在、別の或る技術では、センサモジュールを屋根瓦や魚の鱗のように重なり合うように配列して、検出器アレイを形成する。この実施形態では、センサモジュールの延長部分及びワイヤボンドが、センサモジュールに角度を付けて設けられた空間によって実現される。しかし、センサモジュールのエッジが一直線に並んでいないため、モジュール平面法線は、局所的には、検出器平面法線に整合していない。即ち、この技術では、理想的なイメージングジオメトリは得られない。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】米国特許第７３６１５９３号明細書

【発明の概要】

【0007】

したがって、大面積検出器アレイを組み立てることを可能にするセンサモジュールを有することが望ましいであろう。具体的には、複数のセンサモジュールを本明細書に詳述のように配列することによって作製される検出器アレイが必要とされている。更に、システムのサイズ、複雑さ、及び相互接続の長さを最小限にし、検出器アレイの性能を強化するために、センサモジュールを効率良くタイル状に配列して高密度大面積検出器アレイを形成することが望ましい。

【0008】

本発明の技術の態様によると、センサスタックを形成する方法を提供する。本方法は、第１の面及び第２の面を有する基板を設けるステップを含む。本方法は更に、第１の面及び第２の面を有する集積回路を、基板の第１の面に配置するステップを含み、集積回路は、この集積回路の第１の面に配置された第１の複数の接点パッドを含む。本方法は更に、複数のセンサ素子を有するセンサアレイを設けるステップを含み、各センサ素子は、第１の面及び第２の面を有し、センサアレイは、このセンサアレイの第２の面に配置された第２の複数の接点パッドを含む。本方法は更に、１つ以上のインターポーザ素子と、このインターポーザ素子を貫通して配置された１つ以上のスルービアとを有するインターポーザを、センサアレイの１つ以上のセンサ素子と集積回路との間に配置して、センサアレイを集積回路の第１の面から持ち上げ、１つ以上のセンサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるようにするステップを含み、インターポーザは、センサアレイの各センサ素子の第２の面を集積回路の第１の面と動作可能に結合するように構成される。本方法は更に、集積回路の第１の面の第１の複数の接点パッドを、センサアレイの第２の面の第２の複数の接点パッドと動作可能に結合して、タイル状配列が可能なセンサスタックを形成するステップを含む。

【0009】

本発明の技術の他の態様によると、タイル状配列が可能な検出器アレイを形成する方法を提供する。本方法は、タイル状配列が可能なセンサスタックを形成するステップを含み、このタイル状配列が可能なセンサスタックを形成するステップは、第１の面及び第２の面を有するセンサ素子を設けるステップであって、センサ素子は、センサ素子の第２の面に配置された第１の複数の接点パッドを含む、ステップと、第１の面及び第２の面を有する集積回路の領域の一部分にセンサ素子を配置するステップと、センサ素子と集積回路との間に楔形インターポーザ素子を配置するステップであって、楔形インターポーザ素子は、センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、センサ素子を集積回路の第１の面から持ち上げるように構成され、楔形インターポーザ素子は、この楔形インターポーザ素子を貫通して配置されたスルービアを含み、インターポーザは、センサ素子の第２の面を集積回路の第１の面と動作可能に結合するように構成されている、ステップと、センサ素子の第２の面の第１の複数の接点パッドを集積回路の第１の面の第２の複数の接点パッドと動作可能に結合して、タイル状配列が可能なセンサスタックを形成するステップと、を含む。本方法は更に、基板の第１の面に、複数のタイル状配列が可能なセンサスタックをタイル状に配列して、タイル状配列が可能な検出器アレイを形成するステップを含む。

【0010】

本発明の技術の更なる態様によると、タイル状配列が可能な検出器アレイを形成する方法を提供する。本方法は、第１の複数の、タイル状配列が可能な階段状センサスタックを形成するステップを含み、この第１の複数の階段状センサスタックを形成するステップは、第１の面及び第２の面を有するセンサ素子を設けるステップであって、センサ素子は、センサ素子の第２の面に配置された第１の複数の接点パッドを含む、ステップと、第１の面及び第２の面を有する集積回路の領域の一部分にセンサ素子を配置するステップと、センサ素子と集積回路との間に階段状インターポーザ素子を配置するステップであって、階段状インターポーザ素子は、センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、センサ素子を集積回路の第１の面から持ち上げるように構成され、階段状インターポーザ素子は、この階段状インターポーザ素子を貫通して配置されたスルービアを含み、階段状インターポーザ素子は、センサ素子の第２の面を集積回路の第１の面と動作可能に結合するように構成されている、ステップと、センサ素子の第２の面の第１の複数の接点パッドを集積回路の第１の面の第２の複数の接点パッドと動作可能に結合して、第１の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、を含む。本方法は更に、第２の複数のセンサスタックを形成するステップを含み、この第２の複数のセンサスタックを形成するステップは、第１の面及び第２の面を有するセンサ素子を設けるステップであって、センサ素子は、このセンサ素子の第２の面に配置された第１の複数の接点パッドを含む、ステップと、第１の面及び第２の面を有する集積回路の領域の一部分にセンサ素子を配置するステップと、センサ素子の第２の面の第１の複数の接点パッドを集積回路の第１の面の第２の複数の接点パッドと動作可能に結合して、第２の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、を含む。本方法は更に、第１の複数の、タイル状配列が可能な階段状センサスタック及び第２の複数の、タイル状配列が可能な階段状センサスタックを、基板の第１の面にタイル状に配列して、タイル状配列が可能な検出器アレイを形成するステップを含む。

【0011】

本発明の技術の更に別の態様によると、検出器アレイを提供する。本検出器アレイは、第１の面及び第２の面を有する基板を含む。更に、本検出器アレイは、平面型検出器アレイを形成するために基板の第１の面に配列された、複数のタイル状配列が可能なセンサスタックを含み、複数のタイル状配列が可能なセンサスタックのそれぞれは、第１の面及び第２の面を有するセンサ素子であって、このセンサ素子の第２の面に配置された第１の複数の接点パッドを含むセンサ素子と、第１の面及び第２の面を有する集積回路と、自身を貫通して配置された１つ以上のスルービアを有するインターポーザ素子であって、インターポーザ素子は、センサ素子と集積回路との間に配置され、センサアレイを集積回路の第１の面から持ち上げ、センサ素子から成る平面が検出器アレイ法線に対して局所的に垂直であるようにするように構成され、インターポーザ素子は、センサ素子の第２の面を集積回路の第１の面と動作可能に結合するように構成されている、インターポーザ素子と、を含み、センサ素子の第２の面の第１の複数の接点パッドは、集積回路の第１の面の第２の複数の接点パッドと動作可能に結合されて、タイル状配列が可能なセンサスタックを形成する。

【図面の簡単な説明】

【0012】

【図1】本発明の技術の態様による、検出器アレイを形成する方法の概略図である。

【図2】本発明の技術の態様による、階段状インターポーザ又は楔形インターポーザを含むセンサモジュールを用いて形成される平面型検出器アレイの一実施形態の概略図である。

【図3】本発明の技術の態様による、階段状インターポーザ又は楔形インターポーザを含むセンサモジュールを用いて形成される円弧形検出器アレイの一実施形態の概略図である。

【図4】本発明の技術の態様による、楔形インターポーザ素子を有するセンサスタックを形成する方法の概略図である。

【図5】本発明の技術の態様による、図４のセンサスタックを複数用いて平面型検出器アレイを形成する方法の概略図である。

【図6】本発明の技術の態様による、自身を貫通して配置されたスルービアを有し、図２及び３の検出器モジュールにおいて使用されるように構成された楔形インターポーザの一実施形態の概略図である。

【図7】本発明の技術の態様による、図６の楔形インターポーザの楔角の計算の概略図である。

【図8】本発明の技術の態様による、階段状インターポーザ素子を有する複数の階段状センサスタックを用いて平面型検出器アレイを形成する方法の概略図である。

【図9】本発明の技術の態様による、図８の平面型検出器アレイの形成に用いる階段状センサスタックの実施形態の概略図である。

【図10】本発明の技術の態様による、図８の平面型検出器アレイの形成に用いる階段状センサスタックの実施形態の概略図である。

【図11】本発明の技術の態様による、図８の平面型検出器アレイの形成に用いる階段状センサスタックの実施形態の概略図である。

【図12】ＣＴイメージングシステムの形式のイメージングシステムの一例のブロック図である。

【図13】図１２のＣＴシステムの物理的実装のブロック図である。

【発明を実施するための形態】

【0013】

全図面を通じて同様の符号で同様のパーツを示す添付図面を参照しながら下記の説明を読めば、本発明のこれら及びその他の特徴、態様、及び利点の理解が深まるであろう。

【0014】

以下で詳述するように、検出器アレイを形成するシステム及び方法、並びに大面積検出器アレイの各種実施形態を紹介する。以下で説明する方法及び検出器アレイを用いることにより、局所的に滑らかな表面を有する、大面積の平面型又は円弧形検出器アレイを形成する。

【0015】

以下に示す実施例については、コンピュータ断層撮影（ＣＴ）イメージングシステムで使用するように構成された検出器アレイの文脈で説明するが、本検出器アレイを他のイメージングシステムで使用することも、本発明の技術と組み合わせる形で考慮していることを理解されたい。そのような他のイメージングシステムとして、Ｘ線イメージングシステム、超音波イメージングシステム、磁気共鳴（ＭＲ）イメージングシステム、ポジトロン放出断層撮影（ＰＥＴ）イメージングシステム、単光子放出コンピュータ断層撮影（ＳＰＥＣＴ）イメージングシステム等がある。更に、本検出器アレイを、設備の診断及び検査、荷物検査、セキュリティ等の他の用途で使用することも考慮している。

【0016】

以下、図面を参照していく。図１は、Ｘ線イメージングシステムやＣＴイメージングシステム等のシステムで使用する、タイル状配列が可能な平面型検出器アレイを形成する方法の論理例を示すフローチャート１０である。そのように形成される検出器アレイは、複数の入力信号を検知可能である。本明細書で用いる「検出器アレイ」という用語は、複数のセンサスタックの所定の配列を意味する。更に、一実施形態では、「平面型検出器アレイ」という用語は、複数のセンサスタックを配列することによって形成される検出器アレイを意味し、この配列は、複数のセンサスタックから成る平面が局所的に検出器法線に垂直であって、検出器アレイが局所的に滑らかな表面を有するように行われることに注意されたい。更に、平面型検出器アレイは、平面パネル形検出器アレイ又は円弧形検出器アレイ等であってよいことにも注意されたい。また、本明細書で用いる「センサアレイ」という用語は、１つ以上のセンサ又はセンサ素子の配列を意味する。更に、「センサスタック」という用語は、少なくとも１つのセンサ素子、集積回路（ＡＳＩＣ等）、及びそれらの間に配置されたインターポーザ素子のスタックされた配列を意味する。

【0017】

図１に示すように、本方法は、まずステップ１２で、基板を設ける。この基板は、第１の面及び第２の面を有する。また、この基板は、リジッド基板であっても、フレキシブル基板であってもよい。一実施形態では、リジッド基板は、高密度有機材料を用いて形成可能であり、例えば、発泡テフロン（商標）（例えば、Ｒｏｇｅｒｓ ２８００、ＦＲ４、ＢＴ等のラミネート材料）で作製された多層基板を用いて形成可能である。或いは、リジッド基板は、セラミック（９６％アルミナ）やＳｉインターポーザのような無機材料を用いても形成可能である。更に、フレキシブル基板は、ポリイミド薄膜を用いて形成可能である。更に、実施形態によっては、基板は、他のシステム電子回路を含むバックプレーン層になっていてもよい。

【0018】

次に、ステップ１４で、それぞれが第１の面及び第２の面を有する１つ以上の集積回路を、基板の第１の面に配置する。具体的には、この１つ以上の集積回路の第２の面と、基板の第１の面とを結合する。一実施形態では、この１つ以上の集積回路は、ワイヤボンディングやフリップチップアタッチ等の従来の組立方法で基板と結合可能である。なお、実施形態によっては、この１つ以上の集積回路は、特定用途向け集積回路（ＡＳＩＣ）等であってよい。更に、この１つ以上の集積回路のそれぞれの第１の面に、複数の接点パッドを配置する。これらの接点パッドを用いて、この１つ以上の集積回路を１つ以上のセンサ素子と結合する。更に、これらの接点パッドは、集積回路から他のシステム電子回路（例えば、基板内のシステム電子回路）への電力接続及び／又はデジタル通信接続を促進する。

【0019】

更に、ステップ１６では、センサアレイを設ける。前述のように、「センサアレイ」という用語は、放射信号、音響信号、光信号等の入力信号を検出するように構成された、１つ以上のセンサ素子のパターン化された配列を意味する。この１つ以上のセンサ素子は、それぞれが第１の面及び第２の面を有している。実施形態によっては、この１つ以上のセンサ素子の第１の面は、入力信号を受信するように構成される。更に、各センサ素子の第２の面に、複数の接点パッドを配置する。ただし、実施形態によっては、各センサ素子の第２の面に、接点パッドが１つしか配置されない場合がある。これらの接点パッドにより、センサアレイの各センサ素子と集積回路とが動作可能に結合される。

【0020】

前述のように、基板の一方の面において各センサ素子が組み立てられ、基板の他方の面において１つ以上の集積回路（ＩＣ）が組み立てられて、タイル状配列が可能なモジュールが形成された、ほぼ平面型の検出器アレイを形成することが望ましい。これらのモジュールのアレイを、次のレベルの担体として組み上げて、より大きなセンサアレイにすることが可能である。本発明の技術の態様によると、インターポーザを用いて、ほぼ平面型の検出器アレイを形成することにより、現在利用可能な技術の弱点を回避することが可能である。周知のように、インターポーザは、ある接続点と別の接続点との間のルーティングを行う電気的インタフェースである。具体的には、インターポーザの目的は、一例では、接続点のピッチを広げること（変更すること）、或いは、ある接続点から別の接続点への再ルーティングを行うことである。なお、実施形態によっては、インターポーザはリジッドインターポーザであってよく、別の実施形態では、インターポーザはフレキシブルインターポーザであってよい。例えば、リジッドインターポーザにはＦＲ４材料等を用いてよく、フレキシブルインターポーザにはポリイミド等を用いてよい。更に、インターポーザには、セラミック材料又は有機材料等を用いてよい。

【0021】

具体的には、本発明の技術の態様によると、ほぼ平面型の検出器アレイの作製を容易にするために、インターポーザを用いる。より具体的には、ステップ１８において、センサアレイの１つ以上のセンサ素子と、１つ以上の集積回路との間に、１つ以上のインターポーザ素子を有するインターポーザを配置する。これらのインターポーザ素子は、各センサ素子を、それぞれに対応する集積回路と動作可能に結合するように構成されている。更に、インターポーザの第１の面に複数の上面接点パッドを配置する。これらの接点パッドは、センサアレイの各センサ素子の第２の面に配置された接点パッドにインターポーザを動作可能に結合するように構成されている。更に、インターポーザの第２の面に複数の底面接点パッドを配置する。これらの底面接点パッドは、各集積回路の第１の面に配置された接点パッドにインターポーザを結合するように構成されている。

【0022】

更に、本発明の技術の更なる態様によると、センサ素子と集積回路との間にそのように配置されたインターポーザを用いることにより、センサアレイを集積回路の第１の面から持ち上げて、センサアレイと集積回路との間に隙間空間を設ける。集積回路と他の電子回路とを動作可能に結合するためのワイヤボンド及び／又は他のフレキシブル相互接続を、インターポーザを使用して設けられた、センサアレイと集積回路との間の隙間空間に配置することが可能である。

【0023】

更に、本発明の技術の更なる態様によると、インターポーザ素子には、インターポーザ素子を貫通する１つ以上のスルービアが配置されている。また、一実施形態では、スルービアは、スルーシリコンビア（ＴＳＶ）等であってよい。周知のように、スルーシリコンビアは、シリコンウェハ又はダイを貫通する垂直方向の接続であり、パッケージの占有面積を減らしながらパッケージ内のデバイス間結合を支援するように構成されている。本実施形態では、インターポーザ素子のＴＳＶは、電力信号、グラウンド信号、アナログ信号、及び／又はデジタル信号がセンサアレイからＴＳＶを通って集積回路に直接ルーティングされることを可能にする。具体的には、これらのビアは、センサアレイのセンサ素子と集積回路との間のどの接続のルーティングにも用いられている。

【0024】

更に、一実施形態では、インターポーザは、多層セラミック材料を用いて形成可能である。インターポーザは、水平方向ルーティング層を１つ以上含んでよく、水平方向ルーティング層は、ＩＣダイの入出力（Ｉ／Ｏ）パッドと、センサ上の対応する要素との相互接続が基板によって可能であるように、ピッチ適応を支援するように構成されている。また、インターポーザは、１つ以上の水平方向ルーティングパターンを含み得、水平方向ルーティングパターンは、上面接点パッドと底面接点パッドとの、インターポーザにおける結合を助けるように構成されている。これらの水平方向ルーティングパターンは、実施形態によっては、メタライズドパターン等であってよい。

【0025】

更に、本発明の技術の例示的態様によると、インターポーザは、厚さが一様でないインターポーザ素子を含んでいる。例えば、インターポーザ素子の厚さは、ほぼ平面型の検出器アレイを形成するために必要な厚さに応じて変化可能である。具体的には、検出器アレイにおいてセンサ素子同士が同じ平面に配置されるように、インターポーザ素子の厚さを、センサ素子に応じて変化させることが可能である。なお、平面型検出器アレイのセンサ素子の高さによっては、インターポーザ素子を使用してセンサアレイのセンサ素子を持ち上げなくてもよい場合がある。

【0026】

本発明の技術の更なる態様によると、インターポーザは、正方形又は長方形のインターポーザ素子を含んでよい。別の実施形態では、インターポーザ素子は、楔形であってもよい。なお、インターポーザ素子は正方形、長方形、又は楔形であると説明しているが、他の形状のインターポーザ素子も考えられる。以上のような実施形態については、図４〜１１を参照して詳述する。

【0027】

次に、ステップ２０で、１つ以上のインターポーザ素子を用いて、センサアレイの各センサ素子を１つ以上の集積回路と動作可能に結合する。具体的には、各センサ素子の第２の面にある接点パッドを、インターポーザの第１の面にある上面接点パッドと結合する。実施形態によっては、センサ素子の第２の面の接点パッドをインターポーザの第１の面の上面接点パッドと結合するにあたり、ＡＳＩＣダイのフリップチップアタッチ（ＦＣＡ）又はワイヤボンディングのいずれかを用いる。ＦＣＡの場合は、Ｉ／Ｏパッドの全面配列を用いて、センサ素子をインターポーザと結合することが可能である。一方、ワイヤボンディングの場合は、Ｉ／Ｏパッドの外周配列を用いて、センサ素子をインターポーザと結合することが可能である。更に、ステップ２０では、集積回路をインターポーザ素子と結合する。これは、インターポーザの第２の面にある底面接点パッドを、集積回路の第１の面にある接点パッドに接着することにより行われる。実施形態によっては、各センサ素子の第２の面の接点パッドをインターポーザの第１の面の上面接点パッドと結合するにあたり、エリアアレイ組立工程を用いる。Ｓｉデバイスの場合は、ＦＣＡ工程を用いるのが一般的である。これに対し、この工程の変形形態では、ダイ表面において銀充填導電性エポキシとともに金スタッドバンプを使用することが必要であり、これは、従来のはんだＦＣＡ法の場合よりもかなり低温で実行可能である。また、インターポーザ素子が不要なセンサ素子であれば、対応する集積回路と直接結合することも可能である。

【0028】

ステップ１２〜２０の処理の結果として、複数のセンサスタック２２が形成される。したがって、実施形態によっては、検出器アレイを形成する方法は、複数のセンサスタック２２を形成するステップを含む。具体的には、センサ素子と集積回路との間に所望の厚さのインターポーザ素子を配置して、センサスタック２２を形成する。このように、センサ素子、インターポーザ素子、及び集積回路をスタックすることにより、四角タイル状配列が可能なセンサスタック２２の作製が可能になる。具体的には、センサスタック２２は、集積回路の第１の面を、センサ素子の第２の面に結合することを可能にする。更に、センサスタック２２は、集積回路の同じ第１の面と、他のシステム電子回路とを結合することを可能にする。

【0029】

このように形成された、四角タイル状配列が可能なセンサスタック２２を、ステップ２４で、基板の第１の面に所定のパターンで配列する。具体的には、基板の第１の面にセンサスタック２２をタイル状に配列して、ほぼ平面型の検出器アレイを形成することが可能である。センサスタック２２を所定のパターンで配列して、ほぼ平面型の検出器アレイを形成した後、集積回路と他のシステム電子回路とを結合する。一実施形態では、ワイヤボンドを用いて、集積回路と他のシステム電子回路とを動作可能に結合することが可能である。

【0030】

ステップ１２〜２４を経て、ほぼ平面型の検出器アレイ２６が形成される。センサスタック２２の四角タイル状配列が可能であることにより、全てのセンサスタック２２が同じ平面に配置された状態で構成された、ほぼ平面型の検出器アレイ２６が形成されるように、センサスタック２２を基板上でタイル状に配列することが可能である。更に、これらのセンサスタック２２を用いることにより、小ピッチセンサを維持しながら、様々な形状の検出器アレイを作製可能である。

【0031】

図２は、図１の方法を用いて形成された、ほぼ平面型の検出器アレイの一実施形態３０の概略図である。具体的には、図２は、平行光線源３４と一緒に使用するように構成された平面パネル形検出器アレイ３０を示している。平面パネル形検出器アレイ３０は、センサスタック２２（図１を参照）のようなセンサスタック３２のアレイをタイル状に配列することによって構成される。より具体的には、センサスタック３２は、センサアレイの全てのセンサ素子が同じ平面にあるように、タイル状に配列されている。図２に示した、ほぼ平面型の検出器アレイ３０は、例えば、Ｘ線イメージングシステムで使用するように構成可能である。

【0032】

図３は、円弧形検出器アレイの実施形態４０を示す。具体的には、円弧形検出器アレイ４０は、例えば、ＣＴ円弧形検出器として使用するように構成された、センサスタック４２の局所的に平坦なアレイを表している。参照符号４４は、大まかに円弧形ＣＴ源を表している。ここでも、検出器アレイ４０は、図１のセンサスタック２２のような複数のセンサスタック４２を配列することによって形成される。なお、これらのセンサスタック４２は、全体としてみれば同じ平面には配置されていないが、各センサスタック４２のエッジどうしは、ゼロ又は最小限のオフセットで整合されており、円弧形検出器アレイ４０の滑らかな曲線を形成している。

【0033】

前述のように、複数のセンサスタックをタイル状に配列することにより、ほぼ平面型の検出器アレイが形成される。更に、これらのセンサスタックは、インターポーザ素子を含んでよい。一例では、インターポーザ素子は、センサ素子を集積回路から持ち上げて隙間空間を設ける一助となるように構成される。インターポーザ素子はまた、センサ素子と集積回路との結合を容易にする。

【0034】

図４は、ほぼ平面型の検出器アレイを形成する際に用いる例示的センサスタックの一実施形態５０を示す。ここで検討する構成では、センサスタック５０は、集積回路５４上に配置されたセンサ素子５２を含んでいる。具体的には、センサ素子５２は、センサ素子５２の領域が集積回路５４の領域の一部分だけを覆うように、集積回路５４上に配置されている。

【0035】

本発明の技術の態様によると、センサ素子５２を集積回路５４と結合するように構成されたインターポーザ素子５６を、センサ素子５２と集積回路５４との間に配置する。図４の実施形態におけるインターポーザ素子５６は、楔形インターポーザ素子等である。本明細書で用いる「楔形インターポーザ素子」という用語は、角度がついた外形を有するインターポーザ素子を意味する。一例では、楔形インターポーザ素子は、少なくとも１つの台形断面を有している。具体的には、インターポーザ素子５６は、第１の端部において第１の厚さを有し、第２の端部において第２の厚さを有し、第１の厚さは第２の厚さと異なる。例えば、第１の厚さは、第２の厚さよりも少なくてよい。また、一実施形態では、楔形インターポーザ素子５６は、セラミック材料で形成されている。別の実施形態では、楔形インターポーザ素子５６は、半導体材料及び／又はポリマー材料で形成されてもよい。具体的には、楔形インターポーザ素子５６の形成に用いる材料は、いずれの場合でも、検出器アレイのセンサ素子を所定の効果で支持して検出器アレイの全体形状を与える機械的機能を有する。また、この材料は、センサ接点と読み出し用電子回路との間の電気的相互接続に適合するように選択される。

【0036】

前述のように、センサ素子５２は、第２の面に１つ以上の接点パッドが配置されている。また、集積回路５４の第１の面にも、１つ以上の接点パッドが配置されている。更に、インターポーザ素子５６を用いることにより、インターポーザ素子５６の第１の面及び第２の面に配置された接点パッドによって、センサ素子５２と集積回路５４とが結合される。更に、本発明の技術の態様によると、インターポーザ素子５６には、インターポーザ素子５６を貫通する１つ以上のスルービア（図４には示していない）が配置されている。インターポーザ素子５６はまた、１つ以上の水平方向ルーティングパターン及び／又は１つ以上の水平方向ルーティング層（図４には示していない）を含み得る。インターポーザ素子５６については、図６〜７を参照して詳述する。

【0037】

センサ素子５２と集積回路５４との間に楔形インターポーザ素子５６を配置することにより、センサ素子５２を集積回路５４から持ち上げて、センサ素子５２と集積回路５４との間に隙間空間５８を設ける。この隙間空間５８には、集積回路５４と他のシステム電子回路（図４には示していない）とを結合するように構成された任意の相互接続部を配置することが可能である。一実施形態では、この相互接続は、集積回路５４を、基板６０に配置可能な他の電子回路と結合するワイヤボンド６２等であってよい。なお、センサスタック５０において楔形インターポーザ素子５６を使用すると、有利なことに、集積回路５４の第１の面をセンサ素子５２の第２の面と動作可能に結合可能になると同時に、集積回路５４の同じ第１の面と他のシステム電子回路とを結合可能になる。

【0038】

更に、センサスタック５０は、スペーサ素子６４を含み得る。具体的には、図５に示した実施形態において、集積回路５４の第２の面と、センサスタック５０が配置されている基板６０の第１の面との間に、スペーサ素子６４を配置する。また、一実施形態では、スペーサ素子６４は、楔形スペーサ素子等である。スペーサ素子６４は、基板７２も単一平面であってよいように、楔形インターポーザ素子５６の形状を補償するように構成されている。スペーサ素子６４の機能は単純である。即ち、電気的相互接続の機能は全くなく、機械的機能があるだけである。更に、スペーサ素子６４は、ポリマー材料、金属、又はセラミック材料を用いて形成される。

【0039】

このように形成されたセンサスタック５０によって有利に設けられる隙間空間５８に、フレキシブル相互接続部及び／又はワイヤボンド等の相互接続部を配置することにより、センサスタック５０の占有面積を減らすことが可能である。また、センサスタック５０によって形成される、四角タイル状配列が可能なセンサスタックによって、小ピッチを維持しながら、様々な形状の検出器アレイを実装可能である。

【0040】

前述のように、イメージングシステムやセキュリティスクリーニング等の用途で使用するために、検出器アレイ３０（図２を参照）及び４０（図３を参照）のような、ほぼ平面型の大面積検出器アレイを形成することが望ましい。本発明の技術の態様によると、図４のセンサスタック５０のような複数のセンサスタックをタイル状に配列して、ほぼ平面型の大面積検出器アレイを形成する。

【0041】

図５は、ほぼ平面型の大面積検出器アレイの一実施形態７０を示す。具体的には、基板７２の第１の面に、複数のセンサスタック５０（図４を参照）をタイル状に配列する。基板７２は、リジッド基板であっても、フレキシブル基板であってもよい。また、基板７２は、ＦＲ４、ＢＴエポキシ、ＣＥＭ−１，５、テフロン（商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、又はポリイミド等の回路基板材料を用いて形成可能である。複数のセンサスタック５０は、用途に応じた所定のパターンで基板７２上に配列される。センサスタック５０は四角タイル状配列が可能であるため、基板７２上に複数のセンサスタック５０をタイル状に配列することにより、ほぼ平面型の検出器アレイ７０を形成可能である。前述のように、楔形インターポーザ素子５６を用いてセンサ素子５２を集積回路５４から持ち上げることにより、隙間空間５８を設ける。この隙間空間５８に、ワイヤボンド７４及び他のフレキシブル相互接続（図５には示していない）を配置する。ワイヤボンド７４及び／又は他の相互接続は、集積回路５４と、基板７２に配置可能な他のシステム電子回路との結合に用いる。

【0042】

楔形インターポーザ素子５６を有する複数のセンサスタック５０をタイル状に配列することにより、ほぼ平面型の検出器アレイ７０を作製する。更に、スルービアが自身を貫通して配置されているインターポーザ素子５６を、センサスタック５０で使用することにより、集積回路５４の第１の面とセンサ素子５２の第２の面との結合が促進される。楔形インターポーザ素子５６を用いることにより、高ピッチを維持できることに注目されたい。更に、インターポーザ素子５６を使用した場合は、集積回路５４の第１の面の接点パッドの配列と、センサ素子５２の第２の面の接点パッドの配列とが厳密に一致していなくてもよい。更に、インターポーザ素子５６は、集積回路５４の領域の一部分だけを覆い、且つ、センサ素子５２を集積回路５４の第１の面から持ち上げる。このように部分的に覆う機能、並びに持ち上げる機能により、タイル状に配列された検出器アレイ構造において隙間空間５８が設けられ、隙間空間５８において、ワイヤボンド７４又は他の何らかのフレキシブル相互接続を用いて、集積回路５４の表面とシステム電子回路とを接続可能である。このようにして、必要な相互接続を達成しながら、ファインピッチセンサを四角タイル状に配列することが可能になる。

【0043】

図６は、楔形インターポーザ素子（例えば、図２及び３の検出器アレイと一緒に使用するように構成された、図４の楔形インターポーザ素子５６）の断面図８０である。前述のように、楔形インターポーザ素子８０は、多層セラミック材料、半導体材料、又は他のポリマー材料により形成される。また、前述のように、インターポーザ素子８０は、センサ素子５２（図４を参照）等のセンサ素子を、集積回路５４（図４を参照）等の集積回路と動作可能に結合するように構成されている。その目的のために、インターポーザ素子８０の第１の面８４には、第１の複数の接点パッド８２が配置されている。第１の複数の接点パッド８２は、インターポーザ素子８０の第１の面８４を、センサ素子の第２の面に配置された接点パッドと結合するように構成されている。更に、インターポーザ素子８０の第２の面８８に第２の複数の接点パッド８６が配置されており、第２の複数の接点パッド８６は、インターポーザ素子８０の第２の面８８を、集積回路の第１の面に配置されている接点パッドと動作可能に結合するように構成されている。なお、第１及び第２の複数の接点パッド８２及び８６それぞれの、インターポーザ素子８０の第１の面８４及び第２の面８８への接続は、はんだ、圧縮変位、又は導電性接着等の接続工程を用いて可能である。

【0044】

更に、インターポーザ素子８０の第１及び第２の面８４、８８の接点パッド８２及び８６の配列は、インターポーザ素子８０の１つ以上のスルービア９０及び／又は１つ以上の水平方向ルーティング層９２を用いて、集積回路の第１の面の接点パッドのレイアウトを、センサ素子の第２の面の接点パッドのレイアウトに適応させるように構成されている。一実施形態では、スルービア９０は、前述のように、スルーシリコンビア（ＴＳＶ）等であってよい。本実施形態では、インターポーザ素子８０のＴＳＶ９０は、電力信号、グラウンド信号、アナログ信号、及び／又はデジタル信号がセンサ素子からダイの直下のＴＳＶ９０を通って直接ルーティングされることを可能にする。更に、水平方向ルーティング層９２は、センサ素子の第２の面の接点の所望の構成をＡＳＩＣダイ上の接点パッドと適合させるように接点８２及び８６が水平方向に配置されるように、ルーティング設計のフレキシビリティを向上させるように構成されている。更に、参照符号９４は、第１の複数の接点パッド８２と第２の複数の接点パッド８６との結合を支援するように構成された水平方向ルーティングパターンを大まかに表している。一実施形態では、これらのパターンは、メタライズドパターン等であってよい。

【0045】

更に、インターポーザ素子８０に、インターポーザ素子８０を貫通する１つ以上のスルービア９０だけが配置されている場合は、センサ素子の第２の面の接点パッドのレイアウトが、集積回路の第１の面に配置されている接点パッドのレイアウトとほぼ同様であることが望ましい。一方、インターポーザ素子８０が、スルービア９０に加えて水平方向ルーティング層９２を含んでいる場合は、センサ素子の接点パッドと集積回路の接点パッドとが全く異なる配列であっても、これらを結合するように、インターポーザ素子８０を構成することが可能である。

【0046】

前述のように、楔形インターポーザ素子８０は、センサ素子を集積回路から持ち上げて、センサ素子と集積回路との間に隙間空間を設けるように構成されており、この隙間空間を利用して任意の相互接続部（ワイヤボンド等）を配置することが可能である。本発明の技術の他の態様によると、その目的に合わせて、楔形インターポーザ素子８０の楔角度を決定する。本明細書で用いる「楔角度」という用語は、楔形インターポーザ素子８０の２つの面によって形成される傾斜角を意味する。具体的には、楔角度は、センサスタックの隙間の所望の高さ及び幅に対応する所望のワイヤボンド用隙間空間を設けるために、楔形インターポーザ素子に要求される角度に基づいて決定される。

【0047】

図７は、インターポーザ素子８０（図６を参照）の場合の楔角度の計算の概略図１００である。本発明の技術の態様によると、楔角度ａ１０６は、次式により計算可能である。

【0048】

ｃ＝ｗ×ｔａｎ（ａ）
但し、ｃは隙間の高さ１０２であり、ｗはセンサスタックの幅１０４である。

【0049】

例えば、センサスタックの所望の隙間高さ１０２が０．５ｍｍであって、センサスタックの所望の幅１０４が８ｍｍである場合、所望の楔角度ａ１０６の値は、式（１）で計算すると、３．６度となる。

【0050】

図５に示した、ほぼ平面型の検出器アレイ７０の実施形態では、各センサスタック５０は、検出器アレイ７０内の他のセンサスタックとほぼ同様である。具体的には、各センサスタック５０は、センサ素子、楔形インターポーザ素子、及び集積回路がスタックされてセンサスタック５０を形成している。更に、検出器アレイ７０のこの実施形態は、使用する複数のセンサスタック５０が実質的に同じものであるため、検出器アレイ７０の効率が向上する。更に、検出器アレイ７０の作製で使用する複数のセンサスタック５０が実質的に同じものであるため、この検出器アレイ７０を形成するコストは下がる。

【0051】

本発明の技術の更なる態様によると、複数の階段状センサスタックを用いても、ほぼ平面型の検出器アレイを形成可能である。本明細書で用いる「階段状センサスタック」という用語は、厚さの異なるインターポーザ素子及び／又はスペーサ素子を含むセンサスタックを意味する。また、実施形態によっては、階段状センサスタックは、センサ素子、インターポーザ、集積回路、及びスペーサ素子を含み得、別の実施形態では、階段状センサスタックは、センサ素子、インターポーザ素子、及び集積回路だけを含むものでもよい。

【0052】

図８は、ほぼ平面型の検出器アレイの別の実施形態１１０を示す。具体的には、図８の検出器アレイ１１０は、基板１１２の第１の面に、第１の複数の階段状センサスタック及び第２の複数の階段状センサスタックをタイル状に配列することによって形成される。本明細書で用いる「第１の複数の階段状センサスタック」という用語は、センサ素子と集積回路との間に配置されたインターポーザ素子により、集積回路とセンサ素子とが間接的に結合されているセンサスタックを意味する。このセンサスタックでは、素子の形状は、ほぼ正方形又は長方形である。更に、「第２の複数の階段状センサスタック」という用語は、集積回路とセンサ素子とが直接結合されていて、センサ素子と集積回路との間にインターポーザ素子が配置されていないセンサスタックを意味する。更に、実施形態によっては、第１及び第２の複数のセンサスタックは、スペーサ素子を任意で含んでもよい。一方、別の実施形態では、スペーサ素子は無くてもよい。

【0053】

引き続き図８を参照すると、参照符号１１４及び１１６は、センサ素子、集積回路、及び（センサ素子と集積回路との間に）インターポーザ素子を含む第１の複数の階段状センサスタックの例である。また、集積回路とセンサ素子とが直接結合されていて、集積回路とセンサ素子との間にインターポーザ素子が無い、第２の複数の階段状センサスタックの一例を、大まかに参照符号１１８で表す。

【0054】

本発明の技術の態様によると、階段状センサスタック１１４及び１１６は、厚さが一様でないインターポーザ素子を含んでいる。具体的には、センサスタック１１４は、厚くないインターポーザ素子を含んでおり、センサスタック１１６は、比較的厚いインターポーザ素子を含んでいる。本発明の技術の態様によると、インターポーザ素子の厚さを変化させることにより、ほぼ平面型の検出器アレイの作製に役立つセンサスタックが形成しやすくなる。したがって、インターポーザ素子の厚さは、センサスタック内の他の素子の厚さに応じて変化する。

【0055】

更に、階段状センサスタック１１８では、インターポーザ素子を使用せずに集積回路とセンサ素子とが直接結合されている。更に、センサスタック１１４、１１６、及び１１８には、任意でスペーサ素子１２０を含めてよい。スペーサ素子１２０の厚さを様々にすることにより、ほぼ平面型の検出器アレイを作製する一助となる。また、インターポーザ素子を使用することにより、センサ素子を集積回路の表面から持ち上げて、隙間空間１２２を設けることが可能である。この隙間空間１２２に、集積回路の第１の面と他のシステム電子回路とを結合するためのワイヤボンド１２４及び／又は他のフレキシブル相互接続部を配置可能である。

【0056】

図９〜１１は、ほぼ平面型の検出器アレイ１１０（図８を参照）の作製に使用する階段状センサスタックの様々な実施形態を示す。図９は、センサスタック１１４の一実施形態を示している。センサスタック１１４は、集積回路１３４の領域の一部分に配置されたセンサ素子１３２を含んでいる。センサ素子１３２は、インターポーザ素子１３６により、集積回路１３４と動作可能に結合される。一例では、インターポーザ素子１３６は、楔形ではなく、正方形や長方形のような多角形形状であってよい。インターポーザ素子１３６を使用することにより、センサ素子１３２を集積回路１３４の表面から持ち上げることが可能である。集積回路１３４の領域をセンサ素子１３２で部分的に覆い、センサ素子１３２を集積回路１３４から持ち上げることにより、センサスタック１１４内に隙間空間１３８を設ける。この隙間空間１３８に、集積回路１３４の第１の面と他のシステム電子回路とを結合するためのワイヤボンド１４０（図８のワイヤボンド１２４等）及び／又は他のフレキシブル相互接続部を配置可能である。センサスタック１１４は、スペーサ素子１４２も含むように示されている。

【0057】

図１０は、図８のセンサスタック１１６の一実施形態を示している。センサスタック１１６では、集積回路１５４の領域の一部分にセンサ素子１５２が配置されている。この実施形態では、センサ素子１５２は、図９のインターポーザ素子１３６より比較的厚いインターポーザ素子１５６により、集積回路１５４と動作可能に結合されている。集積回路１５４の領域をセンサ素子１５２で部分的に覆い、センサ素子１５２を集積回路１５４の表面から持ち上げることによって設けられた、センサスタック１１６内の隙間空間１５８に、集積回路１５４の第１の面と他のシステム電子回路とを結合するためのワイヤボンド１６０が配置される。なお、このセンサスタック１１６は、スペーサ素子を必要としない。

【0058】

図１１は、図８のセンサスタック１１８の一実施形態を示している。センサスタック１１８では、集積回路１７４の領域の一部分にセンサ素子１７２が配置されている。この実施形態では、インターポーザ素子を使用せずに、センサ素子１７２が集積回路１７４と直接結合されている。集積回路１７４の領域をセンサ素子１７２で部分的に覆うことによって設けられた、センサスタック１１８内の隙間空間１７８に、集積回路１７４の第１の面と他のシステム電子回路とを結合するためのワイヤボンド１８０が配置される。なお、このセンサスタック１１８は、スペーサ素子１７６を必要とする。

【0059】

図８を再度参照すると、センサスタック１１４（図９を参照）、１１６（図１０を参照）、及び１１８（図１１を参照）の各実施形態は、四角タイル状配列を可能にするセンサスタックを表している。その後、これらのセンサスタック１１４、１１６、１１８を、基板１１２の第１の面に所定のパターンでタイル状に配列することにより、ほぼ平面型の検出器アレイ１１０を形成する。前述のように、複数のセンサスタック１１４、１１６、１１８をタイル状に配列することにより、ファインピッチセンサを四角タイル状に配列することを可能にしながら、必要な相互接続が確実に達成される。

【0060】

図２の平面パネル形検出器アレイ３０及び図３の円弧形検出器アレイ４０は、ＣＴイメージングシステム等の医療用イメージングシステムでの応用が可能である。図１２は、本発明の技術による、画像データを取得及び処理するイメージングシステム１９０を示すブロック図である。図示した実施形態では、システム１９０は、本発明の技術によるコンピュータ断層撮影システムであり、Ｘ線投影データを取得し、この投影データを画像に再構成し、この画像データを表示及び解析用に処理するように設計されている。図１２に示した実施形態では、イメージングシステム１９０は、Ｘ線放射源１９２を含んでいる。一実施例では、Ｘ線放射源１９２は、Ｘ線管等であってよい。Ｘ線放射源１９２は、Ｘ線を発生させるためにアノードに向けられた熱イオン電子エミッタ又は固体電子エミッタ等であってよく、或いは、実際、他の任意の、所望の対象のイメージングに有用なスペクトル及びエネルギを有するＸ線を発生させることが可能なエミッタであってよい。好適な電子エミッタの例として、タングステンフィラメント、タングステンプレート、フィールドエミッタ、熱フィールドエミッタ、ディスペンサカソード、熱イオンカソード、フォトエミッタ、及び強誘電性カソードがある。

【0061】

放射源１９２は、コリメータ１９４付近に配置可能であり、コリメータ１９４は、放射源１９２から放射された放射ストリーム１９６を整形するように構成可能である。放射ストリーム１９６は、イメージング対象（例えば、患者１９８）を含むイメージング体積に入射する。放射ストリーム１９６は、後述する検出器アレイの構成、並びに所望のデータ取得方法に応じて、大まかには、扇状又は円錐状になる。放射の一部分２００が、対象を通り抜けるか、対象の周囲を通って、（一括で参照符号２０２で示されている）検出器アレイに当たる。検出器２０２の各検出素子が、入射Ｘ線ビームの強度を表す電気信号を発生させる。これらの信号を取得及び処理して、対象の内部の特徴の画像を再構成する。

【0062】

放射源１９２は、システム制御装置２０４によって制御される。システム制御装置２０４は、電力、及びＣＴ検査シーケンス用制御信号の両方を供給する。更に、検出器２０２は、システム制御装置２０４と結合されており、システム制御装置２０４は、検出器２０２で発生した信号の取得を命令する。システム制御装置２０４はまた、ダイナミックレンジの初期調節、デジタル画像データのインタリーブ等、様々な信号処理機能及びフィルタリング機能を実行することも可能である。概して、システム制御装置２０４は、検査プロトコルの実行及び取得データの処理を行うための、イメージングシステム１９０の操作を命令する。ここでは、システム制御装置２０４は更に、（典型的には、汎用コンピュータ又は特定用途向けデジタルコンピュータをベースとする）信号処理回路、（コンピュータで実行されるプログラム及びルーチン、並びに構成パラメータ及び画像データを記憶する）関連メモリ回路、インタフェース回路、その他を含んでいる。

【0063】

図１２に示した実施形態では、システム制御装置２０４は、モータ制御装置２１２を介して、回転サブシステム２０６及び直線的位置決めサブシステム２０８と結合されている。一実施形態では、回転サブシステム２０６は、Ｘ線源１９２、コリメータ１９４、及び検出器２０２が患者１９８のまわりを一回又は複数回回転することを可能にする。別の実施形態では、回転サブシステム２０６は、源１９２又は検出器２０２のうちの一方だけを回転させたり、Ｘ線放射を発生させる各固定電子エミッタを別々に活性化したり、且つ／又は、イメージング体積の周囲に環状に配列された各検出素子を別々に活性化したりすることが可能である。源１９２及び／又は検出器２０２が回転する実施形態では、回転サブシステム２０６は、ガントリ（図１２には示していない）を含む。したがって、システム制御装置２０４を利用してガントリを操作することが可能である。直線的位置決めサブシステム２０８は、患者１９８（より具体的には、患者テーブル（図１２には示していない））が直線的に移動することを可能にする。したがって、患者１９８の特定の領域の画像が生成されるように、患者テーブルをガントリ内で直線的に移動させることが可能である。

【0064】

更に、当業者には明らかなように、放射源１９２は、システム制御装置２０４内に配置されたＸ線制御装置２１０による制御が可能である。具体的には、Ｘ線制御装置２１０は、Ｘ線源１９２に電力及びタイミング信号を供給するように構成されている。

【0065】

更に、システム制御装置２０４は、データ取得システム２１４を含むように図示されている。この実施例では、検出器２０２は、システム制御装置２０４と結合されており、より具体的には、データ取得システム２１４と結合されている。データ取得システム２１４は、検出器２０２の読み出し電子回路が収集したデータを受信する。データ取得システム２１４は、典型的には、サンプリングされたアナログ信号を検出器２０２から受信し、このデータを、コンピュータ２１６による後続の処理のためのデジタル信号に変換する。

【0066】

コンピュータ２１６は、典型的には、システム制御装置２０４と結合されているか、システム制御装置２０４を組み込んでいる。データ取得システム２１４で収集されたデータは、後続の処理及び再構成のためにコンピュータ２１６に送信可能である。コンピュータ２１６は、メモリ２１８を含むか、メモリ２１８と通信することが可能であり、メモリ２１８は、コンピュータ２１６で処理されたデータ、又はコンピュータ２１６でこれから処理されるデータを記憶することが可能である。なお、システム１９０では、大量のデータを記憶するように構成された任意のタイプのメモリを利用可能である。更に、メモリ２１８は、後述の技術を実装するためのデータ、処理パラメータ、及び／又はルーチンを記憶するために、取得システムの場所に配置されてもよく、ネットワークアクセス可能なメモリ媒体等のリモートコンポーネントを内蔵してもよい。

【0067】

更に、コンピュータ２１６を、システム制御装置２０４によって有効化可能なスキャン操作やデータ取得等の制御機能に適応させることも可能である。更に、コンピュータ２１６は、オペレータワークステーション２２０を介してオペレータからコマンド及びスキャンパラメータを受信するように構成可能であり、オペレータワークステーション２２０には、典型的には、キーボード及び他の入力装置（図示せず）が装備されている。なお、オペレータワークステーション２２０は、実施形態によっては、ユーザインタフェースを含んでよい。これにより、オペレータ（臨床担当者等）が、入力装置を介してシステム１９０を制御することが可能である。したがって、臨床担当者は、システム１９０に関連した再構成画像及び他のデータの観察、イメージングの開始、その他を行うことが可能である。

【0068】

オペレータワークステーション２２０と結合されたディスプレイ２２２を利用して、再構成画像を観察することが可能である。更に、オペレータワークステーション２２０と結合可能なプリンタ２２４で、スキャン画像を印刷することも可能である。ディスプレイ２２２及びプリンタ２２４は、直接又はオペレータワークステーション２２０経由でコンピュータ２１６にも接続可能である。オペレータワークステーション２２０は、医療用画像情報システム（Ｐｉｃｔｕｒｅ Ａｒｃｈｉｖｉｎｇ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｙｓｔｅｍ （ＰＡＣＳ））２２６とも結合可能である。なお、ＰＡＣＳ２２６は、別の場所にいる他の臨床担当者が画像データにアクセスできるように、放射線科情報システム（Ｒａｄｉｏｌｏｇｙ Ｄｅｐａｒｔｍｅｎｔ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｙｓｔｅｍ （ＲＩＳ））や病院情報システム（Ｈｏｓｐｉｔａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｙｓｔｅｍ （ＨＩＳ））等のリモートシステム２２８、或いは、内部又は外部のネットワークとも結合可能である。

【0069】

更に、コンピュータ２１６及びオペレータワークステーション２２０は、他の出力装置とも結合可能であり、そのような出力装置として、汎用又は専用のコンピュータモニタ及び関連する処理回路がある。更に、システムパラメータの出力、検査の要求、画像の閲覧、その他のために、１つ以上のオペレータワークステーション２２０をシステム内でリンクさせることが可能である。一般に、システム内に備えられるディスプレイ、プリンタ、ワークステーション、及び同様の装置は、データ取得コンポーネント付近にあってもよいが、これらのコンポーネントから離れていてもよい。例えば、医療機関や病院の中のどこかにあってもよく、全く別の場所にあってもよい。これらの場所は、１つ以上の構成可能なネットワーク（例えば、インターネット、仮想プライベートネットワーク等）を介して画像取得システムとリンクされている。

【0070】

上述のように、本実施形態で利用されるイメージングシステムの一実施例は、図１３に詳細に示すようなＣＴスキャンシステム２３０であってよい。ＣＴスキャンシステム２３０は、軸範囲が広いこと、ガントリの回転が高速であること、並びに空間解像度が高いことを特徴とするマルチスライスＣＴ（ＭＳＣＴ）システムであってよい。或いは、ＣＴスキャンシステム２３０は、円錐形ビームジオメトリ及び面検出器を利用して、高速又は低速のガントリ回転で体積（患者の内臓全体等）のイメージングを可能にする体積ＣＴ（ＶＣＴ）システムであってよい。図面では、ＣＴスキャンシステム２３０は、患者１９８（図１２を参照）を中で移動させることが可能な開口部２３６を有するフレーム２３２及びガントリ２３４を有する。フレーム２３２及びガントリ２３４の開口部２３６に患者テーブル２３８を配置して、患者１９８の移動を促進することが可能であり、この移動は、典型的には、直線的位置決めサブシステム２０８（図１２を参照）によるテーブル２３８の直線的変位によって行われる。ガントリ２３４は、放射源１９２を有するように示されており、放射源１９２は、例えば、焦点２４０からＸ線を放射するＸ線管である。心臓イメージングの場合は、放射ストリームを、心臓を含む、患者１９８の断面に向ける。

【0071】

典型的な運用では、Ｘ線源１９２（図１２を参照）が、焦点２４０から検出器２０２に向けてＸ線ビームを放射する。典型的には、コリメータ１９４（図１２を参照）（鉛又はタングステンのシャッタ等）によって、Ｘ線源１９２から発せられるＸ線ビームのサイズ及び形状が決まる。検出器２０２は、一般に、複数の検出素子によって形成されており、これらの検出素子は、検査対象（心臓や胸郭等）を通り抜けるか、その周囲を通ったＸ線を検出する。各検出素子は、ビームが検出器に当たっている間に、各素子の場所におけるＸ線ビームの強度を表す電気信号を発生させる。ガントリ２３４は、複数のＸ線写真画像をコンピュータ２１６（図１２を参照）によって収集できるように、検査対象の周囲を回転する。

【0072】

したがって、Ｘ線源１９２及び検出器２０２の回転に伴って、検出器２０２は、Ｘ線ビームの減衰に関するデータを収集する。次に、検出器２０２からデータを収集し、このデータに前処理及び較正を施して、スキャン対象の減衰係数の線積分を表すデータになるように調整する。次に、この処理されたデータ（一般に投影像とよばれる）にフィルタリング及び逆投影を施して、スキャン範囲の画像を作成することが可能である。作成された画像は、形態によっては、ガントリ２３４の回転が３６０度より少ないか多い場合の投影像データを含む場合がある。

【0073】

図１２〜１３のシステムで生成される画像は、再構成された後に、患者１９８の体内の特徴２４４を明らかにする。病状の診断、より一般的には、医療的な状態又は事象の診断のための従来のアプローチでは、典型的には、放射線専門医又は医師が、再構成画像２４２を検討して関心対象である特徴を識別する。心臓イメージングの場合は、そのような特徴２４４は、関心対象の冠状動脈又は狭窄病変、及び他の特徴等であり、これらは、画像内で、個々の実施者のスキル及び知識に応じて識別可能である。他の解析も、様々なアルゴリズムの機能に応じて可能であり、例えば、コンピュータ支援検出又はコンピュータ支援診断（ＣＡＤ）と一般によばれているアルゴリズムの機能に応じて可能である。

【0074】

更に、前述の例、論証、及び処理ステップ（イメージングシステム１９０、２３０で実行可能なもの等）は、汎用又は専用コンピュータ等のプロセッサベースのシステムにおいて、好適なコードによって実装可能である。また、本発明の技術の様々な実装により、本明細書に記載のステップの一部又は全てを、様々な順序で、或いはほぼ同時に（即ち、並列に）実行することが可能である。更に、これらの機能は、Ｃ＋＋又はＪａｖａ（商標）をはじめとする様々なプログラミング言語で実装可能である。そのようなコードは、１つ以上の有形の機械可読媒体に記憶させるか、記憶されるように適応させることが可能であり、そのような媒体として、プロセッサベースのシステムがアクセスして、記憶されているコードを実行することが可能な、データリポジトリチップ、ローカル又はリモートのハードディスク、光ディスク（即ち、ＣＤやＤＶＤ）、メモリ、又は他の媒体がある。なお、有形媒体は、命令を印刷する紙又は別の好適な媒体を含む。例えば、これらの命令は、紙又は他の媒体を光学スキャンすることによって電子的にキャプチャし、必要に応じて好適な方法で、コンパイル、解釈、又は他の処理を行い、データリポジトリ２４８又はメモリに記憶することが可能である。

【0075】

ここまで記載してきた、ほぼ平面型の検出器アレイの形成方法、及びこれらの検出器アレイの様々な実施形態により、局所的に滑らかな表面を有する、二次元の高密度且つ大面積の、タイル状配列が可能な検出器アレイを形成する能力が大幅に強化される。更に、四角タイル状配列が可能なセンサスタックであることにより、センサスタックを、境界でオフセットが生じないようにタイル状に配列して、イメージングアーチファクトを発生させないようにすることが可能である。また、四角タイル状配列が可能なセンサスタックを用いることにより、ファインピッチセンサスタックをタイル状に配列して、センサスタックのエッジ間に大幅なオフセットが無い大面積検出器とすることが可能である。

【0076】

更に、インターポーザを用いることにより、ＡＳＩＣパッドの配列とセンサパッドの配列とを厳密に一致させることが不要になり、これによって、高ピッチの相互接続が維持される。更に、インターポーザは、ＡＳＩＣ領域の一部分だけを覆い、センサアレイをＡＳＩＣ表面から持ち上げる。このように部分的に覆う機能、並びに持ち上げる機能により、タイル状に配列された検出器アレイ構造において隙間が設けられ、この隙間において、ＡＳＩＣボンド表面とシステム電子回路とが接続されるように、ワイヤボンド又は他のフレキシブル相互接続部を配置可能である。結果として、必要な相互接続を達成しながら、ファインピッチセンサを四角タイル状に配列することが可能になる。

【0077】

また、全てのセンサ素子が同じ平面にあるセンサスタックのアレイから、平面パネル形の検出器を構成することが可能である。更に、これらのセンサスタックをタイル状に配列して円弧形ＣＴ検出器アレイを構成することも可能であり、この場合、これらのモジュールは、全体としてみれば同じ平面にはないが、これらのモジュールのエッジ同士は、オフセット無しで整合している。これらのセンサスタックを用いることにより、小ピッチセンサを維持しながら、様々な形状の検出器アレイを作製することが可能である。更に、これらのセンサスタックは、ＡＳＩＣの一方の面をセンサに電気的に接続する手段を提供し、且つ、ＡＳＩＣのその同じ面をシステム電子回路と結合することを促進する。

【0078】

本発明の一部の特徴についてのみ図示及び説明したが、当業者には多数の修正及び変更が想到されよう。したがって、添付の特許請求の範囲は、こうした修正及び変更も全て、本発明の概念に含まれるものとして包含することを理解されたい。

【符号の説明】

【0079】

１０ タイル状配列が可能な平面型検出器アレイを形成する方法を示すフローチャート
１２〜２６ タイル状配列が可能な平面型検出器アレイを形成するための各ステップ
３０ タイル状配列が可能な平面型検出器アレイ
３２ センサスタック
３４ 平行光線源
４０ 円弧形検出器アレイ
４２ センサスタック
４４ 円弧形ＣＴ源
５０ センサスタック
５２ センサ要素
５４ 集積回路
５６ インターポーザ素子
５８ 隙間空間
６０ 基板
６２ ワイヤボンド
６４ スペーサ素子
７０ 楔形インターポーザ素子を有するセンサスタックをタイル状に配列することにより形成される、タイル状配列が可能な平面型検出器アレイ
７２ 基板
７４ ワイヤボンド
８０ 楔形インターポーザ素子
８２ 接点パッド
８４ 楔形インターポーザ素子の第１の面
８６ 接点パッド
８８ 楔形インターポーザ素子の第２の面
９０ スルービア
９２ 水平方向ルーティング層
９４ 水平方向ルーティングパターン
１００ 楔角度を計算する方法の概略図
１０２ 隙間高さ
１０４ センサスタックの幅
１０６ 楔角度
１１０ 階段状センサスタックをタイル状に配列することにより形成される、タイル状配列が可能な平面型検出器アレイ
１１２ 基板
１１４ 第１の複数の階段状センサスタック
１１６ 第１の複数の階段状センサスタック
１１８ 第２の複数の階段状センサスタック
１２０ スペーサ素子
１２２ 隙間空間
１２４ ワイヤボンド
１３２ センサ素子
１３４ 集積回路
１３６ インターポーザ素子
１３８ 隙間空間
１４０ ワイヤボンド
１４２ スペーサ素子
１５２ センサ素子
１５４ 集積回路
１５６ インターポーザ素子
１５８ 隙間空間
１６０ ワイヤボンド
１７２ センサ素子
１７４ 集積回路
１７６ スペーサ素子
１７８ 隙間空間
１８０ ワイヤボンド
１９０ イメージングシステム
１９２ 源
１９４ コリメータ
１９６ 放射ストリーム
１９８ 患者
２００ 放射の一部分
２０２ 検出器
２０４ システム制御装置
２０６ 回転サブシステム
２０８ 直線的位置決めサブシステム
２１０ Ｘ線制御装置
２１２ モータ制御装置
２１４ データ取得システム
２１６ コンピュータ
２１８ メモリ
２２０ オペレータワークステーション
２２２ ディスプレイ
２２４ プリンタ
２２６ 医療用画像情報システム
２２８ リモートシステム
２３０ ＣＴスキャンシステム
２３２ フレーム
２３４ ガントリ
２３６ 開口部
２３８ 患者テーブル
２４０ 焦点
２４２ イメージスライス
２４４ 特徴

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】