特許 6039437 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6039437

(24)【登録日】2016年11月11日

(45)【発行日】2016年12月7日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20161128BHJP

   H01L 21/336 20060101ALI20161128BHJP

   H01L 21/8242 20060101ALI20161128BHJP

   H01L 27/108 20060101ALI20161128BHJP

   H01L 27/105 20060101ALI20161128BHJP

   H01L 27/10 20060101ALI20161128BHJP

   H01L 21/363 20060101ALI20161128BHJP

【ＦＩ】

   H01L29/78 618B

   H01L29/78 619A

   H01L29/78 626C

   H01L29/78 617U

   H01L29/78 617T

   H01L29/78 613Z

   H01L27/10 671Z

   H01L27/10 621Z

   H01L27/10 321

   H01L27/10 441

   H01L27/10 461

   H01L27/10 681F

   H01L21/363

【請求項の数】5

【全頁数】49

(21)【出願番号】特願2013-6832(P2013-6832)

(22)【出願日】2013年1月18日

(65)【公開番号】特開2013-168646(P2013-168646A)

(43)【公開日】2013年8月29日

【審査請求日】2015年10月13日

(31)【優先権主張番号】特願2012-9722(P2012-9722)

(32)【優先日】2012年1月20日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】山崎 舜平

(72)【発明者】

【氏名】松林 大介

(72)【発明者】

【氏名】岡崎 豊

【審査官】 竹口 泰裕

(56)【参考文献】

【文献】 特開２０１１−１４１５２３（ＪＰ，Ａ）

【文献】 特開２０１０−１１４４１３（ＪＰ，Ａ）

【文献】 特開２０１２−００９８３７（ＪＰ，Ａ）

【文献】 特開２０１１−２２８６８９（ＪＰ，Ａ）

【文献】 特開２０１１−２２７９８１（ＪＰ，Ａ）

【文献】 特開２００２−３２９８６９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２１／３３６、２９／７８６

(57)【特許請求の範囲】

【請求項1】

酸化物半導体膜と、
前記酸化物半導体膜と重なる領域を有する、ゲート電極と、
前記ゲート電極と、前記酸化物半導体膜と、の間にゲート絶縁膜と、を有し、
前記酸化物半導体膜は、チャネル形成領域を有し、
前記チャネル形成領域のチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
前記チャネル形成領域のチャネル幅は、５ｎｍ以上２００ｎｍ未満であり、
前記チャネル幅は、前記チャネル長に対して０．５倍以上１０倍以下であり、
前記酸化物半導体膜は、電子スピン共鳴による酸素欠損に起因するスピン密度が、５×１０^１６ｓｐｉｎｓ／ｃｍ^３未満であることを特徴とする半導体装置。

【請求項2】

請求項１において、
前記ゲート絶縁膜は、第１の層および第２の層を有し、
前記第２の層は、前記第１の層よりも酸素透過性が低いことを特徴とする半導体装置。

【請求項3】

請求項２において、
前記第２の層は、酸化アルミニウム膜であることを特徴とする半導体装置。

【請求項4】

請求項１乃至３のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重なる第１の領域と、前記ゲート電極と重ならない第２の領域と、前記ゲート電極と重ならない第３の領域とを有し、
前記第２の領域は、前記第１の領域より、アルゴン及び窒素の濃度が高く、
前記第３の領域は、前記第１の領域より、アルゴン及び窒素の濃度が高いことを特徴とする半導体装置。

【請求項5】

請求項１乃至３のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重なる第１の領域と、前記ゲート電極と重ならない第２の領域と、前記ゲート電極と重ならない第３の領域とを有し、
前記第２の領域は、前記第１の領域より、ヘリウム、ホウ素、フッ素、ネオン、アルミニウム、リン、ヒ素、クリプトン、インジウム、スズ、アンチモン及びキセノンの濃度が高く、
前記第３の領域は、前記第１の領域より、ヘリウム、ホウ素、フッ素、ネオン、アルミニウム、リン、ヒ素、クリプトン、インジウム、スズ、アンチモン及びキセノンの濃度が高いことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

半導体装置およびその作製方法に関する。

【0002】

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。

【背景技術】

【0003】

シリコンを用いた半導体装置は、トランジスタなどのスケーリング則に従った微細化によって、高集積化が進み、消費電力の低減および性能の向上が図られてきた。

【0004】

しかしながら、近年ではスケーリング則の限界が問題となってきている。例えば、チャネル長を小さくすることで、パンチスルー現象などのいわゆる短チャネル効果が顕在化してきた。

【0005】

また、チャネル幅が小さくなると狭チャネル効果が生じることが知られている。

【0006】

微細化したトランジスタは、短チャネル効果および狭チャネル効果などの影響で、しきい値電圧の制御が困難となり、特性のばらつきが生じやすくなる。そこで、短チャネル効果および狭チャネル効果によるしきい値電圧の変動を考慮したデザインルールが提案されている（特許文献１参照。）。

【0007】

このほかにも、トランジスタを微細化した際に生じる短チャネル効果を低減するために、様々な方法が検討されている（特許文献２参照。）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開平４−１３４８３２号公報

【特許文献2】特開２００６−１００８４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、従来技術は、微細化に伴うトランジスタの電気特性の劣化の大きな要因である短チャネル効果の影響の低減を目指すものが主であって、実質的に短チャネル効果のないトランジスタは提案されてこなかった。

【0010】

そこで、本発明の一態様は、チャネル長が小さくても、実質的に短チャネル効果が生じず、かつスイッチング特性の得られるトランジスタを提供することを課題の一とする。

【0011】

また、当該トランジスタを適用した集積度の高い半導体装置を提供することを課題の一とする。

【課題を解決するための手段】

【0012】

酸化物半導体膜を用いたトランジスタであって、チャネル長を５ｎｍ以上６０ｎｍ未満、かつチャネル幅を５ｎｍ以上２００ｎｍ未満とする。

【0013】

このとき、チャネル幅をチャネル長の０．５倍以上１０倍以下とする。

【0014】

なお、酸化物半導体膜は、少なくともＩｎを含むことが好ましい。

【0015】

または、酸化物半導体膜は、少なくともＩｎ、ＧａおよびＺｎを含むことが好ましい。

【0016】

発明者らは、シリコンを用いたトランジスタで生じる短チャネル効果が、酸化物半導体膜を用いたトランジスタでは実質的に生じない場合があることを見出した。これは実に驚くべきことである。従って、従来のスケーリング則に従ったトランジスタの微細化とは全く異なる微細化の法則を立てる必要性が生じたといえる。

【0017】

シリコンを用いたトランジスタで生じる短チャネル効果の一つであるパンチスルー現象は、その一因としてＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）が知られる。

【0018】

以下では、酸化物半導体膜とソース電極およびドレイン電極の接合部近傍に生じるバンドの曲がり幅に着目し、シリコンを用いたトランジスタで見られるようなＤＩＢＬが、酸化物半導体膜を用いたトランジスタでは生じにくいことを示す。

【0019】

ｎ型シリコンを用いたトランジスタのソース、ドレイン間のバンド構造を図２１に示す。図２１（Ａ）に長チャネルにおけるバンド構造の模式図を、図２１（Ｂ）に短チャネルにおけるバンド構造の模式図を、それぞれに示す。ここでは、ゲート電圧（Ｖ_ｇ）がゼロである場合（オフ状態）について説明する。

【0020】

図２１より、ドレイン電圧（Ｖ_ｄ）がゼロの場合でも、ｐ−ｎ接合界面近傍でバンドが曲がっていることが分かる（実線）。これは、ｎ^＋領域とｐ領域のフェルミ準位が等しくなるようにキャリアをやりとりした結果、ドナーイオンとアクセプタイオンを有する空乏層が形成され、電界が生じているためである。

【0021】

ここでＶ_ｄを印加すると、ドレイン側のｎ^＋領域のバンドがｅＶ_ｄだけ下がるとともに、ドレイン側から空乏層が広がる（破線）。このとき、長チャネルの場合には、Ｖ_ｄはソース側には影響しない。一方、短チャネルの場合には、Ｖ_ｄによってドレイン側から広がる空乏層がソース側まで広がり、ｐ領域の電位の低下をもたらす（土手が下がる）。その結果、電流が流れやすくなり、しきい値電圧は負方向へシフトする。

【0022】

従って、ｎ型シリコンを用いたトランジスタのチャネル長を小さくすると、ドレイン側から広がる空乏層の幅、即ち、バンドの曲がり幅がＶ_ｄによって増大するとわかる。以下では、シリコンを用いたトランジスタおよび酸化物半導体膜を用いたトランジスタの、ソースおよびドレインとチャネルとの接合部（ｐ−ｎ接合界面）近傍のバンドの曲がり幅を、それぞれ解析的に導出する。

【0023】

図２２に、ｎ型シリコンを用いたトランジスタのソース側のバンド構造を示す。図２２を参考に、まずｎ型シリコンを用いたトランジスタのｐ領域におけるソース側のバンド曲がり幅Ｌ_ｓ^Ｓｉを求める。Ｌ_ｓ^Ｓｉは、アクセプタイオンを有する空乏層の幅に等しい。φ（ｙ）はｐ−ｎ接合界面からの距離ｙにおける電位であり、原点をｐ領域の真性準位Ｅ_ｉｐＬ^Ｓｉとしている。ｅφ_Ｆ^ＳｉはＥ_ｉｐＬ^Ｓｉとフェルミ準位Ｅ_Ｆ^Ｓｉとの差でｅφ_Ｆ^Ｓｉ＝Ｅ_ｉｐＬ^Ｓｉ−Ｅ_Ｆ^Ｓｉと定義する。ここで、ｅは素電荷である。バンドの曲がり幅はφ（ｙ）の空間変化を反映している。数式（１）はポアソン方程式である。

【0024】

【数1】

【0025】

ε^Ｓｉは誘電率、ρは電荷密度である。ｐ領域の空乏層に着目する場合、ρは負電荷を持つアクセプタイオンのみを考慮すればよく、数式（２）となる。

【0026】

【数2】

【0027】

ここで、Ｎ_Ａ^Ｓｉはアクセプタ密度である。数式（２）を数式（１）に代入して、数式（３）に示す境界条件のもと解くと、数式（４）が求まる。

【0028】

【数3】

【0029】

【数4】

【0030】

ここで、数式（５）で示す境界条件より、Ｌ_ｓ^Ｓｉが数式（６）のように求まる。

【0031】

【数5】

【0032】

【数6】

【0033】

一方、Ｖ_ｄ印加時のドレイン側のバンド曲がり幅Ｌ_ｄ^Ｓｉは、Ｌ_ｓ^Ｓｉの場合と同様の計算により数式（７）と求まる。

【0034】

【数7】

【0035】

数式（７）より、シリコンを用いたトランジスタでは、Ｖ_ｄによりＬ_ｄ^Ｓｉが増大する、即ち、Ｖ_ｄによりドレイン側から空乏層が広がることがわかる。以上がシリコンを用いたトランジスタにおけるＤＩＢＬである。

【0036】

次に、図２３に、酸化物半導体膜を用いたトランジスタのソース、ドレイン間におけるバンド構造を示す。図２３を参考に酸化物半導体膜を用いたトランジスタの、酸化物半導体領域におけるソース側のバンド曲がり幅Ｌ_ｓ^ＯＳおよびドレイン側のバンド曲がり幅Ｌ_ｄ^ＯＳを求める。ソースおよびドレインに用いる金属の仕事関数φ_ｍと酸化物半導体の電子親和力χ^ＯＳとが等しい（φ_ｍ＝χ^ＯＳ）と仮定して、金属−酸化物半導体間がオーミック接触しているとする。φ（ｙ）はソース側の金属−酸化物半導体接合界面からの距離ｙにおける電位であり、原点を酸化物半導体領域の真性準位Ｅ_ｉＬ^ＯＳとしている。ｅφ_Ｆ^ＯＳはＥ_ｉＬ^ＯＳとソース側のフェルミ準位Ｅ_Ｆ^ＯＳの差でｅφ_Ｆ^ＯＳ＝Ｅ_ｉＬ^ＯＳ−Ｅ_Ｆ^ＯＳと定義する。この場合、酸化物半導体領域のバンドの曲がり幅は多数キャリアである電子密度ｎ^ＯＳ（ｙ）から生じると考えられるので、電荷密度ρは数式（８）となる。

【0037】

【数8】

【0038】

ここで、ｋはボルツマン定数、Ｔは絶対温度である。ｎ_０^ＯＳは酸化物半導体のバルク領域での電子密度で、真性キャリア密度ｎ_ｉ^ＯＳを用いて、数式（９）で表される。

【0039】

【数9】

【0040】

よって、φ（ｙ）は、数式（１０）に示すポアソン方程式より求まる。

【0041】

【数10】

【0042】

これを数式（１１）に示す境界条件のもとで解くと、数式（１２）が求まる。

【0043】

【数11】

【0044】

【数12】

【0045】

従って、数式（１３）で示す境界条件より、数式（１４）が求まる。

【0046】

【数13】

【0047】

【数14】

【0048】

ここで、Ｅ_ｇ^ＯＳ／２＋ｅφ_Ｆ^ＯＳ＞＞２ｋＴなので、数式（１４）は数式（１５）のように近似できる。

【0049】

【数15】

【0050】

一方、Ｖ_ｄ印加時のＬ_ｄ^ＯＳは、数式（１３）のｅφ_Ｆ^ＯＳをｅφ_Ｆ^ＯＳ＋ｅＶ_ｄに置き換えれば求まる。この場合も、Ｅ_ｇ^ＯＳ／２＋ｅφ_Ｆ^ＯＳ＋ｅＶ_ｄ＞＞２ｋＴなので、数式（１６）となる。

【0051】

【数16】

【0052】

以上により、酸化物半導体膜を用いたトランジスタの場合、Ｌ_ｄ^ＯＳはＶ_ｄに依存しないことがわかる。従って、酸化物半導体膜を用いたトランジスタにＤＩＢＬは生じないといえる。

【0053】

また、シリコンを用いたトランジスタで生じるパンチスルー現象は、ゲートの電界による空乏層が、チャネル領域の深くにまで広がり切らないために生じる場合もある。これは、シリコンに含まれる少数キャリア密度が１×１０^１１個／ｃｍ^３程度と高いためである。即ち、少数キャリアが蓄積することでゲートの電界の侵入が浅くなり、トランジスタを完全にオフすることができず、オフ電流が増大する。

【0054】

一方、発明者らの精力的な研究により、酸化物半導体膜に含まれる少数キャリア密度は、１×１０^−９個／ｃｍ^３程度と極めて小さくできることがわかってきた。即ち、酸化物半導体膜を用いたトランジスタでは、少数キャリアの蓄積がほとんど起こらず、ゲートの電界の侵入が深く、トランジスタを完全にオフしやすいため、オフ電流を小さくできる。このように、酸化物半導体膜を用いたトランジスタでは、ゲートの電界による空乏層の広がりが極めて大きくなる。

【0055】

上述したように、シリコンを用いたトランジスタで一般的に知られた短チャネル効果が、酸化物半導体膜を用いたトランジスタでは実質的にないといえる。

【0056】

従って、酸化物半導体膜を用いたトランジスタは、チャネル長が小さい場合でも、スイッチング特性を得やすいといえる。

【0057】

また、シリコンを用いたトランジスタを微細化する場合、チャネル長の縮小とともにチャネル幅も縮小していくことが一般的であった。

【0058】

ところが、酸化物半導体膜を用いたトランジスタにおいて、チャネル長の縮小とともにチャネル幅を縮小していった場合、しきい値電圧がマイナス方向へシフトすることがあった。このことも、発明者らの精力的な研究によりわかってきたことの一つである。

【0059】

そのため、酸化物半導体膜を用いたトランジスタでスイッチング特性を得るためには、チャネル長が小さいとき、チャネル幅を十分に大きくすることが重要といえる。または、チャネル長に対するチャネル幅の比率を、一定に保ちつつ、微細化することが重要といえる。

【0060】

ここで、酸化物半導体膜は、酸素欠損によってキャリアである電子を生成することに注意すべきである。

【0061】

酸化物半導体膜で電子が生成されると、ゲート電圧がゼロでもトランジスタがオン状態となる、いわゆるノーマリーオンの電気特性になりやすい。そのため、酸化物半導体膜の酸素欠損を低減することが好ましい。

【0062】

例えば、酸化物半導体膜の酸素欠損を低減するために、酸化物半導体膜の外部から供給される酸素を利用してもよい。外部から酸素を供給する方法として、具体的にはイオンドーピング処理、イオン注入処理、プラズマ処理などの酸化処理などを行えばよい。または、過剰酸素含有層を設け、そこから酸化物半導体膜に酸素を供給してもよい。

【0063】

このような方法を用いたとしても、酸化物半導体膜を用いたトランジスタを微細化していくことで、外部から供給される酸素よりも酸化物半導体膜に生じる酸素欠損の割合が多くなることがある。この原因の一つは、微細化に伴い、酸化物半導体膜の体積に対しての表面積が増大していくことにある。この観点からも、チャネル長を小さくした場合に、チャネル幅を大きくすることが重要であるといえる。

【0064】

しかしながら、チャネル幅を極端に大きくしてしまうと、トランジスタを微細化するという当初の目的を達することができない。そのため、チャネル長とチャネル幅の比率は、現実的な範囲から選択することになる。このような観点から、チャネル長を制約なく小さくしようとすることは、チャネル幅を一定以上に大きくできないために現実的ではなかった可能性がある。

【0065】

そこで、酸化物半導体膜の外部から供給される酸素を有効活用することが重要となる。例えば、酸化物半導体膜を用いたトランジスタ上に酸素透過性の低い層を設けることで、酸素の外方拡散が抑制され、酸素を有効活用できるようになる。そのため、チャネル長が小さく、チャネル幅がある程度以下の大きさであったときでも、スイッチング特性を得ることができる。

【0066】

また、酸化物半導体膜を用いたトランジスタを微細化していくと、酸化物半導体膜の側面に寄生チャネルが形成されることがある。このことも、発明者らの精力的な研究によりわかってきたことの一つである。

【0067】

寄生チャネルの影響は、短チャネルのトランジスタにおいて顕著となることがあるため、短チャネル効果と間違われやすいが、厳密には異なる。

【0068】

寄生チャネルは、トランジスタの本来のチャネルよりも、しきい値電圧が小さいことが多い。そのため、寄生チャネルの影響が大きくなると、あたかもトランジスタのしきい値電圧が負方向にシフトしたかのように見える。これは、酸化物半導体膜の側面はキャリアが生成しやすいためである。そのため、酸化物半導体膜の側面に対しては、他の表面に対してよりも外部から酸素を多く供給してやることが重要となる。

【0069】

例えば、酸化物半導体膜の側面に酸素透過性の低い層を設け、酸素欠損が生じにくい構造とするとよい。さらに、酸素透過性の低い層と積層して過剰酸素含有層を酸化物半導体膜の側面に設けるとよい。このとき、過剰酸素含有層を酸化物半導体膜の側面に接して設けると好ましい。

【0070】

なお、酸化物半導体膜は、酸素欠損のほかに、水素によってキャリアである電子を生成することが知られる。従って、酸化物半導体膜中の水素も低減することが好ましい。

【0071】

少数キャリア密度が極めて小さく、かつ酸素欠損、水素などのキャリア生成源が低減された酸化物半導体膜を用いたトランジスタは、オフ電流が極めて小さくできる。

【0072】

また、酸化物半導体膜を用いたトランジスタは、シリコンなどを用いた従来のトランジスタと組み合わせて用いることができる。例えば、シリコンを用いたトランジスタや化合物半導体を用いたトランジスタなどは、酸化物半導体膜を用いたトランジスタと比べてオン特性を高めやすい。従って、オン特性の求められるトランジスタには、シリコンを用いたトランジスタや化合物半導体を用いたトランジスタなどを用い、低いオフ電流が求められるトランジスタには酸化物半導体膜を用いたトランジスタを適用しても構わない。酸化物半導体膜は、スパッタリング法などの薄膜形成方法で形成することができるため、他の半導体材料と組み合わせて用いる際の制約が少ないことも特徴の一つである。

【0073】

なお、シリコンを用いたトランジスタは、シリコン表面を水素終端することで良好な電気特性を得ることができる。従って、シリコンを用いたトランジスタに対し水素供給源となる水素含有層を設けることが好ましい。ところが、前述したように、酸化物半導体膜を用いたトランジスタにとって、水素はキャリア生成源であり、電気特性を悪化させる要因である。

【0074】

そのため、シリコンを用いたトランジスタと酸化物半導体膜を用いたトランジスタを組み合わせて用いる場合、水素含有層をシリコンを用いたトランジスタ側に設け、水素透過性の低い層を酸化物半導体膜を用いたトランジスタ側に設けると好ましい。

【発明の効果】

【0075】

酸化物半導体膜を用いることにより、チャネル長が小さくても、実質的に短チャネル効果が生じず、スイッチング特性の得られるトランジスタを提供することができる。

【0076】

また、当該トランジスタを適用した集積度の高い半導体装置を提供することができる。

【図面の簡単な説明】

【0077】

【図1】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図2】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図3】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図4】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図5】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図6】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図7】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図8】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図9】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図10】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図11】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図12】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図13】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図14】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図15】本発明の一態様に係る半導体装置の一例を示す上面図および断面図。

【図16】本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。

【図17】本発明の一態様に係る半導体記憶装置の一例を示す回路図、電気特性を示す図および断面図。

【図18】本発明の一態様に係る半導体記憶装置の一例を示す回路図、電気特性を示す図および断面図。

【図19】本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。

【図20】本発明の一態様に係る電子機器の一例を示す斜視図。

【図21】ｎ型シリコンを用いたトランジスタのソース、ドレイン間のバンド図。

【図22】ｎ型シリコンを用いたトランジスタのソース側のバンド図。

【図23】酸化物半導体膜を用いたトランジスタのソース、ドレイン間におけるバンド図。

【発明を実施するための形態】

【0078】

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

【0079】

以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。即ち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。

【0080】

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

【0081】

本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。

【0082】

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

【0083】

なお、チャネル長とは、トランジスタのソースとドレインとの間の距離をいう。チャネル長が小さいほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。また、チャネル幅とは、トランジスタのソースとドレインとの対向長をいう。チャネル幅が大きいほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。

【0084】

（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて説明する。

【0085】

図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図１（Ｂ）に示す。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図１（Ｃ）に示す。なお、説明を容易にするため、図１（Ａ）においては、下地絶縁膜１０２などを省略して示す。

【0086】

図１（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極１０４と重畳する。

【0087】

図１（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0088】

また、図１（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0089】

図１（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、酸化物半導体膜１０６と重畳して設けられたゲート電極１０４と、を有するトランジスタの断面構造である。

【0090】

なお、図１（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。

【0091】

酸化物半導体膜１０６の材料は、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成がある程度抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。

【0092】

金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。

【0093】

ただし、酸化物半導体膜１０６に含まれる金属元素Ｍの作用のみでは酸化物半導体膜１０６の酸素欠損の生成を完全に抑制できるわけではない。そのため、下地絶縁膜１０２およびゲート絶縁膜１１２の少なくともいずれかから酸素を供給することが重要となる。

【0094】

また、酸化物半導体膜１０６中の水素濃度を、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下とする。これは、酸化物半導体膜１０６に含まれる水素が意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタの電気特性を変動させる要因となる。

【0095】

酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

【0096】

好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

【0097】

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因するキャリア移動度の低下が抑制される。

【0098】

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。

【0099】

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の上面側から結晶成長させる場合、被形成面側に対し上面側では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

【0100】

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または上面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

【0101】

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

【0102】

なお、酸化物半導体膜１０６は、領域１０６ａおよび領域１０６ｂを有する。領域１０６ａはチャネル領域として機能し、領域１０６ｂはソース領域およびドレイン領域として機能する。従って、領域１０６ｂは、半導体ではなく導体と呼ぶべき場合がある。そのため、便宜上は酸化物半導体膜１０６と示した場合でも、領域１０６ｂを除外して領域１０６ａのみを指していることがある。

【0103】

領域１０６ｂは、領域１０６ａよりも抵抗の低い領域である。領域１０６ｂは、酸化物半導体膜の抵抗を下げる作用のある不純物を含む領域である。酸化物半導体膜の抵抗を下げる作用のある不純物は、例えば、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンが挙げられる。

【0104】

酸化物半導体膜１０６における領域１０６ａは、バンドギャップが２．８ｅＶ〜３．２ｅＶ程度であり、少数キャリア密度が１０^−９個／ｃｍ^３程度と極めて少なく、多数キャリアはトランジスタのソースから来るのみである。

【0105】

酸化物半導体膜１０６は、シリコンと比べて１〜２ｅＶ程度バンドギャップが大きい。そのため、酸化物半導体膜１０６を用いたトランジスタは、衝突イオン化が起こりにくく、アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリア劣化が起こりにくいといえる。

【0106】

また、領域１０６ａは、不純物濃度が低く、酸素欠損が少ない。そのため、当該トランジスタは、酸化物半導体膜１０６の厚さが厚い場合（例えば、１５ｎｍ以上１００ｎｍ未満）でもゲート電極１０４の電界によって領域１０６ａを完全空乏化させることができる。従って、当該トランジスタは、パンチスルー現象によるしきい値電圧の負方向へのシフトが起こらず、かつ、例えばチャネル長が３μｍのとき、チャネル幅１μｍあたりのオフ電流を、室温において１０^−２１Ａ未満、または１０^−２４Ａ未満とすることができる。

【0107】

酸素欠損の少ない酸化物半導体膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によって、酸素欠損に起因する信号を有さない酸化物半導体膜である。具体的には、酸素欠損に起因するスピン密度が、５×１０^１６ｓｐｉｎｓ／ｃｍ^３未満の酸化物半導体膜である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲにてｇ値が１．９３近傍に対称性を有する信号が現れる。

【0108】

下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、結晶化度の高い酸化物半導体膜１０６を設けることができる。また、下地絶縁膜１０２と酸化物半導体膜１０６との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１７）にて定義される。

【0109】

【数17】

【0110】

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１）），（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２）），（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１）），（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

【0111】

下地絶縁膜１０２は、過剰酸素を含む絶縁膜であると好ましい。

【0112】

過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上である絶縁膜をいう。

【0113】

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

【0114】

ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。

【0115】

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式（１８）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

【0116】

【数18】

【0117】

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１８）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコンウェハを用いて測定した。

【0118】

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

【0119】

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

【0120】

または、過剰酸素を含む絶縁膜は、過酸化ラジカルを含む絶縁膜であってもよい。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上の絶縁膜である。なお、過酸化ラジカルを含む絶縁膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有する絶縁膜である。

【0121】

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。

【0122】

下地絶縁膜１０２は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。また、前述の単層または積層に加えて、窒化酸化シリコン、窒化シリコンを積層しても構わない。

【0123】

酸化窒化シリコンは、その組成において、窒素よりも酸素の含有量が多いものを示し、また、窒化酸化シリコンは、その組成において、酸素よりも窒素の含有量が多いものを示す。

【0124】

また、ゲート絶縁膜１１２は、過剰酸素を含む絶縁膜であると好ましい。

【0125】

ゲート絶縁膜１１２は酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。

【0126】

下地絶縁膜１０２およびゲート絶縁膜１１２の少なくともいずれかに含まれる過剰酸素は、材料の化学量論的組成を超えて含まれる酸素である。従って、過剰酸素は、熱などのエネルギーを与えられると放出する性質を有する。過剰酸素は化学量論的組成に対して過剰に含まれるものであるため、放出することによって失われても、膜質を低下させることがない。

【0127】

例えば、酸化物半導体膜１０６の酸素欠損を、下地絶縁膜１０２およびゲート絶縁膜１１２のいずれかから供給される酸素によって低減することができる。即ち、酸化物半導体膜１０６の酸素欠損が低減されることで、トランジスタのしきい値電圧の負方向へのシフトを抑制することができる。そのためには、下地絶縁膜およびゲート絶縁膜の少なくともいずれかに、過剰酸素を含む絶縁膜を用いればよい。

【0128】

なお、下地絶縁膜１０２およびゲート絶縁膜１１２で酸化物半導体膜１０６を挟み、加熱処理を行うことで、下地絶縁膜１０２から放出させた酸素を、効率よく酸化物半導体膜１０６に供給することができる。また、当該加熱処理を、２５０℃以上５５０℃以下の温度で行うと、酸化物半導体膜１０６に酸素を供給するとともに、酸化物半導体膜１０６、下地絶縁膜１０２およびゲート絶縁膜１１２の水素濃度を低減することができる。

【0129】

ただし、当該加熱処理により、下地絶縁膜１０２およびゲート絶縁膜１１２のいずれかに含まれる過剰酸素が失われてしまうことがある。トランジスタの電気特性の変動を低減するという観点では、加熱処理後も下地絶縁膜１０２およびゲート絶縁膜１１２のいずれかは過剰酸素を含むことが好ましい。

【0130】

基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。

【0131】

また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。

【0132】

また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

【0133】

ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。

【0134】

層間絶縁膜１１８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。

【0135】

なお、層間絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以下の厚さで設ければよい。層間絶縁膜１１８の上面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜１１８は、上面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１８上にポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を形成することで、層間絶縁膜１１８の上面に生じる電荷の影響を低減しても構わない。

【0136】

配線１３６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。

【0137】

また、図１に示すトランジスタとは、異なる構造のトランジスタについて、図２を用いて説明する。

【0138】

図２（Ａ）は本発明の一態様に係るトランジスタの上面図である。図２（Ａ）に示す一点鎖線Ｂ１−Ｂ２に対応する断面図を図２（Ｂ）に示す。また、図２（Ａ）に示す一点鎖線Ｂ３−Ｂ４に対応する断面図を図２（Ｃ）に示す。なお、説明を容易にするため、図２（Ａ）においては、下地絶縁膜１０２などを省略して示す。

【0139】

図２（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極１０４と重畳する。

【0140】

図２（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0141】

また、図２（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0142】

図２（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、酸化物半導体膜１０６と重畳して設けられたゲート電極１０４と、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８と、を有するトランジスタの断面構造である。

【0143】

なお、図２（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。

【0144】

図２に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を有する点でのみ図１に示すトランジスタと異なる。従って、そのほかの構成については、図１についての説明を参照することができる。

【0145】

バリア膜１０８は、酸素透過性の低い絶縁膜である。具体的には、３５０℃、１時間の加熱処理によって酸素が透過しない性質を有する絶縁膜である。

【0146】

バリア膜１０８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。好ましくは、酸化アルミニウム膜を用いる。

【0147】

図２に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を有するため、下地絶縁膜１０２およびゲート絶縁膜１１２のいずれかに含まれる過剰酸素の外方拡散を抑制することができる。従って、下地絶縁膜１０２およびゲート絶縁膜１１２のいずれかに含まれる過剰酸素を、効率的に酸化物半導体膜１０６に供給することができる。即ち、図１に示すトランジスタよりも、さらにトランジスタのしきい値電圧の負方向へのシフトを抑制することができる。

【0148】

また、図１および図２に示すトランジスタとは、異なる構造のトランジスタについて、図３を用いて説明する。

【0149】

図３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点鎖線Ｃ１−Ｃ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線Ｃ３−Ｃ４に対応する断面図を図３（Ｃ）に示す。なお、説明を容易にするため、図３（Ａ）においては、下地絶縁膜１０２などを省略して示す。

【0150】

図３（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極１０４と重畳する。

【0151】

図３（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0152】

また、図３（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0153】

図３（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられた第１の層１３２ａおよび第２の層１３２ｂを含むゲート絶縁膜１３２と、ゲート絶縁膜１３２上にあり、酸化物半導体膜１０６と重畳して設けられたゲート電極１０４と、を有するトランジスタの断面構造である。なお、第１の層１３２ａは、第２の層１３２ｂよりも酸化物半導体膜１０６側に設けられる。

【0154】

なお、図３（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。

【0155】

図３に示すトランジスタは、ゲート絶縁膜１１２に代えて、第１の層１３２ａおよび第２の層１３２ｂを含むゲート絶縁膜１３２を有する点でのみ図１に示すトランジスタと異なる。従って、そのほかの構成については、図１についての説明を参照することができる。

【0156】

ここで、第１の層１３２ａは、過剰酸素を含む絶縁膜である。

【0157】

第１の層１３２ａは、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。

【0158】

また、第２の層１３２ｂは、酸素透過性の低い絶縁膜である。具体的には、３５０℃、１時間の加熱処理によって酸素が透過しない性質を有する絶縁膜である。

【0159】

第２の層１３２ｂは、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。好ましくは、酸化アルミニウム膜を用いる。

【0160】

図３（Ｃ）に示すように、ゲート電極１０４と重畳する領域において酸化物半導体膜１０６の側面と接して第１の層１３２ａが設けられる。従って、ゲート電極１０４と重畳する領域において酸化物半導体膜１０６の側面に対し、第１の層１３２ａから酸素を供給することができる。また、第１の層１３２ａを覆うように第２の層１３２ｂが設けられることで、第１の層１３２ａから効率よく酸素を供給することができる。

【0161】

酸化物半導体膜の側面には、酸化物半導体膜の側面の性質に起因して、寄生チャネルが形成されることがある。寄生チャネルは、トランジスタの本来のチャネルよりも、しきい値電圧が低いことが多い。そのため、寄生チャネルの影響が大きくなると、あたかもトランジスタのしきい値電圧が負方向にシフトしたかのように見える。これは、酸化物半導体膜の側面はキャリアが生成しやすいためである。そのため、酸化物半導体膜の側面に対しては、他の表面に対してよりも外部から酸素を多く供給してやることが重要となる。

【0162】

寄生チャネルの影響は、短チャネルのトランジスタにおいて顕著となることがあるため、微細化したトランジスタにおいては、図３に示すような構造を採用することが効果的である。

【0163】

図３に示すトランジスタは、ゲート電極１０４と重畳する領域において酸化物半導体膜１０６の側面に寄生チャネルが形成されにくい。即ち、図１に示すトランジスタよりも、さらにトランジスタのしきい値電圧の負方向へのシフトを抑制することができる。

【0164】

また、図１乃至図３に示すトランジスタとは、異なる構造のトランジスタについて、図４を用いて説明する。

【0165】

図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ｄ１−Ｄ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線Ｄ３−Ｄ４に対応する断面図を図４（Ｃ）に示す。なお、説明を容易にするため、図４（Ａ）においては、下地絶縁膜１０２などを省略して示す。

【0166】

図４（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜１０６におけるゲート電極１０４と重畳する領域である。なお、少なくとも酸化物半導体膜１０６の二側面の一部は、ゲート電極１０４と重畳する。

【0167】

図４（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0168】

また、図４（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0169】

図４（Ｂ）は、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられた第１の層１３２ａおよび第２の層１３２ｂを含むゲート絶縁膜１３２と、ゲート絶縁膜１３２上にあり、酸化物半導体膜１０６と重畳して設けられたゲート電極１０４と、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８と、を有するトランジスタの断面構造である。なお、第１の層１３２ａは、第２の層１３２ｂよりも酸化物半導体膜１０６側に設けられる。

【0170】

なお、図４（Ｂ）には、酸化物半導体膜１０６、ゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有する層間絶縁膜１１８と、層間絶縁膜１１８の開口部を介して酸化物半導体膜１０６と接して設けられた配線１３６と、を示す。

【0171】

図４に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を有する点で図２に示すトランジスタと同様である。また、図４に示すトランジスタは、ゲート絶縁膜１１２に代えて、第１の層１３２ａおよび第２の層１３２ｂを含むゲート絶縁膜１３２を有する点で図３に示すトランジスタと同様である。従って、図４に示すトランジスタの構成は、図１乃至図３についての説明を参照することができる。

【0172】

図４に示すトランジスタは、下地絶縁膜１０２、酸化物半導体膜１０６およびゲート電極１０４上に設けられた、酸化物半導体膜１０６に達する開口部を有するバリア膜１０８を有するため、下地絶縁膜１０２および第１の層１３２ａのいずれかに含まれる過剰酸素の外方拡散を抑制することができる。従って、下地絶縁膜１０２および第１の層１３２ａのいずれかに含まれる過剰酸素を、効率的に酸化物半導体膜１０６に供給することができる。即ち、トランジスタのしきい値電圧の負方向へのシフトを抑制することができる。

【0173】

また、図４（Ｃ）に示すように、ゲート電極１０４と重畳する領域において酸化物半導体膜１０６の側面と接して第１の層１３２ａが設けられる。従って、ゲート電極１０４と重畳する領域において酸化物半導体膜１０６の側面に対し、第１の層１３２ａから酸素を供給することができる。また、第１の層１３２ａを覆うように第２の層１３２ｂが設けられることで、第１の層１３２ａから効率よく酸素を供給することができる。

【0174】

そのため、図４に示すトランジスタは、ゲート電極１０４と重畳する領域において酸化物半導体膜１０６の側面に寄生チャネルが形成されにくい。即ち、トランジスタのしきい値電圧の負方向へのシフトを抑制することができる。

【0175】

以上に示すように、チャネル長が小さい場合（５ｎｍ以上６０ｎｍ未満）でも実質的に短チャネル効果が生じないトランジスタとして、チャネル幅の大きい（５ｎｍ以上２００ｎｍ未満）、酸化物半導体膜を用いたトランジスタを提案する。

【0176】

また、チャネル長に対してチャネル幅を一定の比率とした、酸化物半導体膜を用いたトランジスタを提案する。

【0177】

加えて、酸化物半導体膜１０６の酸素欠損によるしきい値電圧の負方向へのシフト、寄生チャネルによるしきい値電圧の負方向へのシフトの抑制されたトランジスタを提案する。

【0178】

以上により、微細化してもスイッチング特性の得られるトランジスタを提供することができる。

【0179】

以下に、図５および図６を用いて、図４に示すトランジスタの作製方法を示す。なお、図１乃至図３に示すトランジスタの作製方法については、図４に示すトランジスタの作製方法を適宜採用すればよい。説明を容易にするため、ここでは図４（Ｂ）に対応する断面図のみを示す。

【0180】

まず、基板１００を準備する。

【0181】

次に、基板１００上に下地絶縁膜１０２を成膜する（図５（Ａ）参照。）。下地絶縁膜１０２は、下地絶縁膜１０２として示した材料から選択し、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。

【0182】

ここで、下地絶縁膜１０２の脱水化、脱水素化処理を行ってもよい。脱水化、脱水素化処理は、例えば、加熱処理によって行うことができる。加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で加熱処理を行ってもよい。または、脱水化、脱水素化処理として、プラズマ処理、ＵＶ処理または薬液処理を行っても構わない。

【0183】

次に、下地絶縁膜１０２に対し、上面側から酸素を添加してもよい。酸素の添加は、イオン注入法またはイオンドーピング法を用いて行えばよい。その場合、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、酸素の添加量は１×１０^１４ｉｏｎｓ／ｃｍ^２以上１×１０^１６ｉｏｎｓ／ｃｍ^２以下とする。さらに、下地絶縁膜１０２に対し、上面側から異なる条件で酸素を添加してもよい。

【0184】

または、酸素の添加は、酸素を含むプラズマ中で基板側にバイアス電圧を印加することで行ってもよい。その場合、バイアス電圧を１０Ｖ以上１ｋＶ未満とする。また、バイアス電圧の印加時間は、１０ｓ以上１０００ｓ以下、好ましくは１０ｓ以上２００ｓ以下、さらに好ましくは１０ｓ以上６０ｓ以下とすればよい。バイアス電圧が高いほど、バイアス電圧の印加時間が長いほど、酸素を添加することができるが、同時に起こる膜のエッチングを無視できなくなる。

【0185】

酸素を添加することで、下地絶縁膜１０２を過剰酸素を含む絶縁膜とすることができる。ただし、過剰酸素を含む絶縁膜の形成方法は上述の方法に限定されない。例えば、酸素の割合が高い雰囲気、かつ室温（２５℃程度）以上１５０℃以下の基板温度において行うスパッタリング法によっても、過剰酸素を含む絶縁膜を形成することができる。具体的には、成膜ガス中の酸素などの酸化性ガスの割合を、２０％以上、好ましくは５０％以上、さらに好ましくは８０％以上とすればよい。過剰酸素を含む絶縁膜の形成方法は、適宜組み合わせることができる。

【0186】

以上のようにして過剰酸素を含ませた下地絶縁膜１０２を形成すればよい。ただし、本実施の形態は、下地絶縁膜１０２に過剰酸素を含む場合に限定されない。

【0187】

下地絶縁膜１０２は十分な平坦性を有することが好ましいため、下地絶縁膜１０２に対し、平坦化処理を行ってもよい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、またはドライエッチング法を用いればよい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地絶縁膜１０２を設ける。

【0188】

次に、酸化物半導体膜を成膜する。酸化物半導体膜は、酸化物半導体膜１０６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。酸化物半導体膜は、好ましくはスパッタリング法を用いて成膜する。この際、酸素などの酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。

【0189】

酸化物半導体膜の成膜後、第１の加熱処理を行ってもよい。第１の加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜から水素や水などの不純物を除去することができる。

【0190】

次に、酸化物半導体膜を加工し島状にして、酸化物半導体膜１０７を形成する（図５（Ｂ）参照。）。

【0191】

次に、第１の層１３３ａを成膜する。第１の層１３３ａは、第１の層１３２ａとして示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0192】

ここで、第１の層１３３ａの脱水化、脱水素化処理を行ってもよい。脱水化、脱水素化処理は、例えば、加熱処理によって行うことができる。加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で加熱処理を行ってもよい。または、脱水化、脱水素化処理として、プラズマ処理、ＵＶ処理または薬液処理を行っても構わない。

【0193】

次に、第１の層１３３ａに対し、上面側から酸素を添加してもよい。酸素の添加は、イオン注入法またはイオンドーピング法を用いて行えばよい。その場合、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、酸素の添加量は１×１０^１４ｉｏｎｓ／ｃｍ^２以上１×１０^１６ｉｏｎｓ／ｃｍ^２以下とする。さらに、第１の層１３３ａに対し、上面側から異なる条件で酸素を添加してもよい。

【0194】

または、酸素の添加は、酸素を含むプラズマ中で基板側にバイアス電圧を印加することで行ってもよい。その場合、バイアス電圧を１０Ｖ以上１ｋＶ未満とする。また、バイアス電圧の印加時間は、１０ｓ以上１０００ｓ以下、好ましくは１０ｓ以上２００ｓ以下、さらに好ましくは１０ｓ以上６０ｓ以下とすればよい。

【0195】

酸素が添加されることで、第１の層１３３ａを過剰酸素を含む絶縁膜とすることができる。ただし、過剰酸素を含む絶縁膜の形成方法は上述の方法に限定されない。例えば、酸素の割合が高い雰囲気、かつ室温以上１５０℃以下の基板温度において行うスパッタリング法によっても、過剰酸素を含む絶縁膜を形成することができる。具体的には、酸素の割合を、２０％以上、好ましくは５０％以上、さらに好ましくは８０％以上とすればよい。過剰酸素を含む絶縁膜の形成方法は、適宜組み合わせることができる。

【0196】

以上のようにして過剰酸素を含ませた第１の層１３３ａを形成すればよい。ただし、本実施の形態は、第１の層１３３ａに過剰酸素を含む場合に限定されない。

【0197】

次に、第２の層１３３ｂを成膜する。第２の層１３３ｂは、第２の層１３２ｂとして示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0198】

次に、導電膜１０５を成膜する（図５（Ｃ）参照。）。導電膜１０５は、ゲート電極１０４として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0199】

次に、導電膜１０５を加工して、ゲート電極１０４を形成する。

【0200】

次に、ゲート電極１０４をマスクとし、またはゲート電極１０４の加工のためにマスクを用い、第２の層１３３ｂおよび第１の層１３３ａを加工して、第２の層１３２ｂおよび第１の層１３２ａを含むゲート絶縁膜１３２を形成する（図６（Ａ）参照。）。

【0201】

次に、ゲート電極１０４をマスクとして、酸化物半導体膜１０７に対し不純物を添加する。不純物としては、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。不純物添加の方法は、イオン注入法、イオンドーピング法で行えばよい。そのとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、不純物の添加量は１×１０^１４ｉｏｎｓ／ｃｍ^２以上１×１０^１６ｉｏｎｓ／ｃｍ^２以下とする。その後、加熱処理を行ってもよい。

【0202】

酸化物半導体膜１０７は、前述の不純物を添加（および加熱処理）することにより、一部が低抵抗化する。ここで、低抵抗化した領域を領域１０６ｂ、低抵抗化しなかった領域を領域１０６ａとし、あわせて酸化物半導体膜１０６とする。

【0203】

なお、本実施の形態ではゲート絶縁膜１３２を形成した後で、酸化物半導体膜１０７へ不純物を添加する方法について説明しているが、これに限定されない。例えば、ゲート電極１０４を形成した後に、第２の層１３３ｂおよび第１の層１３３ａを介して酸化物半導体膜１０７へ不純物を添加しても構わない。第２の層１３３ｂおよび第１の層１３３ａを介することで、酸化物半導体膜１０７へダメージが入りにくくできる。

【0204】

次に、バリア膜１０８を成膜する（図６（Ｂ）参照。）。バリア膜１０８は、バリア膜１０８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0205】

なお、バリア膜１０８の形成後、第２の加熱処理を行う。第２の加熱処理によって、下地絶縁膜１０２または／およびゲート絶縁膜１３２から酸素を放出させることができる。放出された酸素は、酸化物半導体膜１０６へ供給され、酸素欠損を低減することができる。また、寄生チャネルの影響を低減することができる。第２の加熱処理は、第１の加熱処理と同様の条件で行えばよい。

【0206】

なお、第２の加熱処理は、バリア膜１０８の形成後であれば、いつ行ってもよい。また、第２の加熱処理を行わなくてもよい。

【0207】

以上のようにして図４に示すトランジスタを作製することができる。

【0208】

図４に示すトランジスタは、酸化物半導体膜１０６に酸素欠損が少なく、寄生チャネルの影響も小さく、微細化してもスイッチング特性を得ることができる。

【0209】

次に、バリア膜１０８上に層間絶縁膜１１８を成膜する。層間絶縁膜１１８は、層間絶縁膜１１８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0210】

次に、層間絶縁膜１１８およびバリア膜１０８に開口部を設け、酸化物半導体膜１０６を露出する。

【0211】

次に、配線１３６となる導電膜を成膜する。配線１３６となる導電膜は、配線１３６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0212】

次に、配線１３６となる導電膜を加工して、配線１３６を形成する（図６（Ｃ）参照。）。

【0213】

本実施の形態により、微細化してもスイッチング特性の得られるトランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導体装置を提供することができる。

【0214】

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

【0215】

（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて説明する。

【0216】

図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点鎖線Ｅ１−Ｅ２に対応する断面図を図７（Ｂ）に示す。また、図７（Ａ）に示す一点鎖線Ｅ３−Ｅ４に対応する断面図を図７（Ｃ）に示す。なお、説明を容易にするため、図７（Ａ）においては、下地絶縁膜２０２などを省略して示す。

【0217】

図７（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜２０６におけるゲート電極２０４と重畳する領域である。なお、少なくとも酸化物半導体膜２０６の二側面は、ゲート電極２０４と重畳する。

【0218】

図７（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0219】

また、図７（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0220】

図７（Ｂ）は、基板２００上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設けられた酸化物半導体膜２０６と、酸化物半導体膜２０６と同一平面上に設けられた一対の電極２１６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２上にあり、酸化物半導体膜２０６と重畳して設けられたゲート電極２０４と、を有するトランジスタの断面構造である。

【0221】

なお、図７（Ｂ）には、酸化物半導体膜２０６、一対の電極２１６、ゲート電極２０４上に設けられた、一対の電極２１６に達する開口部を有する層間絶縁膜２１８と、層間絶縁膜２１８の開口部を介して一対の電極２１６と接して設けられた配線２３６と、を示す。

【0222】

なお、基板２００の材料は、基板１００と同様の材料から選択して用いればよい。

【0223】

なお、下地絶縁膜２０２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。

【0224】

ゲート電極２０４は、ゲート電極１０４と同様の材料から選択して用いればよい。

【0225】

ゲート絶縁膜２１２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。なお、ゲート絶縁膜２１２は、ゲート絶縁膜１３２と同様の層構造として設けてもよい。

【0226】

酸化物半導体膜２０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい。

【0227】

層間絶縁膜２１８は、層間絶縁膜１１８と同様の材料から選択して用いればよい。

【0228】

配線２３６は、配線１３６と同様の材料から選択して用いればよい。

【0229】

一対の電極２１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。

【0230】

図示しないが、下地絶縁膜２０２、一対の電極２１６、酸化物半導体膜２０６およびゲート電極２０４上にバリア膜を設けてもよい。バリア膜は、バリア膜１０８と同様の材料から選択して用いればよく、バリア膜１０８と同様の機能を有する。

【0231】

従って、図７に示すトランジスタは、図１乃至図４に示すトランジスタとは、酸化物半導体膜２０６の形状、および一対の電極２１６を有する点でのみ異なる。そのため、そのほかの構成については、図１乃至図４についての説明を参照することができる。

【0232】

図７に示すトランジスタは、図１に示すトランジスタにおいて、酸化物半導体膜１０６の領域１０６ｂに代えて、一対の電極２１６を有する構造である。従って、実施の形態１で示したトランジスタと比べて、ソース、ドレインの抵抗を小さくすることができる。そのため、微細化しても、オン特性の高いトランジスタを提供することができる。

【0233】

以下に、図８を用いて、図７に示すトランジスタの作製方法を示す。説明を容易にするため、ここでは図７（Ｂ）に対応する断面図のみを示す。

【0234】

まず、基板２００を準備する。

【0235】

次に、基板２００上に下地絶縁膜２０２を形成する。下地絶縁膜２０２は、下地絶縁膜１０２と同様の材料および方法を用いて形成すればよい。

【0236】

次に、一対の電極２１６となる導電膜を成膜する。一対の電極２１６となる導電膜は、一対の電極２１６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0237】

次に、一対の電極２１６となる導電膜を加工し、下地絶縁膜２０２を露出する開口部を有する導電膜２１７を形成する。

【0238】

次に、酸化物半導体膜２０７を成膜する（図８（Ａ）参照。）。酸化物半導体膜２０７は、酸化物半導体膜１０６として示した材料および方法を用いて成膜すればよい。

【0239】

酸化物半導体膜２０７の成膜後、第１の加熱処理を行ってもよい。第１の加熱処理は、実施の形態１を参照する。

【0240】

次に、酸化物半導体膜２０７および、導電膜２１７に対して平坦化処理を行う。平坦化処理はＣＭＰ処理などを用いればよい。当該平坦化処理によって、導電膜２１７の開口部にのみ、酸化物半導体膜を設ける。

【0241】

次に、導電膜２１７の開口部のみに設けられた酸化物半導体膜および、導電膜２１７を加工し、島状にして、酸化物半導体膜２０６および一対の電極２１６を形成する（図８（Ｂ）参照。）。

【0242】

次に、ゲート絶縁膜２１２、およびゲート絶縁膜２１２上のゲート電極２０４を形成する（図８（Ｃ）参照。）。ゲート絶縁膜２１２は、ゲート絶縁膜１１２またはゲート絶縁膜１３２と同様の材料および方法を用いて形成すればよい。ゲート電極２０４は、ゲート電極１０４と同様の材料および方法を用いて形成すればよい。

【0243】

次に、バリア膜を成膜してもよい。バリア膜は、バリア膜１０８と同様の材料および方法を用いて成膜すればよい。

【0244】

以上のようにして図７に示すトランジスタを作製することができる。

【0245】

図７に示すトランジスタは、酸化物半導体膜２０６に酸素欠損が少なく、寄生チャネルの影響が小さく、微細化してもスイッチング特性を得ることができる。また、一対の電極２１６を有することによって、微細化してもオン特性の優れたトランジスタとすることができる。

【0246】

次に、層間絶縁膜２１８を成膜する。層間絶縁膜２１８は、層間絶縁膜１１８と同様の材料および方法を用いて成膜すればよい。

【0247】

次に、層間絶縁膜２１８に開口部を設け、一対の電極２１６を露出する。

【0248】

次に、配線２３６を形成する。配線２３６は、配線１３６と同様の材料および方法を用いて形成すればよい（図８（Ｄ）参照。）。

【0249】

本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導体装置を提供することができる。

【0250】

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

【0251】

（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２とは異なる構造のトランジスタについて説明する。

【0252】

図９（Ａ）は本発明の一態様に係るトランジスタの上面図である。図９（Ａ）に示す一点鎖線Ｆ１−Ｆ２に対応する断面図を図９（Ｂ）に示す。また、図９（Ａ）に示す一点鎖線Ｆ３−Ｆ４に対応する断面図を図９（Ｃ）に示す。なお、説明を容易にするため、図９（Ａ）においては、下地絶縁膜３０２などを省略して示す。

【0253】

図９（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜３０６におけるゲート電極３０４と重畳する領域である。なお、少なくとも酸化物半導体膜３０６の二側面は、ゲート電極３０４と重畳する。

【0254】

図９（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0255】

また、図９（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0256】

図９（Ｂ）は、基板３００上に設けられた下地絶縁膜３０２と、下地絶縁膜３０２上に設けられた第１の領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあり、酸化物半導体膜３０６と重畳して設けられたゲート電極３０４と、ゲート電極３０４上に設けられた絶縁膜３２０と、ゲート電極３０４および絶縁膜３２０の側面と接して設けられた側壁絶縁膜３１０と、酸化物半導体膜３０６上に設けられ、酸化物半導体膜３０６の第２の領域３０６ｂおよび側壁絶縁膜３１０と接して設けられた一対の電極３１６と、一対の電極３１６上に設けられ、絶縁膜３２０と上面の高さの揃った層間絶縁膜３１８と、を有するトランジスタの断面図である。

【0257】

なお、図９（Ｂ）には、層間絶縁膜３１８および絶縁膜３２０上に設けられた層間絶縁膜３２８と、層間絶縁膜３１８および層間絶縁膜３２８に設けられた一対の電極３１６に達する開口部を介して、一対の電極３１６と接して設けられた配線３３６を示す。

【0258】

図９（Ｂ）において、ゲート電極３０４と絶縁膜３２０は同様の上面形状である。また、ゲート絶縁膜３１２は、ゲート電極３０４および側壁絶縁膜３１０と同様の上面形状である。

【0259】

なお、酸化物半導体膜３０６の第１の領域３０６ａは、トランジスタのチャネル領域として機能する。また、酸化物半導体膜３０６の第２の領域３０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。

【0260】

図９に示すトランジスタは、一対の電極３１６が側壁絶縁膜３１０を挟んでゲート電極３０４の近くにまで設けられている。そのため、ソース、ドレインの抵抗を小さくすることができ、トランジスタのオン特性を高めることができる。

【0261】

なお、基板３００の材料は、基板１００と同様の材料から選択して用いればよい。

【0262】

下地絶縁膜３０２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。

【0263】

ゲート電極３０４は、ゲート電極１０４と同様の材料から選択して用いればよい。

【0264】

ゲート絶縁膜３１２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。なお、ゲート絶縁膜３１２は、ゲート絶縁膜１３２と同様の層構造として設けてもよい。

【0265】

酸化物半導体膜３０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい。

【0266】

側壁絶縁膜３１０は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して用いればよい。

【0267】

絶縁膜３２０は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して用いればよい。

【0268】

一対の電極３１６は、一対の電極２１６と同様の材料から選択して用いればよい。

【0269】

なお、層間絶縁膜３１８は、層間絶縁膜２１８と同様の材料から選択して用いればよい。

【0270】

なお、層間絶縁膜３２８は、層間絶縁膜２１８と同様の材料から選択して用いればよい。

【0271】

配線３３６は、配線１３６と同様の材料から選択して用いればよい。

【0272】

図示しないが、下地絶縁膜３０２、一対の電極３１６、酸化物半導体膜３０６、絶縁膜３２０およびゲート電極３０４上にバリア膜を設けてもよい。バリア膜は、バリア膜１０８と同様の材料から選択して用いればよく、バリア膜１０８と同様の機能を有する。

【0273】

以下に、図１０乃至図１２を用いて、図９に示すトランジスタの作製方法を示す。説明を容易にするため、ここでは図９（Ｂ）に対応する断面図のみを示す。

【0274】

まず、基板３００を準備する。

【0275】

次に、下地絶縁膜３０２を成膜する。下地絶縁膜３０２は、下地絶縁膜１０２と同様の材料および方法を用いて成膜すればよい。

【0276】

次に、酸化物半導体膜３０７を形成する。酸化物半導体膜３０７は、酸化物半導体膜１０７と同様の材料および方法を用いて形成すればよい。

【0277】

次に、ゲート絶縁膜３１３を形成する。ゲート絶縁膜３１３は、ゲート絶縁膜１１２またはゲート絶縁膜１３２と同様の材料および方法を用いて形成すればよい。

【0278】

次に、導電膜３０５を成膜する。導電膜３０５は、ゲート電極３０４となる材料として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0279】

次に、絶縁膜３２１を成膜する（図１０（Ａ）参照。）。絶縁膜３２１は、絶縁膜３２０として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0280】

次に、絶縁膜３２１および導電膜３０５を加工し、絶縁膜３２２およびゲート電極３０４を形成する（図１０（Ｂ）参照。）。絶縁膜３２２とゲート電極３０４とは、同様の上面形状である。

【0281】

次に、絶縁膜３２２およびゲート電極３０４をマスクとし、酸化物半導体膜３０７に不純物を添加する。具体的には、不純物として、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いる。そのとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、不純物の添加量は１×１０^１４ｉｏｎｓ／ｃｍ^２以上１×１０^１６ｉｏｎｓ／ｃｍ^２以下とする。その後、加熱処理を行ってもよい。

【0282】

不純物の添加された領域は、低抵抗化し、第２の領域３０６ｂとなる。また、不純物の添加されない領域は、第１の領域３０６ａとなる。以上のようにして、第１の領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６を形成する（図１０（Ｃ）参照。）。

【0283】

次に、側壁絶縁膜３１０となる絶縁膜を成膜する。側壁絶縁膜３１０となる絶縁膜は、側壁絶縁膜３１０として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、側壁絶縁膜３１０となる絶縁膜に対し異方性の高いエッチング処理を行うことにより、絶縁膜３２２およびゲート電極３０４の側面に接する側壁絶縁膜３１０を形成することができる。

【0284】

側壁絶縁膜３１０を形成するとともに、ゲート絶縁膜３１３を側壁絶縁膜３１０およびゲート電極３０４をマスクとして加工し、ゲート絶縁膜３１２を形成する（図１１（Ａ）参照。）。

【0285】

次に、導電膜３１７を成膜する（図１１（Ｂ）参照。）。導電膜３１７は、一対の電極３１６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0286】

なお、導電膜３１７の形成後、第２の加熱処理を行う。第２の加熱処理によって、下地絶縁膜３０２または／およびゲート絶縁膜３１２から酸素を放出させることができる。放出された酸素は、酸化物半導体膜３０６へ供給され、酸素欠損を低減することができる。第２の加熱処理は、実施の形態１で示した第２の加熱処理と同様の条件で行えばよい。

【0287】

また、第２の加熱処理は、導電膜３１７の形成直後に限定されず、導電膜３１７を形成した後であればどの工程時に行ってもよい。

【0288】

次に、層間絶縁膜３１９を成膜する（図１１（Ｃ）参照。）。層間絶縁膜３１９は、層間絶縁膜３１８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0289】

次に、層間絶縁膜３１９上から平坦化処理（ＣＭＰ処理、ドライエッチング処理など）を行い、一対の電極３１６、層間絶縁膜３１８、側壁絶縁膜３１０および絶縁膜３２０を形成する（図１２（Ａ）参照。）。

【0290】

層間絶縁膜３１９上から平坦化処理を行うことで、導電膜３１７の絶縁膜３２２（ゲート電極３０４）と重畳している領域のみを除去することができる。その際に、絶縁膜３２２も平坦化処理に曝され、厚さの薄くなった絶縁膜３２０となる。

【0291】

このような方法を用いて、一対の電極３１６を形成することにより、一対の電極３１６を側壁絶縁膜３１０を挟んでゲート電極３０４の近くにまで設けることができる。

【0292】

以上のようにして、図９に示すトランジスタを作製することができる。

【0293】

図９に示すトランジスタは、酸化物半導体膜３０６に酸素欠損が少なく、寄生チャネルの影響が小さく、微細化してもスイッチング特性を得ることができる。また、一対の電極３１６を有することによって、微細化してもオン特性の優れたトランジスタとすることができる。

【0294】

次に、層間絶縁膜３２８を成膜する（図１２（Ｂ）参照。）。層間絶縁膜３２８は、層間絶縁膜３２８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0295】

次に、層間絶縁膜３２８および層間絶縁膜３１８を加工し、一対の電極３１６を露出する開口部を形成する。

【0296】

次に、配線３３６を形成する（図１２（Ｃ）参照。）。配線３３６は、配線１３６と同様の材料および方法を用いて形成すればよい。

【0297】

本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導体装置を提供することができる。

【0298】

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

【0299】

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３とは異なる構造のトランジスタについて説明する。

【0300】

図１３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１３（Ａ）に示す一点鎖線Ｇ１−Ｇ２に対応する断面図を図１３（Ｂ）に示す。また、図１３（Ａ）に示す一点鎖線Ｇ３−Ｇ４に対応する断面図を図１３（Ｃ）に示す。なお、説明を容易にするため、図１３（Ａ）においては、下地絶縁膜４０２などを省略して示す。

【0301】

図１３（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜４０６におけるゲート電極４０４と重畳する領域である。なお、少なくとも酸化物半導体膜４０６の二側面は、ゲート電極４０４と重畳する。

【0302】

図１３（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0303】

また、図１３（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0304】

図１３（Ｂ）は、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に設けられたチャネル幅の１倍以上５倍以下の厚さを有する酸化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上にあり、酸化物半導体膜４０６と重畳して設けられたゲート電極４０４と、を有するトランジスタの断面構造である。

【0305】

なお、図１３（Ｂ）には、酸化物半導体膜４０６、ゲート電極４０４上に設けられた、酸化物半導体膜４０６に達する開口部を有する層間絶縁膜４１８と、層間絶縁膜４１８の開口部を介して酸化物半導体膜４０６と接して設けられた配線４３６と、を示す。

【0306】

図１３は、いわゆるフィン型のトランジスタである。フィン型のトランジスタは、チャネル領域が厚いことによって、キャリアの伝導経路が大きくでき、チャネル幅が小さくてもオン特性の優れたトランジスタとすることができる。

【0307】

なお、シリコンを用いたフィン型のトランジスタの場合、チャネル領域が厚いことによって、ゲートの電界による空乏層が広がり切らず、トランジスタを完全にオフすることが難しいことが課題となる。一方、酸化物半導体膜を用いたフィン型のトランジスタでは、チャネル領域が厚い場合でもゲートの電界による空乏層が十分に広がり、トランジスタをオフすることができる。

【0308】

なお、基板４００の材料は、基板１００と同様の材料から選択して用いればよい。

【0309】

なお、下地絶縁膜４０２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。

【0310】

ゲート電極４０４は、ゲート電極１０４と同様の材料から選択して用いればよい。

【0311】

ゲート絶縁膜４１２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。なお、ゲート絶縁膜４１２は、ゲート絶縁膜１３２と同様の層構造として設けてもよい。

【0312】

酸化物半導体膜４０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい。酸化物半導体膜４０６の厚さは、１００ｎｍ以上２μｍ未満とする。

【0313】

層間絶縁膜４１８は、層間絶縁膜１１８と同様の材料から選択して用いればよい。

【0314】

配線４３６は、配線１３６と同様の材料から選択して用いればよい。

【0315】

図示しないが、下地絶縁膜４０２、酸化物半導体膜４０６およびゲート電極４０４上にバリア膜を設けてもよい。バリア膜は、バリア膜１０８と同様の材料から選択して用いればよく、バリア膜１０８と同様の機能を有する。

【0316】

以下に、図１４を用いて、図１３に示すトランジスタの作製方法を示す。説明を容易にするため、ここでは図１３（Ｂ）に対応する断面図のみを示す。

【0317】

まず、基板４００を準備する。

【0318】

次に、基板４００上に下地絶縁膜４０２を形成する。下地絶縁膜４０２は、下地絶縁膜１０２と同様の材料および方法を用いて形成すればよい。

【0319】

次に、酸化物半導体膜を形成する（図１４（Ａ）参照。）。酸化物半導体膜は、酸化物半導体膜１０７と同様の材料および方法を用いて形成すればよい。

【0320】

次に、ゲート絶縁膜４１２およびゲート絶縁膜４１２上のゲート電極４０４を形成する（図１４（Ｂ）参照。）。ゲート絶縁膜４１２は、ゲート絶縁膜１１２またはゲート絶縁膜１３２と同様の材料および方法を用いて形成すればよい。ゲート電極４０４は、ゲート電極１０４と同様の材料および方法を用いて形成すればよい。

【0321】

次に、ゲート電極４０４をマスクとし、酸化物半導体膜４０７に不純物を添加する。具体的には、不純物として、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いる。そのとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、不純物の添加量は１×１０^１４ｉｏｎｓ／ｃｍ^２以上１×１０^１６ｉｏｎｓ／ｃｍ^２以下とする。その後、加熱処理を行ってもよい。

【0322】

次に、バリア膜を成膜してもよい。バリア膜は、バリア膜１０８と同様の材料および方法を用いて成膜すればよい。

【0323】

以上のようにして図１３に示すトランジスタを作製することができる。

【0324】

図１３に示すトランジスタは、酸化物半導体膜４０６に酸素欠損が少なく、寄生チャネルの影響が小さく、微細化してもスイッチング特性を得ることができる。また、酸化物半導体膜４０６がチャネル幅の１倍以上５倍以下の厚さを有することによって、微細化してもオン特性の優れたトランジスタとすることができる。

【0325】

次に、層間絶縁膜４１８を形成する。層間絶縁膜４１８は、層間絶縁膜１１８と同様の材料および方法を用いて形成すればよい。

【0326】

次に、層間絶縁膜４１８に開口部を設け、酸化物半導体膜４０６を露出する。

【0327】

次に、配線４３６を形成する。配線４３６は、配線１３６と同様の材料および方法を用いて形成すればよい（図１４（Ｃ）参照。）。

【0328】

本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導体装置を提供することができる。

【0329】

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

【0330】

（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４とは異なる構造のトランジスタについて説明する。

【0331】

図１５（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１５（Ａ）に示す一点鎖線Ｈ１−Ｈ２に対応する断面図を図１５（Ｂ）に示す。また、図１５（Ａ）に示す一点鎖線Ｈ３−Ｈ４に対応する断面図を図１５（Ｃ）に示す。なお、説明を容易にするため、図１５（Ａ）においては、下地絶縁膜５０２などを省略して示す。

【0332】

図１５（Ａ）に、トランジスタのチャネル長（Ｌ）およびチャネル幅（Ｗ）を示す。なお、トランジスタのチャネル領域は、酸化物半導体膜５０６における一対の電極５１６に挟まれる領域である。なお、少なくとも酸化物半導体膜５０６の二側面は、ゲート電極５０４と重畳する。

【0333】

図１５（Ａ）に示すトランジスタは、チャネル長が５ｎｍ以上６０ｎｍ未満、かつチャネル幅が５ｎｍ以上２００ｎｍ未満である。

【0334】

また、図１５（Ａ）に示すトランジスタは、チャネル長に対して、チャネル幅が０．５倍以上１０倍以下である。

【0335】

図１５（Ｂ）は、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２上に設けられたゲート電極５０４と、ゲート電極５０４上に設けられたゲート絶縁膜５１２と、ゲート絶縁膜５１２を介してゲート電極５０４と重畳して設けられた酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられた一対の電極５１６と、一対の電極５１６上に設けられた層間絶縁膜５１８と、を有するトランジスタの断面図である。

【0336】

基板５００の材料は、基板１００と同様の材料から選択して用いればよい。

【0337】

下地絶縁膜５０２は、基板５００に起因する不純物が、酸化物半導体膜５０６に影響しないようにするために設ける。ただし、基板５００が不純物を含まない場合は、下地絶縁膜５０２を設けなくても構わない。または、ゲート絶縁膜５１２によって不純物の拡散が抑制できる場合は、下地絶縁膜５０２を設けなくても構わない。

【0338】

下地絶縁膜５０２は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。また、前述の単層または積層に加えて、窒化酸化シリコン、窒化シリコンを積層しても構わない。

【0339】

ゲート電極５０４は、ゲート電極１０４と同様の材料から選択して用いればよい。

【0340】

ゲート絶縁膜５１２は、ゲート絶縁膜１１２またはゲート絶縁膜１３２と同様の材料から選択して用いればよい。

【0341】

酸化物半導体膜５０６は、酸化物半導体膜１０６と同様の材料から選択して用いればよい。

【0342】

一対の電極５１６は、一対の電極２１６と同様の材料から選択して用いればよい。

【0343】

層間絶縁膜５１８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。また、前述の単層または積層に加えて、窒化酸化シリコン、窒化シリコンを積層しても構わない。

【0344】

なお、層間絶縁膜５１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以下の厚さで設ければよい。層間絶縁膜５１８の上面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜５１８は、上面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜５１８上にポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を形成することで、層間絶縁膜５１８の上面に生じる電荷の影響を低減しても構わない。

【0345】

以下に、図１６を用いて、図１５に示すトランジスタの作製方法を説明する。説明を容易にするため、ここでは図１５（Ｂ）に対応する断面図のみを示す。

【0346】

まず、基板５００を準備する。

【0347】

次に、基板５００上に下地絶縁膜５０２を成膜する。下地絶縁膜５０２は、下地絶縁膜５０２として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0348】

次に、ゲート電極５０４を形成する。ゲート電極５０４は、ゲート電極１０４と同様の材料および方法を用いて形成すればよい。

【0349】

次に、ゲート絶縁膜５１２を形成する（図１６（Ａ）参照。）。ゲート絶縁膜５１２は、ゲート絶縁膜１１２またはゲート絶縁膜１３２と同様の材料および方法を用いて形成すればよい。

【0350】

次に、酸化物半導体膜５０６を形成する（図１６（Ｂ）参照。）。酸化物半導体膜５０６は、酸化物半導体膜１０７と同様の材料および方法を用いて形成すればよい。

【0351】

次に、一対の電極５１６となる導電膜を成膜する。一対の電極５１６となる導電膜は、一対の電極５１６として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0352】

次に、一対の電極５１６となる導電膜を加工して、一対の電極５１６を形成する。なお、一対の電極５１６となる導電膜の加工は、一部に、電子線描画装置（ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光機ともいう。）を用いると好ましい。ＥＢ露光機は、極めて微細な加工が可能であるため、微細化したトランジスタを作製するために好適である。

【0353】

次に、層間絶縁膜５１８を成膜する（図１６（Ｃ）参照。）。層間絶縁膜５１８は、層間絶縁膜５１８として示した材料から選択し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0354】

以上のようにして図１５に示すトランジスタを作製することができる。

【0355】

図１５に示すトランジスタは、酸化物半導体膜５０６に酸素欠損が少なく、寄生チャネルの影響が小さく、微細化してもスイッチング特性を得ることができる。また、一対の電極５１６を有することによって、微細化してもオン特性の優れたトランジスタとすることができる。

【0356】

本実施の形態により、微細化してもスイッチング特性の得られ、かつオン特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた集積度の高い半導体装置を提供することができる。

【0357】

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

【0358】

（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５のいずれかに示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。

【0359】

揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。

【0360】

不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。

【0361】

上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用することができる。

【0362】

まずは、実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用した半導体記憶装置を構成するメモリセルの具体例を図１７に示す。

【0363】

メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１７（Ａ）参照。）。

【0364】

キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１７（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。

【0365】

ここで、トランジスタＴｒに実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０^−２１Ａから１×１０^−２５ＡであるトランジスタＴｒでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。

【0366】

また、トランジスタＴｒに実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用すると、該トランジスタは微細化されているため、メモリセルの面積を小さくできる。よって、半導体記憶装置の集積度を高めることができる。

【0367】

図１７（Ｃ）は、メモリセルの断面構造の一例である。なお、図１７（Ｃ）では、トランジスタＴｒに図４で示したトランジスタを適用している。そのため、トランジスタＴｒの各構成のうち、以下で説明しないものについては、実施の形態１などの説明を参照する。

【0368】

ここで、キャパシタＣは、下地絶縁膜１０２上にあり、トランジスタＴｒの領域１０６ｂと接して設けられた電極１１６、ゲート絶縁膜１３２と同一層かつ同一材料で形成された絶縁層およびゲート電極１０４と同一層かつ同一材料で形成された電極（容量電極）によって構成される。なお、図１７（Ｃ）では、電極１１６が下地絶縁膜１０２に埋め込まれた形状としているが、これに限定されない。電極１１６は、下地絶縁膜１０２上にあり、トランジスタＴｒの領域１０６ｂと接して設けられていれば、どのような形状としても構わない。

【0369】

電極１１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。

【0370】

また、ワード線ＷＬは、ゲート電極１０４と電気的に接続される。また、ビット線ＢＬは、配線１３６と電気的に接続される。

【0371】

図１７（Ｃ）に示すメモリセルでは、トランジスタＴｒとキャパシタＣとが、同一層かつ同一材料で形成された電極および絶縁膜によって構成されるため、工程数が削減でき、生産性を高めることができる。ただし、トランジスタＴｒとキャパシタＣとが、同一層かつ同一材料で形成された電極および絶縁膜によって構成されなくても構わない。例えば、トランジスタＴｒとキャパシタＣとを重畳して設けることで、メモリセルの面積をさらに小さくしても構わない。

【0372】

以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体記憶装置を得ることができる。

【0373】

次に、実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用した半導体記憶装置を構成するメモリセルについて、図１７と異なる例を図１８を用いて説明する。

【0374】

図１８（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと電気的に接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと電気的に接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと電気的に接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと電気的に接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と電気的に接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと電気的に接続するノードＮと、を有する。

【0375】

なお、本実施の形態に示す半導体記憶装置は、ノードＮの電位に応じて、トランジスタＴｒ＿２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１８（Ｂ）は容量線ＣＬの電圧Ｖ_ＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉ_ｄ＿２との関係を説明する図である。

【0376】

なお、トランジスタＴｒ＿１を介してノードＮの電位を調整することができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電位をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。

【0377】

そのため、Ｎ＝ＬＯＷで示したＶ_ＣＬ−Ｉ_ｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶ_ＣＬ−Ｉ_ｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、Ｖ_ＣＬ＝０ＶにてＩ_ｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、Ｖ_ＣＬ＝０ＶにてＩ_ｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。

【0378】

ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、書き込み時に高い電圧が不要であるため、フラッシュメモリなどと比較して消費電力が低く、動作速度を速めることができる。

【0379】

また、トランジスタＴｒ＿１に実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用すると、該トランジスタは微細化されているため、メモリセルの面積を小さくできる。よって、半導体記憶装置の集積度を高めることができる。

【0380】

図１８（Ｃ）は、メモリセルの断面構造の一例である。なお、図１８（Ｃ）では、トランジスタＴｒ＿１に図４で示したトランジスタを適用している。そのため、トランジスタＴｒ＿１の各構成のうち、以下で説明しないものについては、実施の形態１などの説明を参照する。

【0381】

なお、本実施の形態では、トランジスタＴｒ＿２として、シリコンを用いたトランジスタを適用した場合について説明する。ただし、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態５のいずれかに示すトランジスタを適用しても構わない。

【0382】

シリコンを用いたトランジスタは、実施の形態１乃至実施の形態５に示すトランジスタと比べて、オン特性を高めやすい利点を有する。従って、低いオフ電流の求められるトランジスタＴｒ＿１よりも、高いオン特性の求められるトランジスタＴｒ＿２に好適といえる。

【0383】

ここで、トランジスタＴｒ＿２は、基板１５０上に設けられた下地絶縁膜１５２と、下地絶縁膜１５２上に設けられた、領域１５６ａおよび領域１５６ｂを含むシリコン膜１５６と、シリコン膜１５６上に設けられたゲート絶縁膜１６２と、ゲート絶縁膜１６２上にあり、シリコン膜１５６と重畳して設けられたゲート電極１５４と、ゲート絶縁膜１６２およびゲート電極１５４の側壁に接して設けられた側壁絶縁膜１６０と、を有する。

【0384】

なお、トランジスタＴｒ＿２上には層間絶縁膜１５８が設けられ、層間絶縁膜１５８上には水素含有層１６８が設けられる。

【0385】

基板１５０の材料は、基板１００と同様の材料から選択して用いればよい。

【0386】

下地絶縁膜１５２は、下地絶縁膜１０２と同様の材料から選択して用いればよい。

【0387】

シリコン膜１５６は、単結晶シリコン膜、多結晶シリコン膜などのシリコン膜を用いればよい。

【0388】

なお、領域１５６ａはチャネル領域として機能する。また、領域１５６ｂはソース領域およびドレイン領域として機能する。

【0389】

なお、本実施の形態ではシリコン膜をチャネル領域、ソース領域およびドレイン領域に用いているが、基板１５０がシリコンウェハなどの半導体基板の場合、半導体基板内にチャネル領域、ソース領域およびドレイン領域が設けられていても構わない。

【0390】

ゲート絶縁膜１６２は、ゲート絶縁膜１１２と同様の材料から選択して用いればよい。

【0391】

ゲート電極１５４は、ゲート電極１０４と同様の材料から選択して用いればよい。

【0392】

側壁絶縁膜１６０は、側壁絶縁膜３１０と同様の材料から選択して用いればよい。

【0393】

層間絶縁膜１５８は、層間絶縁膜１１８と同様の材料から選択して用いればよい。なお、層間絶縁膜１５８上にポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を形成しても構わない。

【0394】

水素含有層１６８は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で水素を１×１０^２１ａｔｏｍｓ／ｃｍ^３以上含む絶縁膜である。

【0395】

水素含有層１６８は、例えば、窒化酸化シリコン膜、窒化シリコン膜を用いればよい。

【0396】

トランジスタＴｒ＿２は、シリコンを用いたトランジスタであるため、シリコン膜１５６の表面を水素終端化することで電気特性を向上させることができる。そのため、水素含有層１６８から水素が供給されると好ましい。ただし、本実施の形態は、水素含有層１６８が設けられた構造に限定されない。例えば、水素含有層１６８を用いずに、トランジスタＴｒ＿２に水素を供給しても構わない。

【0397】

また、図示しないが、水素含有層１６８と下地絶縁膜１０２との間に水素透過性の低い層を設けても構わない。トランジスタＴｒ＿１は酸化物半導体膜を用いたトランジスタである。酸化物半導体膜中で水素はキャリアの生成源となることがあるため、水素の混入を極力低減することが好ましい。そのため、水素含有層１６８が設けられる場合は、水素透過性の低い層でトランジスタＴｒ＿１への水素の拡散を抑制することが好ましい。

【0398】

なお、水素透過性の低い層は、具体的には、３５０℃、１時間の加熱処理によって水素が透過しない性質を有する絶縁膜である。

【0399】

また、キャパシタＣは、下地絶縁膜１０２上にあり、トランジスタＴｒ＿１の領域１０６ｂと接して設けられた電極１６６、ゲート絶縁膜１３２と同一層かつ同一材料で形成された絶縁層およびゲート電極１０４と同一層かつ同一材料で形成された電極（容量電極）によって構成される。電極１６６は、下地絶縁膜１０２、水素含有層１６８および層間絶縁膜１５８に設けられた開口部を介して、トランジスタＴｒ＿２のゲート電極１５４と接する。なお、図１８（Ｃ）では、電極１６６が下地絶縁膜１０２に埋め込まれた形状としているが、これに限定されない。電極１６６は、下地絶縁膜１０２上にあり、トランジスタＴｒ＿１の領域１０６ｂおよびトランジスタＴｒ＿２のゲート電極１５４と接して設けられていれば、どのような形状としても構わない。

【0400】

電極１６６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。

【0401】

また、ワード線ＷＬ＿１は、ゲート電極１０４と電気的に接続される。また、ソース線ＳＬ＿１は、配線１３６と電気的に接続される。また、容量線ＣＬは、容量電極と電気的に接続される。

【0402】

図１８（Ｃ）に示すメモリセルでは、トランジスタＴｒ＿１とキャパシタＣとが、同一層かつ同一材料で形成された電極および絶縁膜によって構成されるため、工程数が削減でき、生産性を高めることができる。ただし、トランジスタＴｒ＿１とキャパシタＣとが、同一層かつ同一材料で形成された電極および絶縁膜によって構成されなくても構わない。例えば、トランジスタＴｒとキャパシタＣとを重畳して設けることで、メモリセルの面積をさらに小さくしても構わない。

【0403】

以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体記憶装置を得ることができる。

【0404】

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

【0405】

（実施の形態７）
実施の形態１乃至実施の形態５のいずれかに示すトランジスタまたは実施の形態６に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。

【0406】

図１９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１９（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

【0407】

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

【0408】

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

【0409】

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

【0410】

図１９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態６に示す半導体記憶装置を用いることができる。

【0411】

図１９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。

【0412】

電源停止に関しては、図１９（Ｂ）または図１９（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１９（Ｂ）および図１９（Ｃ）の回路の説明を行う。

【0413】

図１９（Ｂ）および図１９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１乃至実施の形態５のいずれかに示すトランジスタを用いた構成の一例を示す。

【0414】

図１９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態６に示す半導体記憶装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

【0415】

図１９（Ｂ）では、スイッチング素子１１４１として、オフ電流の極めて小さいトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。

【0416】

なお、図１９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

【0417】

また、図１９（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

【0418】

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

【0419】

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。

【0420】

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

【0421】

（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７の少なくともいずれかを適用した電子機器の例について説明する。

【0422】

図２０（Ａ）は携帯型情報端末である。図２０（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。

【0423】

図２０（Ｂ）は、ディスプレイである。図２０（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。

【0424】

図２０（Ｃ）は、デジタルスチルカメラである。図２０（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。

【0425】

図２０（Ｄ）は２つ折り可能な携帯情報端末である。図２０（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。

【0426】

なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。

【0427】

本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、消費電力を小さくできることができる。

【0428】

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

【符号の説明】

【0429】

１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０５ 導電膜
１０６ 酸化物半導体膜
１０６ａ 領域
１０６ｂ 領域
１０７ 酸化物半導体膜
１０８ バリア膜
１１２ ゲート絶縁膜
１１６ 電極
１１８ 層間絶縁膜
１３２ ゲート絶縁膜
１３６ 配線
１５０ 基板
１５２ 下地絶縁膜
１５４ ゲート電極
１５６ シリコン膜
１５６ａ 領域
１５６ｂ 領域
１５８ 層間絶縁膜
１６０ 側壁絶縁膜
１６２ ゲート絶縁膜
１６６ 電極
１６８ 水素含有層
２００ 基板
２０２ 下地絶縁膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２０７ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
２１７ 導電膜
２１８ 層間絶縁膜
２３６ 配線
３００ 基板
３０２ 下地絶縁膜
３０４ ゲート電極
３０５ 導電膜
３０６ 酸化物半導体膜
３０６ａ 領域
３０６ｂ 領域
３０７ 酸化物半導体膜
３１０ 側壁絶縁膜
３１２ ゲート絶縁膜
３１３ ゲート絶縁膜
３１６ 一対の電極
３１７ 導電膜
３１８ 層間絶縁膜
３１９ 層間絶縁膜
３２０ 絶縁膜
３２１ 絶縁膜
３２２ 絶縁膜
３２８ 層間絶縁膜
３３６ 配線
４００ 基板
４０２ 下地絶縁膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４０７ 酸化物半導体膜
４１２ ゲート絶縁膜
４１８ 層間絶縁膜
４３６ 配線
５００ 基板
５０２ 下地絶縁膜
５０４ ゲート電極
５０６ 酸化物半導体膜
５１２ ゲート絶縁膜
５１６ 一対の電極
５１８ 層間絶縁膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】