特許6040356IP Force 特許公報全文掲載

技術分野

信号処理装置及び信号処理方法

要約特許出願時に添付された[要約書]

【課題】FPGAなどの動作速度の遅いデバイスであっても、動作速度の速いD/A変換器又はA/D変換器に対応することができる信号処理装置及び信号処理方法を提供する。
【解決手段】複数の遅延素子601−1〜601−8からなるシフトレジスタと、シフトレジスタの出力とフィルタ係数とを乗算する乗算器602−1〜602−8と、乗算器602−1〜602−8に与えるフィルタ係数を選択するセレクタ603−1〜603−8と、フィルタ係数と前記遅延素子の出力との乗算結果を加算する加算器604とを設ける。セレクタ603−1〜603−8は、シフトレジスタがn(nは整数)毎にシフトする間に、n個のフィルタ係数を切り替える。
【選択図】図4

発明が解決しようとする課題[発明の詳細な説明]から抜粋

上述のアップサンプラ1540やダウンサンプラ1590は、例えば、FPGA(Field-Programmable Gate Array)で実装することが考えられる。しかしながら、アップサンプラ1540及びダウンサンプラ1590を実装するFPGAなどのデバイスの最大動作速度がD/A変換器1506及びA/D変換器1552の動作速度より遅い場合、FPGAなどのデバイスの入出力が間に合わず、所望の信号が伝送できない場合があった。 上述の課題を鑑み、本発明は、FPGAなどの動作速度の遅いデバイスを用いて動作速度の速いD/A変換器又はA/D変換器に対応することができる信号処理装置及び信号処理方法を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

上述の課題を解決するために、本発明の一態様は、第1の送信信号を直列並列変換して第1の並列信号を出力する第1の直並列変換部と、前記第1の直並列変換部が出力した前記第1の並列信号を補間処理して第2の並列信号を出力する補間部と、前記補間部が出力した前記第2の並列信号の周波数を任意の周波数に変換して第3の並列信号を出力する第1の周波数変換部と、前記第1の周波数変換部が出力した前記第3の並列信号を並列・・・ 続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明によれば、動作速度の遅いデバイスであっても、アップサンプリング処理やダウンサンプリング処理を高速で行うことができる。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】本発明のアップサンプラを用いることができる通信システムの送信装置の一例の構成を示すブロック図である。

【図2】本発明のダウンサンプラを用いることができる通信システムの受信装置の一例の構成を示すブロック図である。

【図3】アップサンプリングを行う際のFIRフィルタの動作の説明図である。

【図4】本発明の第1の高速インターポレータのブロック図である。

【図5】本発明の第1の高速インターポレータにおけるフィルタ係数の説明図である。

【図6】本発明の第1の高速インターポレータを一般化したブロック図である。

【図7】本発明のアップサンプラを並列処理で行う場合のブロック図である。

【図8】本発明の帯域割当信号に応じて回路構成を変更する高速アップサンプラ140を備える送信装置100の構成例を示す図である。

【図9】本発明のダウンサンプラを並列処理で行う場合のブロック図である。

【図10】本発明の帯域割当信号に応じて回路構成を変更する高速ダウンサンプラ190を備える受信装置150の構成例を示す図である。

【図11】本発明のアップサンプラを用いることができる通信システムの送信装置の他の例の構成を示すブロック図である。

【図12】本発明のダウンサンプラを用いることができる通信システムの受信装置の他の例の構成を示すブロック図である。

【図13】変調信号を分散して伝送する通信システムの一例の送信側のブロック図である。

【図14】変調信号を分散して伝送する通信システムの一例の受信側のブロック図である。

【図15】変調信号を分散して伝送する通信システムの送信側の説明図である。

【図16】変調信号を分散して伝送する通信システムの受信側の説明図である。

【図17】マルチキャリア信号を分散して伝送する通信システムの一例の送信側のブロック図である。

【図18】マルチキャリア信号を分散して伝送する通信システムの一例の受信側のブロック図である。

【図19】マルチキャリア信号を分散して伝送する通信システムの送信側の説明図である。

【図20】マルチキャリア信号を分散して伝送する通信システムの受信側の説明図である。

【図21】マルチキャリア信号を分散して伝送する通信システムの他の例の送信側のブロック図である。

【図22】マルチキャリア信号を分散して伝送する通信システムの他の例の受信側のブロック図である。

【図23】メモリを併用する通信システムの送信側のブロック図である。

【図24】メモリを併用する通信システムの受信側のブロック図である。

【図25】アップサンプラの説明図である。

【図26】ダウンサンプラの説明図である。

【図27】オーバーサンプリングの説明図である。

【図28】FIRフィルタの説明図である。

【図29】ダウンサンプリングの説明図である。

選択図 図4出願人が指定した本件の代表的な図

100:送信装置   104:送信回路   106:D/A変換器   140:高速アップサンプラ   141a,141b,…:高速インターポレータ   143:直並列変換器   144:並直列変換器   145:高速化係数算出部   150:受信装置   152:A/D変換器   156:受信回路   157:高速化係数算出部   190:高速ダウンサンプラ   192a,192b,…:高速デシメータ   193:直並列変換器   194:並直列変換器   601−1〜601−8:遅延素子   602−1〜602−8:乗算器   603−1〜603−8:セレクタ   604:加算器

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