特許6041928IP Force 特許公報全文掲載

技術分野

本特許出願は、2009年1月23日に出願され、本明細書に参照により組み込まれている米国出願第12/359,039号の優先権の利益を主張する。
本発明に記載される様々な半導体メモリに関連する装置、システム、及び方法

発明が解決しようとする課題[発明の詳細な説明]から抜粋

デュアルデータレート(DDR)同期ダイナミックランダムアクセスメモリ(SDRAM)等のJEDECインターフェース規格への拡張が提案されているが、その拡張は、一般に、将来予想されるメモリ帯域幅及び密度に関して不十分であると見られる場合がある。弱点として、メモリ電源の最適化に欠けることと、ホストプロセッサとメモリ下位システムとの間のインターフェースが1つしかないことが挙げられる。後者の弱点により、プロセッサ及び/又はメモリ技術が変更される場合、インターフェースを再び設計する必要をもたらす場合がある。

課題を解決するための手段[発明の詳細な説明]から抜粋

の課題を解決するために、本発明の装置は、互いに積層されて積層ダイ3次元メモリアレイを形成する複数のメモリアレイダイであって、当該複数のメモリアレイダイの各々は、複数のメモリアレイタイルを含み、当該複数のメモリアレイタイルは、各々が、互いに異なる当該メモリアレイダイに形成された複数個の前記メモリアレイタイルを含む、複数のメモリ保管庫を形成する、複数のメモリアレイダイと、前記積層ダイ3次元メ・・・ 続きを知財ポータルサイト IP Force にログインして見る

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】本発明の実施形態によるメモリシステムのブロック図である。

【図2】本発明の実施形態によるロジックダイを有する積層ダイ3次元メモリの切り取り概念図である。

【図3】本発明の実施形態によるメモリ保管庫コントローラ及び関連モジュールのブロック図である。

【図4A】本発明の実施形態によるメモリ装置を操作する方法を示す図である。

【図4B】本発明の実施形態によるメモリ装置を操作する別の方法を示す図である。

【図5】本発明の実施形態による情報処理システムのブロック図である。

選択図 図1出願人が指定した本件の代表的な図

100 メモリ装置   102 メモリ保管庫   104、106 メモリ保管庫コントローラ(MVC)   110 メモリ保管庫   112、113、115 シリアル通信リンクインターフェース(SCLI)   114 ホストプロセッサ   116 スイッチ   117 メモリ構成制御レジスタ   138 デマルチプレクサ   200 積層ダイ3次元メモリアレイ   202 ロジックダイ   203 メモリアレイ   204 ダイ   205A、205B、205C タイル   208 タイル   212B、212C、212D タイル   224 導電経路   230 メモリ保管庫   240 メモリアレイ   310 プログラム可能な保管庫制御ロジック(PVCL)   314 メモリシーケンサ   315 メモリマップ   316 書き込みバッファ   317 読み出しバッファ   318 要求列   324 メモリマップロジック(MML)   326 動作追跡装置   328 TWI修復ロジック   500 情報処理システム   502 システムバス   504 チップ組立部品   506 メモリ装置   508 プロセッサ   509 表示装置   510 周辺部品   512 ハードドライブ   514 キーボード/コントローラ

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