特許 6042003 電子測定回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6042003

(24)【登録日】2016年11月18日

(45)【発行日】2016年12月14日

(54)【発明の名称】電子測定回路

(51)【国際特許分類】

   G01P 15/125 20060101AFI20161206BHJP

【ＦＩ】

   G01P15/125 V

【請求項の数】12

【全頁数】10

(21)【出願番号】特願2016-15220(P2016-15220)

(22)【出願日】2016年1月29日

(65)【公開番号】特開2016-156808(P2016-156808A)

(43)【公開日】2016年9月1日

【審査請求日】2016年1月29日

(31)【優先権主張番号】15156122.2

(32)【優先日】2015年2月23日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】596162740

【氏名又は名称】イーエム・ミクロエレクトロニク−マリン・エス アー

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(74)【代理人】

【識別番号】100064621

【弁理士】

【氏名又は名称】山川 政樹

(72)【発明者】

【氏名】クリストフ・アントランジェ

(72)【発明者】

【氏名】ルカ・ロッシ

(72)【発明者】

【氏名】シルヴァン・グロージャン

(72)【発明者】

【氏名】ジャン−ミシェル・ダガ

【審査官】 濱本 禎広

(56)【参考文献】

【文献】 特表２００８−５０７２２１（ＪＰ，Ａ）

【文献】 特表２００１−５１８６１２（ＪＰ，Ａ）

【文献】 特表２００１−５１９５３４（ＪＰ，Ａ）

【文献】 国際公開第２０１５／１１５２６４（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｐ １５／１２５

(57)【特許請求の範囲】

【請求項1】

物理的パラメーターを測定するための電子測定回路であって、
それぞれが固定電極を有する２つの差動マウントされたキャパシター（Ｃ１、Ｃ２）、及び前記２つのキャパシター（Ｃ１、Ｃ２）の各固定電極に対して運動することができるように構成する前記２つのキャパシター（Ｃ１、Ｃ２）に対して共通の共通電極を有し、これによって、前記物理的パラメーターが測定されるときに各キャパシター（Ｃ１、Ｃ２）の容量値を変更する、測定センサー（１）と、
前記共通電極に接続され、前記測定センサー（１）から受けた電荷を積分し、前記共通電極に交互に接続されるように構成する２つの積分器を有する第１の積分ユニット（５）と、
前記第１の積分ユニット（５）の２つの積分器からのアナログ出力値を比較し第１のデジタル出力信号（ａｉ）を供給する第１の比較器（９）と、
前記第１の積分ユニット（５）から受けた電荷を積分するように接続し、前記第１の積分ユニット（５）の前記２つの積分器から交互に電荷を積分するように構成する２つの積分器を有する第２の積分ユニット（７）と、
前記第２の積分ユニット（７）の前記２つの積分器からのアナログ出力値を比較し、第２のデジタル出力信号（ｂｉ）を供給する第２の比較器（１９）と、
前記測定センサー（１）に接続され前記２つのキャパシター（Ｃ１、Ｃ２）にまたがる異なる電圧値をスイッチングするスイッチング回路（３）と、
前記第１の比較器（９）から前記スイッチング回路（３）に前記第１のデジタル出力信号（ａｉ）を供給して前記スイッチング回路（３）の動作を制御する帰還回路（１１）と、並びに
前記第１の比較器（９）から前記第１のデジタル出力信号（ａｉ）を受け、前記第２の比較器（１９）から前記第２のデジタル出力信号（ｂｉ）を受けて、当該測定回路の最終デジタル出力信号（ｙ）を供給する増分計算ユニット（１３）と
を有することを特徴とする測定回路。

【請求項2】

前記第１の積分ユニット（５）及び前記第２の積分ユニット（７）は、直列に接続される
ことを特徴とする請求項１に記載の測定回路。

【請求項3】

前記第１の積分ユニット（５）及び前記第２の積分ユニット（７）は、交互に動作するように構成する２つのスイッチによって接続される
ことを特徴とする請求項２に記載の測定回路。

【請求項4】

前記積分ユニット（５、７）のそれぞれは、１つの増幅器（ａｍｐ１、ａｍｐ２）、及び対称的な積分器として接続される２つの積分キャパシター（Ｃｉ１ｐ、Ｃｉ１ｍ、Ｃｉ２ｐ、Ｃｉ２ｍ）を有する
ことを特徴とする請求項１〜３のいずれかに記載の測定回路。

【請求項5】

２つの差動マウントされたキャパシター（Ｃ１、Ｃ２）を有する測定センサー（１）を有する電子測定回路によって物理的パラメーターを測定する方法であって、
前記キャパシターはそれぞれ、固定電極と、及び前記キャパシター（Ｃ１、Ｃ２）の両方に共通の共通電極とを有し、
この共通電極は、前記２つのキャパシター（Ｃ１、Ｃ２）の各固定電極に対して運動することができるように構成して、これによって、前記物理的パラメーターが測定される時に各キャパシター（Ｃ１、Ｃ２）の容量値を変更し、
前記電子測定回路は、
前記共通電極に交互に接続され前記電荷の積分を交互に行う２つの積分器を有し、前記共通電極に接続され前記測定センサー（１）から受けた電荷を積分する第１の積分ユニット（５）と、
前記第１の積分ユニット（５）の前記２つの積分器からのアナログ出力値を比較し第１のデジタル出力信号（ａｉ）を供給する第１の比較器（９）と、
前記第１の積分ユニット（５）の前記２つの積分器からの前記電荷の積分を交互に行う２つの積分器を有し、前記第１の積分ユニット（５）から受けた電荷を積分するように接続する第２の積分ユニット（７）と、
前記第２の積分ユニット（７）の前記２つの積分器からのアナログ出力値を比較し第２のデジタル出力信号（ｂｉ）を供給する第２の比較器（１９）と、
前記第１の比較器（９）からのデジタル出力信号（ａｉ）を前記測定センサー（１）に接続されたスイッチング回路（３）に供給する帰還回路（１１）と、
受けた前記第１のデジタル出力信号（ａｉ）の関数として前記２つのキャパシター（Ｃ１、Ｃ２）をまたがる電圧を変える前記スイッチング回路（３）と、
前記第１の比較器（９）から前記第１のデジタル出力信号（ａｉ）を受け前記第２の比較器（１９）から前記第２のデジタル出力信号（ｂｉ）を受け、前記測定回路のバイナリ出力信号（ｙ）を供給する増分計算ユニット（１３）と
を有することを特徴とする測定方法。

【請求項6】

前記２つのキャパシター（Ｃ１、Ｃ２）をまたがる電圧は、少なくとも３つの異なる電圧値（Ｖｓｓ、Ｖｄｄ、Ｖｒｅｆ）の間をスイッチングされる
ことを特徴とする請求項５に記載の方法。

【請求項7】

前記電圧値の１つは実質的にゼロであり、前記電圧値の１つは最大電圧を表し、
前記電圧値の１つはゼロから最大電圧までである
ことを特徴とする請求項５又は６に記載の方法。

【請求項8】

前記第１の比較器の出力信号（ａｉ）の１つの値によって、前記第１の積分ユニット（５）の前記２つの積分器のそれぞれが前記２つのキャパシター（Ｃ１、Ｃ２）の間の電荷の差が交互に積分される
ことを特徴とする請求項５〜７のいずれかに記載の方法。

【請求項9】

前記第１の比較器の出力信号（ａｉ）の１つの値は、前記２つのキャパシター（Ｃ１、Ｃ２）のそれぞれをまたがる電圧を、第１の電圧値（Ｖｒｅｆ）から第２の電圧値（Ｖｄｄ、Ｖｓｓ）に変え、そして、前記第１の電圧値（Ｖｒｅｆ）に戻すように変える
ことを特徴とする請求項６〜８のいずれかに記載の方法。

【請求項10】

前記キャパシター（Ｃ１、Ｃ２）の１つをまたがる電圧値が前記第２の電圧値（Ｖｄｄ、Ｖｓｓ）にスイッチングされる場合に、前記キャパシター（Ｃ１、Ｃ２）のうちの他のキャパシターをまたがる電圧値が前記第３の電圧値（Ｖｄｄ、Ｖｓｓ）にスイッチングされる
ことを特徴とする請求項９に記載の方法。

【請求項11】

前記共通電極は、前記測定回路の動作の間、実質的に一定の電位にある
ことを特徴とする請求項５〜１０のいずれかに記載の方法。

【請求項12】

前記第１の積分回路（５）は、２つのスイッチ（Ｔｐ、Ｔｍ）によって前記測定センサー（１）に接続され、
前記２つのスイッチ（Ｔｐ、Ｔｍ）の動作は、前記第１のデジタル出力信号（ａｉ）の状態に応じて前記スイッチング回路（３）の動作と同期する
ことを特徴とする請求項５〜１１のいずれかに記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、物理的パラメーターを測定する測定回路の分野に関する。より詳細には、本発明は、容量性センサーを有する測定回路に関する。本発明は、さらに、これに対応する物理的パラメーターを測定する方法及びコンピュータープログラム製品に関する。

【背景技術】

【0002】

物理的パラメーターを測定するために用いられる容量性センサーが、２つの固定電極の間に弾性保持されるアーマチャーの一部を形成する可動共通電極を有することがある。この共通電極は、例えば、与えられる力に起因して、固定電極の一方又は他方の方向に特定の距離動くことができる。非稼動状態において、共通電極は、２つの固定電極からほぼ等しい距離にあり、この距離は、２つのキャパシターに対して同じ容量値を定める。与えられた力などに起因して共通電極が動くと、各キャパシターの容量値が、他方の容量値とは逆に変わる。このようにして、２つのキャパシターの容量における変化に依存する電圧の形態の出力信号を与えるように、容量性センサーの電子インタフェース回路を構成させる。この種の容量性センサーを、例えば、加速度値を測定するために用いることができる。

【0003】

測定センサーには電気的インタフェース回路が接続されており、測定センサーからの信号を処理する。米国特許ＵＳ８４２９９８１Ｂ２に記載されているような従来のインタフェース回路は、容量性測定センサーの容量を前置帯電させるための入力として電圧を与えるためにデジタル／アナログ変換器（ＤＡＣ）を用いている。このＤＡＣの分解能は、測定回路のデジタル出力の分解能に直接リンクしている。例えば、１０ビットの分解能の出力は、インタフェース回路の帰還回路において１０ビットの分解能のＤＡＣを必要とする。このような従来の技術は、低い分解能の出力（例、１０ビットの分解能まで）に対しては非常に有効であることがある。しかし、ＤＡＣの精度に固有ないくつかの線形性についての問題がこの分解能を超えて発生する。さらに、既存の解法では、測定センサーの容量を前置帯電させるために、繰り返しの前置帯電する段階が必要になる。しかし、この前置帯電する段階の短所は、キャパシターを帯電させるためにいくらかのエネルギーが用いられるのに、この段階の間にいずれの測定信号も生成されないということである。

【0004】

米国特許出願ＵＳ２００７／０２４７１７１Ａ１は、容量が可変な１つ又は２つのキャパシターの電子インタフェース回路について記載している。このインタフェース回路は、２つの入力を有する差動積分増幅器と、第１段階において異なる電圧で各キャパシターを帯電させ第２段階において各キャパシターの固定電極を１つの対応する入力に接続させるスイッチング回路とを有する。第３の段階において各キャパシターは反転した異なる電圧によってバイアスをかけられ、第４の段階においてそれらの固定電極が増幅器の対応する入力に接続される。キャパシターの共通電極は、接地に接続される。増幅器からの２つの出力信号は、スイッチドキャパシター回路を制御するために比較器において比較される。この電子インタフェース回路の動作は、出力において測定値を得るのに比較的長く、キャパシターの励起は対称的な形態で行われる。このことは、課題である。

【0005】

米国特許出願ＵＳ２０１０／０２３１２３７Ａ１は、物理的パラメーターを測定する容量性センサーを備えた電子回路について記載している。このセンサーは、差動構成でマウントされた２つのキャパシターを有しており、その共通電極が電荷移動増幅器の１つの入力に接続されている。この電荷移動増幅器の出力に積分器が接続されており、これは、動的比較器によって制御される。第１の動作段階において励起ユニットを通して積分器の測定された出力をキャパシターの固定電極に与えることができる。第２の段階において、キャパシターの固定電極が、励起ユニットを通して２つの異なる電圧によってバイアスをかけられる。電子回路の出力で最終測定値を得るためにいくつかの測定サイクルを有することが必要となる。このことは、課題である。

【0006】

ドイツ特許出願ＤＥ１０２００５０３１６０７Ａ１及び米国特許出願ＵＳ２００７／０２３６３７３Ａ１において、差動キャパシターの容量性信号変動をデジタル信号に変換する回路のみが記載されている。比較器に続く積分増幅器の入力には、異なるキャパシターを接続することができる。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、容量性センサーを測定センサーとして用いる測定回路の動作又は構成に関連する上記の課題を克服することを目的とする。

【課題を解決するための手段】

【0008】

本発明の第１の態様によると、請求項１に記載の電子測定回路が提供される。

【0009】

提案される新しい手法は、電子測定回路における増分原理によって高い分解能の出力信号が得られるという利点を有する。連続的シグマデルタ技術を用いる電子回路とは対照的に、この電子測定回路の動作によって、アナログ／デジタル変換をシングルショットモードで行うことが可能になる。さらに、高い分解能を維持し非常に良好な線形性を有することによって、推定を行うために必要なサンプルの数を劇的に減らすことができる。例えば、連続的手法において、２００のサンプルを用意されるが、本発明においては、増分原理によって測定出力信号を決めるために１２８のサンプルのみが用意される。

【0010】

好ましいことに、中央ノード（両方のキャパシターに対する共通電極）におけるこの仮想接地のおかげで、当該信号は寄生容量に依存しなくなる。この信号は、中央の寄生容量によって悪影響を及ぼされない。また、第１の比較器からの帰還信号の所与の値が有効な測定出力信号を生成するため／分解能を改善するために用いられる間、すべての電圧がセンサーキャパシターをまたがって遷移する。

【0011】

好ましいことに、２つの固定電極によって中央電極又は可動質量体に与えられる平均の静電力を有するようにされる。この平均の静電力は、ゼロである。さらに、必要な分解能に対する消費の適応がされる。

【0012】

本発明の第２の態様によると、請求項５に記載の物理的パラメーターを測定する方法が提供される。

【0013】

添付の従属請求項には、本発明の他の態様が記載されている。

【0014】

図面を参照して例示的な実施形態（これに制限されない）についての以下の説明を読むことによって、本発明の他の特徴及び利点が明らかになるであろう。

【図面の簡単な説明】

【0015】

【図1】本発明の一態様に係る二次電子測定回路を示すブロック図である。

【図2】２つの可能性のある値を有するデジタル帰還信号に対する図１の回路における測定センサーキャパシターの電圧スイッチングを示す図である。

【発明を実施するための形態】

【0016】

添付図面を参照にして、本発明の実施形態について詳細に説明する。異なる図に示した同一又は対応する機能的及び構造的な要素には、同じ参照符号を割り当てている。

【0017】

図１に示す測定回路又はシステムは、キャパシターＣ１及びＣ２、スイッチング回路３、第１の積分回路ないしユニット５、第１の比較器９、第２の積分回路ないしユニット７、第２の比較器１９及び帰還回路１１を有する測定センサー１によって構成している。また、増分計算ユニット１３を示しており、これは、２つの比較器９、１９から２のデジタル出力信号ａｉ、ｂｉを受け、また、最終デジタル出力信号ｙのサンプリングレートを減らすように構成している。なお、実測結果は、デシメーションの後に出力信号によって与えられ、通常、１２又は１４ビットのビット列である。

【0018】

スイッチング回路３によって、Ｖｒｅｆ、Ｖｄｄ及びＶｓｓ電圧源への接続によるキャパシターＣ１及びＣ２の帯電又は放電が可能になる。ここで、Ｖｓｓは、接地又は０Ｖであり、Ｖｄｄは、測定回路に与えることができる最大電圧であり、Ｖｒｅｆは、ＶｓｓとＶｄｄの間であって、好ましくはＶｄｄ／２ではないような電圧値である。これらのキャパシターの両方は、これらのキャパシターをまたがる電圧がＶｒｅｆである場合に放電する。第１の積分回路５では、差動電荷積分器は、第１の上側分岐積分キャパシターＣｉ１ｐ、第１の増幅器ａｍｐ１及び第１の下側分岐積分キャパシターＣｉ１ｍで構成される。図示した差動の電荷積分器は対称的な積分器であり、増幅器ａｍｐ１を用いて、２つのキャパシターＣｉ１によって電荷を積分する。この積分器は、上側分岐スイッチＴｐと下側分岐スイッチＴｍによってノードＭに接続される。

【0019】

第１の積分回路５は、図１に示すようなさらなるスイッチを介して、そして第１の比較器９に直接、第２の積分回路７に接続される。このようにして、第１の積分回路５からの２つのアナログ出力信号Ｖｉ１ｐ及びＶｉ１ｍが、第１の比較器９及び第２の積分回路７に与えられるように構成している。

【0020】

第２の積分回路７における積分器は、第２の上側分岐積分キャパシターＣｉ２ｐ、第２の下側分岐積分キャパシターＣｉ２ｍ、及び第２の増幅器ａｍｐ２で構成される。また、この積分器は対称的にスイッチングされる積分器であり、キャパシターＣｉ２ｐ、Ｃｉ２ｍと増幅器ａｍｐ２を交互に用いることによって、第１の積分回路５から受けた電荷を積分する。また、キャパシターＣｓ２ｐ及びＣｓ２ｍを示しており、これも積分器が電荷の積分を行うことを支援する。

【0021】

この例における第２の積分回路７は、第２の比較器１９に直接接続しており、第２の積分回路７からの２つのアナログ出力信号Ｖｉ２ｐ及びＶｉ２ｍが第２の比較器１９に与えられるように構成している。第２の比較器１９は、第２の積分回路７から受けた２つのアナログ入力信号を比較するように構成している。

【0022】

第１及び第２の比較器９及び１９における比較に基づいて、第１の比較器の出力信号ａｉは、正又は負の値のいずれかを有し、あるいは、１又は０（−１）に等しく、第２の比較器の出力信号ｂｉは、正又は負の値のいずれかを有し、これは、１又は０（−１）である。第１及び第２の比較器９及び１９からの２つの出力信号ａｉ及びｂｉは、増分計算ユニット１３に与えられ、これは、この測定回路の最終デジタル出力信号ｙを供給する。各比較器９又は１９がアナログ／デジタル変換器としても動作すると考えることができる。

【0023】

ここで、第１の比較器の出力信号ａｉは、帰還信号線１１を通ってスイッチング回路３に与えられ、下でより詳細に説明するようにスイッチング動作を制御するように構成している。この信号ａｉの値によって、積分すべき電荷が正か負であるかどうかが決まる。すなわち、積分が、測定構成の上側分岐によって行われるか、又は測定構成の下側分岐、具体的には、第１の積分回路５によって行われるかが決まる。ここで説明している回路が電荷を積分する手法のために、図１に示す回路が、二次シグマデルタ構成であると考えることができる。

【0024】

この信号ａｉの値が正である場合、正帰還がスイッチング回路３に与えられ、この例においては、時間Ｔｐの後の以下の２つの遷移のシーケンスがキャパシターＣ１及びＣ２に適用される。これも図２に示した。
− 第１の遷移：
Ｖ１の電位がＶｒｅｆからＶｄｄまでスイッチングされ、このときに、Ｖ２の電位がＶｒｅｆからＶｓｓまでスイッチングされ、スイッチＴｐが活性化ないし閉じられる。これによって、Ｃ１に格納された電荷とＣ２に格納された電荷との差が、第１の上側分岐積分キャパシターＣｉ１ｐに移される。所与の期間の後、スイッチＴｐが開く。
− 第２の遷移：
Ｖ１の電位がＶｓｓからＶｒｅｆまでスイッチングされ、このとき、Ｖ２の電位がＶｄｄからＶｒｅｆまでスイッチングされ、スイッチＴｍが活性化ないし閉じられる。これによって、Ｃ１に格納された電荷とＣ２に格納された電荷との差が、第１の下側分岐積分キャパシターＣｉ１ｍに移される。所与の期間の後、スイッチＴｍが開く。

【0025】

信号ａｉの値が負である場合、負帰還がスイッチング回路３に与えられ、この例においては、所定の第２の時間Ｔｍの後に、２つの遷移の以下のシーケンスが適用される。これも図２に示した。
− 第１の遷移：
Ｖ１の電位がＶｒｅｆからＶｓｓまでスイッチングされ、このとき、Ｖ２の電位がＶｒｅｆからＶｄｄまでスイッチングされ、スイッチＴｍが活性化ないし閉じられる。これによって、Ｃ１に格納された電荷とＣ２に格納された電荷との差が、第１の下側分岐積分キャパシターＣｉ１ｍに移される。所与の期間の後、スイッチＴｍが開く。
− 第２の遷移：
Ｖ１における電位がＶｓｓからＶｒｅｆまでスイッチングされ、このとき、Ｖ２における電位がＶｄｄからＶｒｅｆまでスイッチングされ、スイッチＴｐが活性化ないし閉じられる。これによって、Ｃ１に格納された電荷とＣ２に格納された電荷との差が、第１の上側分岐積分キャパシターＣｉ１ｐに移される。所与の期間の後、スイッチＴｐが開く。

【0026】

本発明によると、電圧の遷移ごとに電荷を積分するように積分器が構成している。すなわち、キャパシターＣ１及び／又はＣ２をまたがる電圧が１つの値から別の値まで上昇又は降下している時である。しかし、電圧値が一定のままである場合には、積分が行われない。スイッチＴｐ及びＴｍの動作は、好ましくは、スイッチング回路３の動作と同期される。スイッチング回路３において、電圧スイッチング周波数は、例えば、１００ｋＨｚ〜１０００ｋＨｚである。電圧スイッチング周波数は、好ましくは、測定回路の動作の間一定である。電荷の積分は、測定回路の上側分岐の積分器と下側分岐の積分器との間で交互に行われる。すなわち、スイッチＴｐが閉じている場合、スイッチＴｍは開いており、その逆も成り立っている。

【0027】

この実施形態によると、Ｖｃｍが第２の積分回路７に接続されている初期化段階において、共通ノードＭがＶｒｅｆに直接接続され、この回路の通常動作の間には、ノードＭが、増幅器ａｍｐ１を通して仮想接地Ｖｒｅｆに接続され続け、したがって、実質的に一定の電位を維持する。この特性によって、ノードＭと接地の間の寄生容量をなくすことができる。このようにして、移された電荷に対応する信号が、その後に、寄生容量によって影響を受けない。

【0028】

容量性感知のための二次アナログフロントエンドの動作を上で図１を参照して説明した。二次構成という用語は、ここでは、２つの積分回路を有する構成を意味するものとして理解されるものである。しかし、より高次元の構成を用いて測定回路を実装することもできる。実際に、測定構成における積分回路の数が大きいほど、量子化雑音を多く減らすことができる。

【0029】

図２に示し上で説明したキャパシターＣ１及びＣ２をまたがる電圧の変動によって、出力信号ａｉの値に応じて電荷ＱのＣｉ１ｐ、Ｃｉ１ｍへの遷移を、そして、それから他の積分器のキャパシターへの遷移を誘導し、ノードＶｉ１ｐ及びＶｉ１ｍにおける電圧の積分を誘導する。実際に、電荷Ｑの遷移は、以下のように、上側分岐ないし正の分岐にて（スイッチＴｐを介して）定められる。

【0030】

信号ａｉの値が正（例、＋１）である場合の第１の遷移は、
Q ＝ dQ1＋dQ2
である。
ここで、
dQ1 ＝ C1・(Vref−Vref)−C1・(Vref−Vdd)、
dQ2 ＝ C2・(Vref−Vref)−C2・(Vref−Vss)、Vref ＝ Vdd／2＋Vmax
であり、ここで、ｄＱ１とｄＱ２は、キャパシターＣ１及びＣ２における格納された電荷ないし表面電荷の変化のレートであり、Ｖｍａｘは、システムの感度を収束させるための自由度（［デシメーションの後の出力信号］／（Ｃ１−Ｃ２））を示している。したがって、
Q ＝ −C1・(−Vdd／2＋Vmax)−C2・(Vdd／2＋Vmax)、又は
Q ＝ (C1−C2)・Vdd／2−Vmax・(C1＋C2)
である。

【0031】

信号ａｉの値が負（例、−１又は０）である場合の第２の遷移は、
Q ＝ dQ1＋dQ2
である。ここで、
dQ1 ＝ C1・(Vref−Vref)−C1・(Vss−Vref)、
dQ2 ＝ C2・(Vref−Vref)−C2・(Vdd−Vref)、Vref ＝ Vdd／2＋Vmax
である。したがって、
Q ＝ C1・(Vdd／2＋Vmax)＋C2・(−Vdd／2−Vmax)、又は
Q ＝ (C1−C2)・Vdd／2＋Vmax・(C1＋C2)
である。

【0032】

結果として、以下の式が得られる。
Vi1p(n＋1) ＝ Q／Ci1p ＝ ((C1−C2)／Ci1p)・Vdd／2−Vmax・((C1＋C2)／Ci1p)・ai＋Vi1p(n)

【0033】

上の式において、変数ｎは、所与の状態を表す。Ｖｉ１ｍの電圧は、Ｖｉ１ｐの電圧の対称的なノード電圧であり、その式は、以下の通りである。
Vi1m(n＋1) ＝ Q／Ci1m ＝ −((C1−C2)／Ci1m)・Vdd／2＋Vmax・((C1＋C2)／Ci1m)・ai−Vi1m(n)

【0034】

二次シグマデルタのための推定を定めることができる。これは、例えば、増分計算によって、以下のように与えられる。
i ＝ 1からkに対して、Σi (k−i)・(ai＋bi)、精度は、2／(k・(k＋1))

【0035】

上の式において、変数ｋは、用いたデジタルサンプルａｉ及びｂｉの数であり、これらは、一連のデジタル出力である。１２ビット分解能の変換を達成するためには、１２８サイクルが必要である。２つの一連のデジタル出力ａｉ及びｂｉがあれば、単一ショットの出力ｙを再構成することができる。したがって、ユニット１３における計算は増分原理によって動作する。

【0036】

上記の測定回路をいくつかの他の手法で変更することができる。例えば、測定回路の次元を増やして、積分回路の数を増やしたり、マルチビット量子化器を用いたりすることができる。マルチビット構成は、マルチレベル量子化器を用いて、１つの帰還信号サイクルに対して、すなわち、帰還信号の１つの値に対して、いくつかの遷移（例、２より大きい数）を用いることによって達成することができる。この構成の少しの改変とは関係なく、２つの固定電極によって中央電極又は運動質量体に与えられる平均静電力は、ゼロである。さらに、測定回路の対称な構成のおかげで、すべての帰還信号サイクルに対してリセット段階が必要ではない。実際に、本発明において、２つの遷移の後に、Ｃ１とＣ２をまたがる電圧は、Ｖｒｅｆに再びスイッチングされる。これは、初期状態に対応し、これは、好ましくは、Ｖｄｄ／２ではない。

【0037】

図面や上記の説明において本発明を図示し説明したが、このような図示及び説明は、例示的なものであって、これらに制約されるものではないと考えるべきである。本発明は、開示された実施形態には制限されない。図面、開示内容及び添付の請求の範囲を検討することに基づいて、当業者であれば、請求範囲の発明を実施する際に、他の実施形態及び変種を理解し、実現することができる。

【0038】

請求の範囲において、「有する」という用語は、他の要素又はステップがあることを排除するものではなく、単数表現であっても複数あることを排除するものではない。互いに異なる従属請求項に異なる特徴が記載されていることだけでは、これらの特徴の組み合わせを有効に用いることができないことを意味しているわけではない。請求の範囲における参照符号を本発明の範囲を制限するものとして解釈するべきでない。

【符号の説明】

【0039】

１ 測定センサー
３ スイッチング回路
５、７ 積分ユニット
９、１９ 比較器
１１ 帰還回路
１３ 増分計算ユニット
ａｍｐ１ 増幅器
Ｃ１ キャパシター
Ｔｐ スイッチ

【図1】

【図2】