特許 6044203 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6044203

(24)【登録日】2016年11月25日

(45)【発行日】2016年12月14日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/861 20060101AFI20161206BHJP

   H01L 29/868 20060101ALI20161206BHJP

【ＦＩ】

   H01L29/91 H

   H01L29/91 F

   H01L29/91 D

【請求項の数】8

【全頁数】13

(21)【出願番号】特願2012-196775(P2012-196775)

(22)【出願日】2012年9月7日

(65)【公開番号】特開2014-53443(P2014-53443A)

(43)【公開日】2014年3月20日

【審査請求日】2015年7月29日

(73)【特許権者】

【識別番号】000003997

【氏名又は名称】日産自動車株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100100712

【弁理士】

【氏名又は名称】岩▲崎▼ 幸邦

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】山上 滋春

(72)【発明者】

【氏名】林 哲也

(72)【発明者】

【氏名】丸井 俊治

(72)【発明者】

【氏名】倪 威

【審査官】 綿引 隆

(56)【参考文献】

【文献】 特開２００７−３１８０９２（ＪＰ，Ａ）

【文献】 特開２００３−３１８４１３（ＪＰ，Ａ）

【文献】 特開２００４−０３９９８５（ＪＰ，Ａ）

【文献】 特開２０１２−１９５３９４（ＪＰ，Ａ）

【文献】 特開２０１１−２３８８３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／８６１−８８５

(57)【特許請求の範囲】

【請求項1】

半導体基体と、
前記半導体基体上に形成された第一導電型のドリフト領域と、
前記ドリフト領域の主面に表出するように形成された溝と、
前記溝内部に形成され、前記半導体基体より狭いバンドギャップを有し、前記ドリフト領域とヘテロ接合する第二導電型の第二ヘテロ半導体領域と、
前記ドリフト領域主面上に形成され、前記第二ヘテロ半導体領域と同種の半導体材料からなり前記ドリフト領域とヘテロ接合する第一導電型の第一ヘテロ半導体領域と、
前記第二ヘテロ半導体領域および前記第一ヘテロ半導体領域とオーミック接続されたアノード電極と、
前記半導体基体にオーミック接続されたカソード電極とを有する半導体装置の製造方法であって、
前記ドリフト領域の主面の所定部位に前記溝を形成する第一の工程と、
前記ドリフト領域の主面及び前記溝内の前記ドリフト領域上にヘテロ半導体を堆積させる第二の工程と、
前記溝の側壁部分の前記へテロ半導体に第二導電型の不純物を導入し前記第二ヘテロ半導体領域を形成する第三の工程と、
前記第三の工程の後に、異方性エッチングを用いて、前記ドリフト領域の主面に平行な部分の前記第二ヘテロ半導体領域を前記ドリフト領域が露出しないように前記ヘテロ半導体が残るようにエッチングすることにより前記第二ヘテロ半導体領域の一部を除去する第四の工程と、
前記第四の工程の後に、前記ドリフト領域の主面上の前記ヘテロ半導体に第一導電型の不純物を導入し前記第一ヘテロ半導体領域を形成する第五の工程と、
を有することを特徴とする半導体装置の製造方法。

【請求項2】

前記第五の工程において、前記ドリフト領域の主面に斜め方向の異方性を有する不純物導入方法により前記溝底部の前記へテロ半導体が前記溝側面に影になった状態で前記ドリフト領域の主面上の前記へテロ半導体に第一導電型の不純物を導入することを特徴とする請求項１記載の半導体装置の製造方法。

【請求項3】

前記第五の工程における第一導電型の不純物の導入量は、前記第三の工程における第二導電型の不純物の導入量より少ないことを特徴とする請求項２記載の半導体装置の製造方法。

【請求項4】

前記第四の工程と前記第五の工程の間に、前記溝内の前記第二ヘテロ半導体領域にマスクを形成する第六の工程を有することを特徴とする請求項２又は請求項３記載の半導体装置の製造方法。

【請求項5】

前記第六の工程において、前記溝が埋まるように前記マスクを構成するマスク材を堆積し、エッチバックすることで前記溝内に自己整合的に前記マスクを形成することを特徴とする請求項４記載の半導体装置の製造方法。

【請求項6】

半導体基体と、
前記半導体基体上に形成された第一導電型のドリフト領域と、
前記ドリフト領域の主面に表出するように形成された溝と、
前記溝内部に形成され、前記半導体基体より狭いバンドギャップを有し、前記ドリフト領域とヘテロ接合する第二導電型の第二ヘテロ半導体領域と、
前記ドリフト領域主面上に形成され、前記第二ヘテロ半導体領域と同種の半導体材料からなり前記ドリフト領域とヘテロ接合する第一導電型の第一ヘテロ半導体領域と、
前記第二ヘテロ半導体領域および前記第一ヘテロ半導体領域とオーミック接続されたアノード電極と、
前記半導体基体にオーミック接続されたカソード電極とを有する半導体装置の製造方法であって、
前記ドリフト領域の主面の所定部位に前記溝を形成する第一の工程と、
前記ドリフト領域の主面及び前記溝内の前記ドリフト領域上にヘテロ半導体を堆積させる第二の工程と、
前記溝の側壁部分の前記へテロ半導体に第二導電型の不純物を導入し前記第二ヘテロ半導体領域を形成する第三の工程と、
前記第三の工程の後に、異方性エッチングを用いて、前記ドリフト領域の主面に平行な部分の前記第二ヘテロ半導体領域を前記ドリフト領域が露出しないように前記ヘテロ半導体が残るようにエッチングすることにより前記第二ヘテロ半導体領域の一部を除去する第四の工程と、
前記第四の工程の後に、前記ヘテロ半導体上に前記ヘテロ半導体と同種の材料からなる第二ヘテロ半導体を堆積する第七の工程と、
前記第一ヘテロ半導体領域に第一導電型の不純物を導入する第八の工程と、
を有することを特徴とする半導体装置の製造方法。

【請求項7】

前記第八の工程における第一導電型の不純物の導入量は、前記第三の工程における第二導電型の不純物の導入量より少ないことを特徴とする請求項６記載の半導体装置の製造方法。

【請求項8】

前記第七の工程と前記第八の工程の間に、前記溝上に堆積され前記第二ヘテロ半導体上にマスクを形成する第九の工程を有することを特徴とする請求項６記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

本発明の背景となる従来技術として、本出願人が出願した特許文献１に記載された多結晶シリコンをアノードとした炭化珪素ダイオードが知られている。特許文献１に記載された従来技術では、順方向立上り電圧が低いＮ型多結晶シリコンと順方向立上り電圧が高いＰ型多結晶シリコンを有する。

【0003】

逆方向バイアス状態においてリーク電流が発生しやすいＮ型多結晶シリコンへの電界を溝内に形成されたＰ型多結晶シリコンが緩和するため、低い順方向立上り電圧と低い逆方向リーク電流を両立できる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７−３１８０９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１においては、溝内に自己整合的にＰ型多結晶シリコンを形成するために、炭化珪素に溝を形成する際に使用するマスク層を、溝内に多結晶シリコンを堆積するまで残す必要があった。

【0006】

このため、マスク層の耐熱性や耐蝕性によっては、溝側面や底面に形成されたダメージ層を除去もしくは回復する工程を実施することが困難であった。従って、ダメージ層により特性が悪化し、Ｐ型多結晶シリコンの位置ズレにより特性が悪化していた。

【0007】

そこで、本発明は、溝側面や底面に形成されたダメージ層を除去もしくは回復する工程を実施し、ダメージ層による特性の悪化、Ｐ型多結晶シリコンの位置ズレによる特性の悪化を抑制できる半導体装置の製造方法を提供することを課題とする。

【課題を解決するための手段】

【0008】

本発明は、半導体基体上に形成された第一導電型のドリフト領域の主面の所定部位に溝を形成し、ドリフト領域の主面及び溝内のドリフト領域上にヘテロ半導体を堆積させる。溝の側壁部分のへテロ半導体に第二導電型の不純物を導入し、異方性エッチングを用いて、ドリフト領域の主面に平行な部分の第二ヘテロ半導体領域をドリフト領域が露出しないようにヘテロ半導体が残るようにエッチングすることにより第二ヘテロ半導体領域の一部を除去し、ドリフト領域の主面上のヘテロ半導体に第一導電型の不純物を導入する。

【発明の効果】

【0009】

本発明によれば、溝側面や底面に形成されたダメージ層を除去もしくは回復する工程を実施した後に、溝内に自己整合的にＰ型多結晶シリコンを形成できる。このため、ダメージ層による特性の悪化、Ｐ型多結晶シリコンの位置ズレによる特性の悪化を抑制し、逆方向耐圧が高く順方向オン電圧が低い半導体装置を提供できる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１実施形態に係る半導体装置における素子部断面構造を示す断面図である。

【図2】本発明の第１実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図3】本発明の第１実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図4】本発明の第１実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図5】本発明の第１実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図6】本発明の第１実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図7】本発明の第１実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図8】本発明の第１実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図9】本発明の第２実施形態に係る半導体装置における素子部断面構造を示す断面図である。

【図10】本発明の第３実施形態に係る半導体装置における素子部断面構造を示す断面図である。

【図11】本発明の第３実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図12】本発明の第３実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図13】本発明の第３実施形態に係る半導体装置の製造方法を説明する素子部断面構造図である。

【図14】本発明の第４実施形態に係る半導体装置における素子部断面構造を示す断面図である。

【発明を実施するための形態】

【0011】

以下、本発明を適用した第１乃至第４実施形態に係る半導体装置の製造方法について図面を参照して説明する。

【0012】

［第１実施形態］
本発明の第１実施形態に係る半導体装置の製造方法を、図１乃至図８を参照しながら詳細に説明する。第１実施形態に係る半導体装置の製造方法においては、炭化珪素（ＳｉＣ）を半導体基体とし、第二ヘテロ半導体領域および第一ヘテロ半導体領域を多結晶シリコンとした半導体装置を、一例として説明する。

【0013】

図１は、本発明の第１実施形態に係る半導体装置の素子部断面構造を示す断面図である。図１に示すように、Ｎ＋型炭化珪素基体１上にＮ−型炭化珪素からなるドリフト領域２が形成されている。ドリフト領域２のＮ＋型炭化珪素基体１側とは反対側の主面には、予め定められた位置に１以上の溝３が形成されている。主面上の溝３が存在する部分には、第二導電型の第二ヘテロ半導体領域としてＰ＋型多結晶シリコン４が溝内部を充填した状態で形成されている。

【0014】

また、ドリフト領域２の溝３が存在していない主面上には、第一導電型の第一ヘテロ半導体領域としてＮ＋型多結晶シリコン５が形成されている。ここで、Ｐ＋型多結晶シリコン４とＮ＋型多結晶シリコン５との両方の多結晶シリコンと、ドリフト領域２とは、互いに異なるバンドギャップからなり、ヘテロ接合界面を形成している。ここに、記号＋，−は、前述のように、導入される不純物密度についての高密度、低密度を意味している。

【0015】

また、Ｐ＋型多結晶シリコン４およびＮ＋型多結晶シリコン５上には、両方の多結晶シリコン４，５とオーミック接続されたアノード電極７が形成されている。一方、Ｎ＋型炭化珪素基体１の裏面には、カソード電極６が形成されている。

【0016】

第１実施形態に係る半導体装置の製造方法によれば、ドリフト領域２とのビルトイン電圧が大きく、逆方向耐圧が高いＰ＋型多結晶シリコン４をドリフト領域２の溝３内部に形成する。これにより、アノード電極７とカソード電極６とに逆方向電圧が印加された場合には、ドリフト領域２中の空乏層をより深く広げることができ、逆方向電圧印加時の耐圧は、Ｐ＋型多結晶シリコン４のみの場合とほぼ同等の値を得ることができる。

【0017】

一方、アノード電極７とカソード電極６とに順方向電圧を印加した場合には、立ち上がり電圧の低いＮ＋型多結晶シリコン５が形成されているため、第１実施形態におけるヘテロ接合ダイオード全体の立ち上がり電圧を低下させることができる。

【0018】

また、Ｐ＋型多結晶シリコン４も、アノード電極７にオーミック接続されているために、順方向電圧印加時には電流経路として働く。ここで、Ｐ＋型多結晶シリコン４のヘテロ接合面は、溝底部だけでなく、溝側面部の少なくとも一部においても、ドリフト領域２と接触している。溝３の底部と溝３の側面部との双方が電流経路となるため、ヘテロ接合面が平面的に形成されている場合よりも、より低いオン電圧を得ることができる。

【0019】

次に、図１に示す第１実施形態に係る半導体装置の製造方法を、図２〜図９を参照しながら詳細に説明する。

【0020】

まず、図２に示す工程では、例えば、Ｎ＋型炭化珪素基体１上にドリフト領域２を積層する。次に、図３に示す工程（第一の工程に対応）では、ドリフト領域２上に形成したマスク（図示せず）を用いることにより１以上の溝３をドリフト領域２の主面上に形成するように、ドリフト領域２をドライエッチングして、溝３を形成する。ドライエッチングした後、マスクを除去する。

【0021】

なお、図３に示す工程の後、溝３を形成するためのドライエッチングにより溝３内のドリフト領域２に形成されたダメージ層を除去、回復するための１０００℃〜１９００℃程度の犠牲酸化および酸化膜エッチングを実施できる。ダメージ層の除去、回復工程としては他に、水素、アルゴン、窒素、シランなどのガス雰囲気中での１０００℃〜１９００℃程度の高温熱処理も実施できる。

【0022】

また、酸やアルカリ溶液によるウエットエッチングによるダメージ層除去も実施できる。溝３を形成する際に用いるマスク層の材料としてはシリコン酸化膜、シリコン窒化膜、レジスト、多結晶シリコンなどの材料を使用できるが、いずれも炭化珪素に比べて耐熱性、ウエットエッチングに対する耐蝕性が低い。このため、高温の熱処理やウエットエッチングを用いたダメージ層の除去、回復工程においてはマスク層を除去した状態で実施するのが望ましい。

【0023】

第１実施形態に係る半導体装置の製造方法においては、溝３を形成した後、耐熱性、耐蝕性が炭化珪素に比べて低いマスク層を除去した状態で、ダメージ層の除去回復工程を実施できる。

【0024】

図４の工程（第二の工程に対応）では、溝３内部及びドリフト領域２の主面上に第一半導体膜として多結晶シリコン膜８（ヘテロ半導体）を堆積する。

【0025】

次に、図５に示す工程（第三の工程に対応）では、溝３の側面に堆積された多結晶シリコン膜８に第二導電型となるＰ型不純物９を導入することによって、Ｐ＋型多結晶シリコン４を形成する。不純物種としてはボロンを好適に用いることができる。この際、溝３の側面に堆積された多結晶シリコン膜８にＰ型不純物９が高濃度で導入されるように、斜めからのイオン注入法やガスドーピングなどを用いることができる。

【0026】

図６に示す工程（第四の工程に対応）では、異方性エッチングを用いて、ドリフト領域２の主面に平行な部分のＰ＋型多結晶シリコン４をエッチングすることによりＰ＋型多結晶シリコン４の一部を除去する。この際、ドリフト領域２が露出しないように多結晶シリコン膜８が残るようにエッチングする。この工程により、溝３の側面に自己整合的にＰ＋型多結晶シリコン４を形成できる。

【0027】

図７（Ａ）の工程（第五の工程に対応）では、多結晶シリコン膜８にＮ型不純物１０を導入する。その際、図７（Ａ）に示すようにドリフト領域２の主面に垂直な成分を持つイオン注入を用いることで溝３の底部およびドリフト領域２の主面上の多結晶シリコン膜８にＮ型不純物１０が選択的に導入される。これによって、N＋型多結晶シリコン５が形成される。

【0028】

Ｎ型不純物１０の導入量としては、図５におけるＰ型不純物９の導入量より少なくすることで、後に実施する図８に示す活性化熱処理工程において、Ｐ型不純物９の拡散により溝３の底部の多結晶シリコン膜８をＰ型とすることができる。

【0029】

また、溝３の底部のＮ型不純物１０が導入された多結晶シリコン膜８の幅をＷ１、ドリフト領域２の主面上のＮ型不純物１０が導入された多結晶シリコン膜８の幅をＷ２とする。あらかじめＷ１＜Ｗ２となるように溝３を形成しておくことで、後に実施する図８に示す活性化熱処理工程において、溝３の底部においてはＰ型不純物９が拡散してＮ型不純物１０の濃度を上回り、Ｐ＋型多結晶シリコン４となる。ドリフト領域２の主面上の多結晶シリコン膜８においてはＰ型不純物９が拡散してもＮ型不純物１０の濃度の方が高い領域が残る。

【0030】

また、図７（Ａ）に示す工程の代わりに、図７（Ｂ）に示すように、斜めからのイオン注入を用いることもできる。このように斜めからのイオン注入を用いることで、溝３の底部の多結晶シリコン膜８にＮ型不純物１０が導入されるのを抑制できる。また、Ｎ型不純物１０の導入量をＰ型不純物９の導入量より少なくすることで、溝側面に堆積された多結晶シリコン膜８中ではＰ型不純物９の方が相対的に高濃度になるため、図７（Ｂ）に示すような構造となる。

【0031】

図８に示す工程においては、多結晶シリコン中の不純物の活性化熱処理を実施する。この際、Ｐ型不純物９の拡散により溝３の底部の多結晶シリコン膜８の導電型はＰ型（Ｐ＋型多結晶シリコン４）となり、ドリフト領域２主面上の多結晶シリコン膜８はＮ型（Ｎ＋型多結晶シリコン５）となり、図８に示す構造となる。

【0032】

最後にＮ＋型炭化珪素基体１の裏面にオーミック接続するカソード電極６を形成し、Ｐ＋型多結晶シリコン４およびＮ＋型多結晶シリコン５にオーミック接続するアノード電極７を形成して図１に示す半導体装置が完成する。

【0033】

カソード電極６を形成する際には、Ｎ＋型炭化珪素基体１とカソード電極６とがオーミック接触となるように、必要により、１０００℃程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）が施される。

【0034】

なお、アノード電極７、カソード電極６の電極材料としては、チタンやアルミニウム、ニッケル、銀などが用いられる。このとき、Ｐ＋型多結晶シリコン４、Ｎ＋型多結晶シリコン５の両方の多結晶シリコンは、高密度に不純物がドーピングされているため、多結晶シリコンとアノード電極７とはオーミック接触となる。

【0035】

以上詳細に説明したように、第１実施形態に係る半導体装置の製造方法によれば、溝３を形成した後、溝３を形成する際に使用したマスク層を除去した状態でダメージ層の除去回復工程を実施することができる。従って、ダメージ層による特性の悪化を抑制し、逆方向耐圧が高く順方向オン電圧が低い半導体装置を提供することができる。

【0036】

さらに、多結晶シリコン膜８にＰ型不純物９を導入した後、異方性エッチングを用いて、ドリフト領域２の主面に平行な部分のＰ＋型多結晶シリコン４をエッチングする。この際、ドリフト領域２が露出しないように多結晶シリコン膜８が残るようにエッチングする。この工程により、溝３の側面に自己整合的にＰ＋型多結晶シリコン４を形成することができ、Ｐ＋型多結晶シリコン４の位置ズレによる特性の悪化を抑制し、逆方向耐圧が高く順方向オン電圧が低い半導体装置を提供できる。

【0037】

また、Ｎ型不純物１０を斜めから導入することで、溝底部の多結晶シリコン膜８にＮ型不純物１０が導入されるのを抑制でき、溝３の底部の多結晶シリコン膜８の導電型を確実にＰ型にすることができ、逆方向耐圧が高い半導体装置を提供できる。

【0038】

また、Ｎ型不純物１０の導入量をＰ型不純物９の導入量より少なくすることで、溝３の内部に堆積された多結晶シリコン膜８中ではＰ型不純物９の方が相対的に高濃度になる。このため、溝３の内部の多結晶シリコン膜８の導電型を確実にＰ型にすることができ、逆方向耐圧が高い半導体装置を提供できる。

【0039】

［第２実施形態］
第２実施形態に係る半導体装置の製造方法を、図９を参照しながら詳細に説明する。第２実施形態は、第１実施形態に対して、Ｎ型不純物１０の導入時に溝３上にマスク層１１を形成する点が異なる。第２実施形態のその他の製造方法に関しては、第１実施形態のそれらと同様であるので、その説明は省略する。

【0040】

第２実施形態における素子部断面構造は図１に示すものと同様であり、基本的な動作については第１実施形態と同様であるので、その説明は省略する。

【0041】

図９に示す工程以前の工程に関しては、第１実施形態で説明した図２〜図６に示す工程と同様であるのでその説明は省略する。

【0042】

図９に示す工程（第六の工程に対応）においては、Ｎ型不純物１０の導入時に溝３内の第二へテロ半導体領域上にマスク層１１を形成する。具体的には、溝３が埋まるようにマスク層１１を構成するマスク材を堆積し、エッチバックすることで溝３内に自己整合的にマスク層１１を形成する。

【0043】

マスク層１１により溝３内の多結晶シリコン膜８にＮ型不純物１０が導入されるのを抑制できる。その結果、第１実施形態に比べてＮ型不純物１０の濃度を高濃度にすることができ、アノード電極７とＮ＋型多結晶シリコン５の接触抵抗をより低減できる。

【0044】

図９以降の工程に関しては、第１実施形態で説明した図８に示す工程と同様である。

【0045】

以上詳細に説明したように、第２実施形態に係る半導体装置の製造方法によれば、第１実施形態の効果に加えて、Ｎ型不純物１０の導入時に溝３上にマスク層１１を形成し、溝３内の多結晶シリコン膜８にＮ型不純物１０が導入されるのを抑制する。これにより、溝３の内部の多結晶シリコン膜８の導電型を第１実施形態に比べてより確実にＰ型にすることができ、逆方向耐圧が高い半導体装置を提供できる。同時にＮ型不純物１０の濃度を高濃度にすることができ、アノード電極７とＮ＋型多結晶シリコン５の接触抵抗をより低減し、第１実施形態に比べてよりオン抵抗が低い半導体装置を提供できる。

【0046】

［第３実施形態］
第３実施形態に係る半導体装置の製造方法を図１０〜１３を参照しながら詳細に説明する。図１０は、第３実施形態に係る半導体装置における素子部断面構造を示す断面図である。

【0047】

第３実施形態は、第１実施形態に対して、Ｐ＋型多結晶シリコン４およびＮ＋型多結晶シリコン５を形成する多結晶シリコン膜が、２層で形成される点が異なる。基本的な動作については第1実施形態と同様であるので、その説明は省略する。

【0048】

図１１に示す工程以前の工程に関しては、第1実施形態で説明した図２〜図６に示す工程と同様である。

【0049】

図１１に示す工程（第七の工程）においては、多結晶シリコン膜８の上にさらに第二ヘテロ半導体として多結晶シリコン膜１２を堆積する。この際、溝３を完全に埋め込むように多結晶シリコン膜１２を堆積できる。溝３を多結晶シリコン膜１２で完全に埋め込むことで、アノード電極７の表面の平坦性を向上させることができる。

【0050】

図１２に示す工程（第八の工程）においては、多結晶シリコン膜１２にＮ型不純物１０を導入し、Ｎ＋型多結晶シリコン５を形成する。Ｎ型不純物１０の導入量としては、図５におけるＰ型不純物９の導入量より少なくすることで、後に実施する図１３に示す活性化熱処理工程において、Ｐ型不純物９の拡散により溝３内の多結晶シリコン膜８，１２をＰ型とできる。また、多結晶シリコン膜１２の表面にＮ型不純物１０を導入することで、第1実施形態に比べてＮ型不純物１０の導入領域を溝３内から遠ざけることができる。従って、熱処理によってＮ型不純物１０が拡散した場合でも第１実施形態に比べて溝３内にＰ＋型多結晶シリコン４を確実に形成できる。

【0051】

図１３に示す工程においては、多結晶シリコン中の不純物の活性化熱処理を実施する。この際、Ｐ型不純物９の拡散により溝３内の多結晶シリコン膜８，１２の導電型はＰ型（Ｐ＋型多結晶シリコン４）となり、ドリフト領域２の主面上の多結晶シリコン膜８，１２の導電型はＮ型（Ｎ＋型多結晶シリコン５）となり、図１３に示す構造となる。

【0052】

以上詳細に説明したように、第３実施形態に係る半導体装置の製造方法によれば、第１実施形態の効果に加えて、多結晶シリコン膜８上にさらに第二ヘテロ半導体として多結晶シリコン膜１２を堆積し、多結晶シリコン膜１２の表面にＮ型不純物１０を導入する。これにより、Ｎ型不純物１０の導入領域を溝３内の多結晶シリコン膜から遠ざけ、熱処理によってＮ型不純物１０が拡散した場合でも第１実施形態に比べて溝３内にＰ＋型多結晶シリコン４を確実に形成することができ、逆方向耐圧が高い半導体装置を提供できる。

【0053】

また、Ｎ型不純物１０の導入量をＰ型不純物９の導入量より少なくすることで、溝３の内部に堆積された多結晶シリコン膜８，１２中ではＰ型不純物９の方が相対的に高濃度になる。このため、溝３の内部の多結晶シリコン膜８，１２の導電型を確実にＰ型にすることができ、逆方向耐圧が高い半導体装置を提供できる。

【0054】

［第４実施形態］
第４実施形態に係る半導体装置の製造方法を図１４を参照しながら詳細に説明する。第４実施形態は、第３実施形態に対して、Ｎ型不純物１０の導入時に溝３上にマスク層１１を形成する点が異なる。その他の製造方法に関しては、第３実施形態と同様であるので、その説明は省略する。

【0055】

第４実施形態における素子部断面構造は図１０と同様であり、基本的な動作については第１実施形態と同様であるので、その説明は省略する。

【0056】

図１４に示す工程以前の工程に関しては、第１実施形態で説明した図２〜図６に示す工程および第３実施形態で説明した図１１に示す工程と同様である。

【0057】

図１４に示す工程においては、Ｎ型不純物１０の導入時に溝３上にマスク層１１を形成する。マスク層１１により溝３内の多結晶シリコン膜８，１２にＮ型不純物１０が導入されるのを抑制することで溝３の内部の多結晶シリコン膜８，１２の導電型を、第１実施形態に比べてより確実にＰ型にすることができ、逆方向耐圧が高い半導体装置を提供できる。同時に、第１実施形態に比べてＮ型不純物１０の濃度を高濃度にすることができ、アノード電極７とＮ＋型多結晶シリコン５の接触抵抗をより低減できる。

【0058】

図１４に示す工程以降の工程に関しては、第３実施形態で説明した図１３の工程と同様である。

【0059】

以上詳細に説明したように、第４実施形態に係る半導体装置の製造方法によれば、第１実施形態の効果に加えて、Ｎ型不純物１０の導入時に溝３上にマスク層１１を形成し、溝３内の多結晶シリコン膜８，１２にＮ型不純物１０が導入されるのを抑制する。これにより、溝３の内部の多結晶シリコン膜８，１２の導電型を第１実施形態に比べてより確実にＰ型にすることができ、逆方向耐圧が高い半導体装置を提供できる。同時にＮ型不純物１０の濃度を高濃度にすることができ、アノード電極７とＮ＋型多結晶シリコン５の接触抵抗をより低減し、第１実施形態に比べてよりオン抵抗が低い半導体装置を提供できる。

【0060】

以上、第１乃至第４実施形態に係る半導体装置の製造方法においては、縦型の半導体装置について示したが、本発明は、カソード電極がアノード電極と同じドリフト領域の主面に形成された所謂横型の半導体装置でもよい。また、最外周部にはガードリングや終端構造からなる電解緩和構造を有してもよい。

【0061】

本実施形態においては、Ｐ＋型多結晶シリコン４が充填されている溝３の数が、３個の場合を示したが、半導体装置の面積に応じて、溝３の数を、所望する１以上の任意の個数に増減しても構わない。

【0062】

なお、本発明は、半導体基体およびドリフト領域の材料として、炭化珪素に限るものではなく、窒化ガリウム、もしくは、ダイヤモンドでも良い。

【0063】

また、第二ヘテロ半導体領域、第一ヘテロ半導体領域の材料も、半導体基体と異なるバンドギャップを有する半導体材料であれば、多結晶シリコンに限らない。例えば、単結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、アモルファスシリコンゲルマニウムなどでも良い。さらには、単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、アモルファスガリウムヒ素などでも良い。

【符号の説明】

【0064】

１ Ｎ＋型炭化珪素基体
２ ドリフト領域
３ 溝
４ Ｐ＋型多結晶シリコン
５ Ｎ＋型多結晶シリコン
６ カソード電極
７ アノード電極
８ 多結晶シリコン膜
９ Ｐ型不純物
１０ Ｎ型不純物
１１ マスク層
１２ 多結晶シリコン膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】