特許 6045983 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6045983

(24)【登録日】2016年11月25日

(45)【発行日】2016年12月14日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/105 20060101AFI20161206BHJP

   H01L 27/10 20060101ALI20161206BHJP

   H01L 45/00 20060101ALI20161206BHJP

   H01L 49/00 20060101ALI20161206BHJP

【ＦＩ】

   H01L27/10 448

   H01L27/10 481

   H01L45/00 Z

   H01L49/00 Z

【請求項の数】11

【全頁数】14

(21)【出願番号】特願2013-119409(P2013-119409)

(22)【出願日】2013年6月6日

(65)【公開番号】特開2014-150236(P2014-150236A)

(43)【公開日】2014年8月21日

【審査請求日】2015年8月5日

(31)【優先権主張番号】61/758,879

(32)【優先日】2013年1月31日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110001612

【氏名又は名称】きさらぎ国際特許業務法人

(72)【発明者】

【氏名】大和 昌樹

(72)【発明者】

【氏名】野尻 康弘

(72)【発明者】

【氏名】小林 茂樹

(72)【発明者】

【氏名】福水 裕之

(72)【発明者】

【氏名】山口 豪

【審査官】 小山 満

(56)【参考文献】

【文献】 特開２０１０−０３４１１２（ＪＰ，Ａ）

【文献】 特開２０１０−１３５５２７（ＪＰ，Ａ）

【文献】 特開２０１２−００４５８６（ＪＰ，Ａ）

【文献】 特開２０１１−０４９２３９（ＪＰ，Ａ）

【文献】 特開２０１０−２２５６８４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／００７８７０１（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１０５

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ４５／００

Ｈ０１Ｌ ４９／００

(57)【特許請求の範囲】

【請求項1】

複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して垂直な第１方向に所定ピッチをもって積層され、前記基板に対して平行な第２方向に延びる複数の第１導電層と、
前記複数の第１導電層の側面に共通に設けられ且つ前記メモリセルとして機能するメモリ層と、
前記メモリ層を介して前記複数の第１導電層の側面に接する第１側面を有し、前記第１方向に延びる第２導電層とを備え、
第１位置における前記第１側面の前記第２方向の幅は、前記第１位置よりも下の第２位置における前記第１側面の前記第２方向の幅よりも狭く、
前記第１位置に配置された第１導電層の前記第１方向の厚みは、前記第２位置に配置された第１導電層の前記第１方向の厚みよりも厚く、
前記第１位置における前記第１導電層と前記第２導電層との対向面積、及び前記第２位置における前記第１導電層と前記第２導電層との対向面積は略一定である
ことを特徴とする半導体記憶装置。

【請求項2】

前記第１方向及び前記第２方向に直交する方向を第３方向とし、
前記第１位置における前記メモリ層の前記第３方向の厚みは、前記第２位置における前記メモリ層の前記第３方向の厚みよりも厚い
ことを特徴とする請求項１記載の半導体記憶装置。

【請求項3】

前記メモリ層は可変抵抗層であり、
前記第１方向と前記第２方向で構成される面状に配置されている
ことを特徴とする請求項１記載の半導体記憶装置。

【請求項4】

前記第１導電層は、前記第１方向にみて櫛歯状に形成されている
ことを特徴とする請求項１記載の半導体記憶装置。

【請求項5】

複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して垂直な第１方向に所定ピッチをもって積層され、前記基板に対して平行な第２方向に延びる複数の第１導電層と、
前記複数の第１導電層の側面に共通に設けられ且つ前記メモリセルとして機能するメモリ層と、
前記メモリ層を介して前記複数の第１導電層の側面に接する第１側面を有し、前記第１方向に延びる第２導電層とを備え、
第１位置における前記第１側面の前記第２方向の幅は、前記第１位置よりも上の第２位置における前記第１側面の前記第２方向の幅よりも狭く、
前記第１位置に配置された第１導電層の前記第１方向の厚みは、前記第２位置に配置された第１導電層の前記第１方向の厚みよりも厚く、
前記第１位置における前記第１導電層と前記導電層との対向面積、及び前記第２位置における前記第１導電層と前記第２導電層との対向面積は略一定である
ことを特徴とする半導体記憶装置。

【請求項6】

前記第１方向及び前記第２方向に直交する方向を第３方向とし、
前記第１位置における前記メモリ層の前記第３方向の厚みは、前記第２位置における前記メモリ層の前記第３方向の厚みよりも厚い
ことを特徴とする請求項５記載の半導体記憶装置。

【請求項7】

前記メモリ層は可変抵抗層であり、
前記第１方向と前記第２方向で構成される面状に配置されている
ことを特徴とする請求項５記載の半導体記憶装置。

【請求項8】

前記第１導電層は、前記第１方向にみて櫛歯状に形成されている
ことを特徴とする請求項５記載の半導体記憶装置。

【請求項9】

複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して垂直な第１方向に所定ピッチをもって積層され、前記基板に対して平行な第２方向に延びる複数の第１導電層と、
前記複数の第１導電層の側面に共通に設けられ且つ前記メモリセルとして機能するメモリ層と、
前記メモリ層を介して前記複数の第１導電層の側面に接する第１側面を有し、前記第１方向に延びる第２導電層とを備え、
第１位置における前記第１側面の前記第２方向の幅は、前記第１位置よりも上の第２位置における前記第１側面の前記第２方向の幅よりも狭く、
前記第１方向及び前記第２方向に直交する方向を第３方向とし、
前記第１位置における前記メモリ層の前記第３方向の厚みは、前記第２位置における前記メモリ層の前記第３方向の厚みよりも厚く、
前記第１位置に配置された第１導電層の前記第１方向の厚みは、前記第２位置に配置された第１導電層の前記第１方向の厚み以上である
ことを特徴とする半導体記憶装置。

【請求項10】

前記メモリ層は可変抵抗層であり、
前記第１方向と前記第２方向で構成される面状に配置されている
ことを特徴とする請求項９記載の半導体記憶装置。

【請求項11】

前記第１導電層は、前記第１方向にみて櫛歯状に形成されている
ことを特徴とする請求項９記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施の形態は、半導体記憶装置に関する。

【背景技術】

【0002】

近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化されている。このＬＳＩ素子の微細化には、単に線幅を細くするだけでなく、回路パターンの寸法精度や位置精度の向上も要請される。このような課題を克服する技術として、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設ける構造により、メモリセルアレイの更なる高集積化が可能とされている。しかしながら、ビット線にそれぞれ接続されるメモリセルの特性にはバラツキが生じる場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−８８４４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施の形態は、メモリセルの特性のばらつきを抑制した半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

実施の形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有する。メモリセルアレイは、複数の第１導電層、メモリ層、及び第２導電層を有する。複数の第１導電層は、基板に対して垂直な第１方向に所定ピッチをもって積層され、基板に対して平行な第２方向に延びる。メモリ層は、複数の第１導電層の側面に共通に設けられ且つメモリセルとして機能する。第２導電層は、メモリ層を介して複数の第１導電層の側面に接する第１側面を有し、第１方向に延びる。第１位置における第１側面の第２方向の幅は、第１位置よりも下の第２位置における第１側面の第２方向の幅よりも狭い。第１位置に配置された第１導電層の第１方向の厚みは、第２位置に配置された第１導電層の第１方向の厚みよりも厚い。

【図面の簡単な説明】

【0006】

【図1】第１の実施の形態に係る半導体記憶装置のブロック図の一例である。

【図2】第１の実施の形態に係るメモリセルアレイ１１の回路図の一例である。

【図3】第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図の一例である。

【図4】図３をＸ方向からみた図である。

【図5】図３の上面図である。

【図6】図３をＹ方向からみた図である。

【図7】第１の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図8】第１の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図9】第１の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図10】第１の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図11】第２の実施の形態に係るメモリ層４０をＸ方向からみた図である。

【図12】第３の実施の形態に係るメモリ層４０をＸ方向からみた図である。

【図13】第３の実施の形態に係るメモリ層４０をＹ方向からみた図である。

【図14】第３の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図15】第３の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図16】第３の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図17】第３の実施の形態に係るメモリセルアレイ１１の製造方法を示す斜視図の一例である。

【図18】第４の実施の形態に係るメモリ層４０をＸ方向からみた図である。

【図19】その他の実施の形態に係るメモリ層４０をＸ方向からみた図である。

【図20】その他の実施の形態に係るメモリ層４０をＹ方向からみた図である。

【発明を実施するための形態】

【0007】

［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示すように、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、及び電源１５、及び制御回路１６を有する。

【0008】

メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時に、ワード線ＷＬを選択する。列デコーダ１３は、アクセス時に、ビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。

【0009】

上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなど制御を行い、また、電源１５の制御を行う。

【0010】

次に、図２及び図３を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。図３はメモリセルアレイ１１の積層構造を示す斜視図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。

【0011】

メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。

【0012】

ワード線ＷＬ１〜ＷＬ４は、図２及び図３に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。各種動作においてワード線ＷＬ１〜ＷＬ４中の選択ワード線ＷＬは、そのＺ方向の位置にかかわらず同じ電圧を印加することができる。また、ワード線ＷＬ１〜ＷＬ４中の非選択ワード線ＷＬは、そのＺ方向の位置にかかわらず同じ電圧を印加することができる。

【0013】

メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。

【0014】

選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極は共通接続されている。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。

【0015】

次に、図３、図４及び図５を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図４は図３のＦ４−Ｆ４平面をＸ方向からみた図（Ｚ−Ｙ平面図）であり、図５は図３の上面図である。なお、図３及び図５において層間絶縁層は省略している。

【0016】

メモリセルアレイ１１は、図３及び図４に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。

【0017】

選択トランジスタ層３０は、図３及び図４に示すように、導電層３１、層間絶縁層３２、導電層３３、及び層間絶縁層３４を有する。これら導電層３１、層間絶縁層３２、導電層３３、及び層間絶縁層３４は、基板２０に対して垂直なＺ方向に積層されている。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。

【0018】

導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びる（図５参照）。層間絶縁層３２は、導電層３１の上面を覆う。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる（図５参照）。層間絶縁層３４は、導電層３３の側面及び上面を覆う。例えば、導電層３１、３３はポリシリコンにより構成される。層間絶縁層３２、３４は酸化シリコン（ＳｉＯ_２）により構成される。

【0019】

また、選択トランジスタ層３０は、図３及び図４に示すように、柱状半導体層３５、及びゲート絶縁層３６を有する。柱状半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。

【0020】

柱状半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向の側面に接する。そして、柱状半導体層３５は、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５ｃを有する。

【0021】

Ｎ＋型半導体層３５ａは、図３及び図４に示すように、そのＹ方向の側面にて層間絶縁層３２に接する。Ｐ＋型半導体層３５ｂは、そのＹ方向の側面にて導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向の側面にて層間絶縁層３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ_２）により構成される。

【0022】

メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。導電層４２ａ〜４２ｄは、Ｚ方向から見た場合、それぞれＸ方向に対向する一対の櫛歯形状を有する（図５参照）。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ_２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコンにて構成される。

【0023】

また、図４に示すように、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みは厚い。すなわち、導電層４２ｄのＺ方向の厚みＬａ４は、その下層の導電層４２ｃのＺ方向の厚みＬａ３よりも厚い。同様に、導電層４２ｃのＺ方向の厚みＬａ３は、その下層の導電層４２ｂのＺ方向の厚みＬａ２よりも厚く、導電層４２ｂのＺ方向の厚みＬａ２は、その下層の導電層４２ａのＺ方向の厚みＬａ１よりも厚い。ここで、Ｚ方向において、導電層４２ａ〜４２ｄの膜厚は徐々に厚くなっていると言える。

【0024】

また、メモリ層４０は、図３及び図４に示すように、柱状導電層４３、及び可変抵抗層４４を有する。柱状導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は可変抵抗素子ＶＲとして機能する。

【0025】

柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層３５の上面に接すると共にＺ方向に柱状に延びる。可変抵抗層４４は、柱状導電層４３のＹ方向の側面と層間絶縁層４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、可変抵抗層４４は、柱状導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。柱状導電層４３は例えばポリシリコンにより構成され、可変抵抗層４４は例えば金属酸化物（例えば、ＨｆＯ_Ｘ、Ａｌ_２Ｏ_Ｘ、ＴｉＯ_Ｘ、ＮｉＯ_Ｘ、ＷＯ_Ｘ、Ｔａ_２Ｏ_Ｘ等）により構成される。

【0026】

次に、図６を参照して、柱状半導体層４３と導電層４２ａ〜４２ｄの形状についてより具体的に説明する。図６は、図３のＦ６−Ｆ６平面をＹ方向からみた図（Ｚ−Ｘ平面図）である。なお、図６において、層間絶縁層４１ａ〜４１ｄ、及び可変抵抗層４４は省略している。

【0027】

図６に示すように、柱状半導体層４３は、Ｙ方向からみてテーパ状に形成されおり、柱状半導体層４３のＹ方向の側面のＸ方向の幅は＋Ｚ方向（図６の上方向）に進むにつれて狭くなる。すなわち、第１位置における柱状半導体層４３のＹ方向の側面のＸ方向の幅は、第１位置よりも下の第２位置における柱状半導体層４３のＹ方向の側面のＸ方向の幅よりも狭い。なお、この柱状半導体層４３のテーパ形状は、後述する製造時のエッチング条件を調整することにより形成することができる。上述したように本実施の形態において、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みを厚くしている。ここで、仮に導電層４２ａ〜４２ｄのＺ方向の厚みが均一であるとすると、導電層４２ａと柱状半導体層４３との対向面積が最も大きく、導電層４２ｄと柱状半導体層４３との対向面積が最も小さくなる。これにより、導電層４２ａ〜４２ｄ（ワード線ＷＬ１〜ＷＬ４）と柱状半導体層４３（ビット線ＢＬ）の間に形成される可変抵抗素子ＶＲの特性にばらつきが生じる。

【0028】

そこで、本実施の形態においては、図６に示すように、上記の柱状半導体層４３の形状に対応して、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みＬａ１〜Ｌａ４を厚くしている。したがって、導電層４２ａ〜４２ｄと柱状半導体層４３との対向面積を略一定にすることができる。これにより、本実施の形態は、可変抵抗素子ＶＲの特性のばらつきを抑制することができる。

【0029】

［製造方法］
次に、図７〜図１０を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。図７〜図１０はメモリセルアレイ１１の製造方法を示す斜視図の一例である。なお、以下で説明する製造方法においては、メモリ層４０の製造方法のみを示す。

【0030】

図７に示すように、選択トランジスタ層３０の上面に、酸化シリコン（ＳｉＯ_２）とポリシリコン（Ｓｉ）を交互に積層させ、Ｘ方向及びＹ方向に広がる層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’を形成する。また、導電層４２ｄ’の上に保護層５１’を形成する。ここで、導電層４２ｄ’のＺ方向の厚みＬａ４は、その下層の導電層４２ｃ’のＺ方向の厚みＬａ３よりも厚い。同様に、導電層４２ｃ’のＺ方向の厚みＬａ３は、その下層の導電層４２ｂ’のＺ方向の厚みＬａ２よりも厚く、導電層４２ｂ’のＺ方向の厚みＬａ２は、その下層の導電層４２ａ’のＺ方向の厚みＬａ１よりも厚い。ここで、Ｚ方向において、導電層４２ａ’〜４２ｄ’の膜厚は徐々に厚くなっていると言える。なお、簡易的に、２層の導電層の膜厚を同じにして、２層おきに導電層の膜厚を厚くするなど種々の変更ができる。

【0031】

図８に示すように、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、及び保護層５１’を貫通するトレンチＴ１を形成する。トレンチＴ１は、Ｙ方向に所定ピッチをもって配列し、Ｘ方向に延びる。このトレンチＴ１により、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、及び保護層５１’は、Ｘ方向に延びる層間絶縁層４１ａ〜４１ｄ、導電層４２ａ〜４２ｄ、及び保護層５１となる。

【0032】

図９に示すように、トレンチＴ１の側面に可変抵抗層４４を形成する。そして、トレンチＴ１を埋めるように柱状半導体層４３’を形成する。例えば、可変抵抗層４４は金属酸化物をアトミックレイヤーデポジション（ＡＬＤ））により堆積させて形成される。ここで、可変抵抗層４４はトレンチＴ１の全側面に面状に形成される。

【0033】

図１０に示すように、柱状半導体層４３’を貫通するトレンチＴ２を形成する。トレンチＴ２は、Ｘ方向に所定ピッチをもって配列する。このトレンチＴ２により、柱状半導体層４３’は、ＸＺ平面で見た場合、テーパ状に加工され、柱状半導体層４３となる。そして、トレンチＴ２を酸化シリコンにより埋めて、トレンチＴ２内に層間絶縁層を形成する。

【0034】

［第２の実施の形態］
［構成］
次に、図１１を参照して、第２の実施の形態に係る半導体記憶装置について説明する。図１１は、第２の実施の形態のＸ方向からみたメモリ層４０の一例を示す。図１１に示すように、第２の実施の形態のメモリ層４０において、可変抵抗層４４のＹ方向の厚みは、−Ｚ方向（図１１の下方向）に進むにすれて薄くなる。したがって、より上層に位置する導電層４２ａ〜４２ｄほど、それに接する可変抵抗層４４の抵抗値を変化させるために必要な電圧は高くなる。そこで、第２の実施の形態においては、第１の実施の形態と同様に、上層にある導電層４２ａ〜４２ｄほどＺ方向の厚みＬａ１〜Ｌａ４を厚くしている。この厚みに伴い、より上層に位置する導電層４２ａ〜４２ｄほど配線抵抗は低くなる。したがって、導電層４２ａ〜４２ｄの一端に同じ電圧を印加して可変抵抗層４４に電圧を転送する場合、より上層に位置する可変抵抗層４４ほど高い電圧が印加されることになる。これにより、第２の実施の形態は、複数の可変抵抗層４４の抵抗値を均一に変化させることができる。

【0035】

また、上層に位置する導電層４２ｄと可変抵抗層４４の接触面積は、下層に位置する導電層４２ｃと可変抵抗層４４の接触面積に対して大きくなる。ここで、可変抵抗層４４の膜厚が厚くなるとフォーミング電圧が高くなり、導電層４２と可変抵抗層４４の接触面積が大きくなるとフォーミング電圧が低くなる傾向がある。したがって、上層の可変抵抗層４４の膜厚が厚くなっても、導電層４２ｄと可変抵抗層４４の接触面積が大きくなるのでフォーミング電圧は上昇しない。これにより、第２の実施の形態は、上層から下層まで同じフォーミング電圧を用いても、下層の可変抵抗層４４のフォーミングを確実に行うことができる。

【0036】

［第３の実施の形態］
［構成］
次に、図１２及び図１３を参照して、第３の実施の形態に係る半導体記憶装置について説明する。図１２はＸ方向からみたメモリ層４０を示し、図１３はＹ方向からみたメモリ層４０を示す。なお、図１３において、層間絶縁層４１ａ〜４１ｄ及び可変抵抗層４４は省略している。また、図１２における平面は図３のＦ４−Ｆ４断面に、図１３における平面は図３のＦ６−Ｆ６断面に相当する。

【0037】

第３の実施の形態においては、図１３に示すように、柱状半導体層４３はＹ方向からみて逆テーパ状に形成されおり、柱状半導体層４３のＹ方向の側面のＸ方向の幅は−Ｚ方向（図１３の下方向）に進むにつれて徐々に狭まる。すなわち、第１位置における柱状半導体層４３のＹ方向の側面のＸ方向の幅は、第１位置よりも上の第２位置における柱状半導体層４３のＹ方向の側面のＸ方向の幅よりも狭い。なお、この柱状半導体層４３の逆テーパ形状は、後述する製造時のエッチング条件を調整することにより形成することができる。ここで、仮に導電層４２ａ〜４２ｄのＺ方向の厚みが均一であるとすると、導電層４２ｄと柱状半導体層４３との対向面積が最も大きく、導電層４２ａと柱状半導体層４３との対向面積が最も小さくなる。これにより、導電層４２ａ〜４２ｄ（ワード線ＷＬ１〜ＷＬ４）と柱状半導体層４３（ビット線ＢＬ）の間に形成される可変抵抗素子ＶＲの特性にばらつきが生じる。

【0038】

そこで、本実施の形態においては、図１２及び図１３に示すように、上記の柱状半導体層４３の形状に対応して、下層にある導電層４２ａ〜４２ｄほどＺ方向の厚みＬｂ１〜Ｌｂ４を厚くしている。具体的に、導電層４２ａのＺ方向の厚みＬｂ１は、その上層の導電層４２ｂのＺ方向の厚みＬｂ２よりも厚い。同様に、導電層４２ｂのＺ方向の厚みＬｂ２は、その上層の導電層４２ｃのＺ方向の厚みＬｂ３よりも厚く、導電層４２ｃのＺ方向の厚みＬｂ３は、その上層の導電層４２ｄのＺ方向の厚みＬｂ４よりも厚い。したがって、導電層４２ａ〜４２ｄと柱状半導体層４３との対向面積を略一定にすることができる。これにより、本実施の形態は、可変抵抗素子ＶＲの特性のばらつきを抑制することができる。

【0039】

［製造方法］
次に、図１４〜図１７を参照して、第３の実施の形態に係る半導体記憶装置の製造方法の一例について説明する。図１４〜図１７はメモリセルアレイ１１の製造方法を示す斜視図である。なお、以下で説明する製造方法においては、メモリ層４０の製造方法のみを示す。

【0040】

図１４に示すように、第１の実施の形態と同様に、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、保護層５１’を形成する。ここで、導電層４２ａ’のＺ方向の厚みＬｂ１は、その上層の導電層４２ｂ’のＺ方向の厚みＬｂ２よりも厚い。同様に、導電層４２ｂ’のＺ方向の厚みＬｂ２は、その上層の導電層４２ｃ’のＺ方向の厚みＬｂ３よりも厚く、導電層４２ｃ’のＺ方向の厚みＬｂ３は、その上層の導電層４２ｄ’のＺ方向の厚みＬｂ４よりも厚い。ここで、Ｚ方向において、導電層４２ａ’〜４２ｄ’の膜厚は徐々に薄くなっていると言える。なお、簡易的に、２層の導電層の膜厚を同じにして、２層おきに導電層の膜厚を薄くするなど種々の変更ができる。

【0041】

図１５に示すように、第１の実施の形態のトレンチＴ１と同様に、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、及び保護層５１’を貫通するトレンチＴ３を形成する。トレンチＴ３は、Ｘ方向に所定ピッチをもって配列する。このトレンチＴ３により、層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’、及び保護層５１’は、Ｘ方向に延びる層間絶縁層４１ａ〜４１ｄ、導電層４２ａ〜４２ｄ、及び保護層５１となる。

【0042】

図１６に示すように、トレンチＴ３の側面に可変抵抗層４４を形成する。そして、トレンチＴ３を埋めるように層間絶縁層４５’を形成する。

【0043】

続いて、図１７に示すように、層間絶縁層４５’を貫通するトレンチＴ４を形成する。トレンチＴ４は、Ｘ方向に所定ピッチをもって配列する。このトレンチＴ４により、ＸＺ平面で見た場合、層間絶縁層４５’は、テーパ状に加工され、層間絶縁層４５となる。そして、トレンチＴ４をポリシリコンにより埋めて、トレンチＴ４内に柱状半導体層４３を形成する。

【0044】

［第４の実施の形態］
［構成］
次に、図１８を参照して、第４の実施の形態に係る半導体記憶装置の一例について説明する。図１８は、Ｘ方向からみたメモリ層４０を示す。図１８に示すように、第４の実施の形態のメモリ層４０において、可変抵抗層４４のＹ方向の厚みは、−Ｚ方向（図１１の下方向）に進むにすれて厚くなる。したがって、より下層に位置する導電層４２ｄ〜４２ｂほど、それに接する可変抵抗層４４の抵抗値を変化させるために必要な電圧は高くなる。そこで、第４の実施の形態においては、第３の実施の形態と同様に、下層にある導電層４２ａ〜４２ｄＬｂ１〜Ｌｂ４ほどＺ方向の厚みを厚くしている。この厚みに伴い、より下層に位置する導電層４２ａ〜４２ｄほど配線抵抗は低くなる。したがって、導電層４２ａ〜４２ｄの一端に同じ電圧を印加して可変抵抗層４４に電圧を転送する場合、より下層に位置する可変抵抗層４４ほど高い電圧が印加されることになる。これにより、第４の実施の形態は、複数の可変抵抗層４４の抵抗値を均一に変化させることができる。

【0045】

また、下層に位置する導電層４２ａと可変抵抗層４４の接触面積が上層に位置する導電層４２ｂと可変抵抗層４４の接触面積に対して大きくなる。ここで、可変抵抗層４４の膜厚が厚くなるとフォーミング電圧が高くなり、導電層４２と可変抵抗層４４の接触面積が大きくなるとフォーミング電圧が低くなる傾向がある。したがって、下層の可変抵抗層４４の膜厚が厚くなっても、導電層４２ａと可変抵抗層４４の接触面積が大きくなるのでフォーミング電圧は上昇しない。これにより、第４の実施の形態は、上層から下層まで同じフォーミング電圧を用いても、下層の可変抵抗層４４のフォーミングを確実に行うことができる。

【0046】

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0047】

例えば、図１９及び図２０に示すように、第４の実施の形態において複数の可変抵抗素子ＶＲの抵抗値を均一に変化させ得る場合、導電層４２ａ〜４２ｄのＺ方向の厚みＬｃは一定としても良い。

【符号の説明】

【0048】

１１…メモリセルアレイ、 １２…行デコーダ、 １３…列デコーダ、 １４…上位ブロック、 １５…電源、 １６…制御回路、 ２０…基板、 ３０…選択トランジスタ層、 ４０…メモリ層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】