特許第6047349号(P6047349)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6047349論理回路及び該論理回路を用いた制御装置
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6047349
(24)【登録日】2016年11月25日
(45)【発行日】2016年12月21日
(54)【発明の名称】論理回路及び該論理回路を用いた制御装置
(51)【国際特許分類】
   G06F 11/22 20060101AFI20161212BHJP
   G06F 11/18 20060101ALI20161212BHJP
   G06F 11/263 20060101ALI20161212BHJP
【FI】
   G06F11/22 605N
   G06F11/18 670
   G06F11/263
【請求項の数】9
【全頁数】13
(21)【出願番号】特願2012-200065(P2012-200065)
(22)【出願日】2012年9月12日
(65)【公開番号】特開2014-56365(P2014-56365A)
(43)【公開日】2014年3月27日
【審査請求日】2014年12月22日
(73)【特許権者】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】100100310
【弁理士】
【氏名又は名称】井上 学
(74)【代理人】
【識別番号】100098660
【弁理士】
【氏名又は名称】戸田 裕二
(74)【代理人】
【識別番号】100091720
【弁理士】
【氏名又は名称】岩崎 重美
(72)【発明者】
【氏名】金川 信康
(72)【発明者】
【氏名】勝田 敬一
(72)【発明者】
【氏名】酒田 輝昭
(72)【発明者】
【氏名】池田 尚弘
(72)【発明者】
【氏名】栗原 直樹
(72)【発明者】
【氏名】島村 光太郎
【審査官】 三坂 敏夫
(56)【参考文献】
【文献】 特開平07−234801(JP,A)
【文献】 特開平08−171581(JP,A)
【文献】 特開平04−119435(JP,A)
【文献】 特開平01−269151(JP,A)
【文献】 特開2006−251895(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G06F 11/22
G06F 11/18
G06F 11/263
(57)【特許請求の範囲】
【請求項1】
多重系を構成して、それぞれビット列で構成されるデータを出力する複数の機能ブロックと、
前記複数の機能ブロックから出力される前記データを比較する比較回路と、
前記複数の機能ブロックから出力される前記データに前記比較回路の異常検知用のテストパターンを注入する複数のテストパターン生成回路と、を備える論理回路において、
前記機能ブロック及び前記テストパターン生成回路を含む各系の領域には、それぞれ異なるクロック源、もしくは同一クロック源から第1のクロック信号が供給され、
各系の機能ブロックの第1のクロック信号が異なるクロック源から供給される場合には、両系の機能ブロックの動作を同期させる機能ブロック間待ち合わせ手段を備え、
両系の前記テストパターン生成回路に、テストパターン注入のトリガとなり、次のテストパターンに切り換えるための第2のクロック信号を共通に出力し、前記機能ブロックから出力されるビット列で構成される前記データの単位で各系間におけるテストパターンの注入を同期させる同期手段を備え、
前記同期手段は、第2のクロックを、各機能ブロックから出力される次のテストパターンに切り換えるため信号を同期させた信号を元に、前記第1のクロックより周期が長いクロックとして生成することを特徴とする論理回路。
【請求項2】
請求項1記載の論理回路であって、
前記同期手段は、各系の前記機能ブロックが前記データを出力する周期毎に、各系の前記機能ブロックからインクリメント信号を受信し、各系の前記機能ブロックからインクリメント信号の受信が完了した場合に、各系の前記テストパターン生成回路に前記第2のクロック信号を出力することを特徴とする論理回路。
【請求項3】
請求項1記載の論理回路であって、
前記テストパターン生成回路は、前記機能ブロックから1サイクルの前記データが出力される間に、1回ずつテストパターンを注入する状態とテストパターンを注入しない状態となり、テストパターンを注入する状態とテストパターンを注入しない状態とが交互に連続することを特徴とする論理回路。
【請求項4】
請求項1記載の論理回路であって、
前記異なるクロック源は、異なる発振回路であることを特徴とする論理回路。
【請求項5】
請求項1記載の論理回路であって、
前記異なるクロック源は、異なるクロック逓倍回路であることを特徴とする論理回路。
【請求項6】
請求項1記載の論理回路であって、
前記複数の機能ブロックは、複数のマイクロプロセッサで構成されることを特徴とする論理回路。
【請求項7】
請求項1記載の論理回路であって、
前記テストパターンが直交波形であることを特徴とする論理回路。
【請求項8】
請求項1記載の論理回路であって、
各系の前記機能ブロック及び前記テストパターン生成回路を含む領域と、前記比較回路を含む領域とは、其々別個の半導体チップ上に形成されていることを特徴とする論理回路。
【請求項9】
請求項1乃至に記載の論理回路と、ハイパスフィルタまたはハイパス特性を有する増幅器、整流回路、リレーを有し、前記比較回路の出力を該ハイパスフィルタまたはハイパス特性を有する増幅器に入力し、該ハイパスフィルタまたはハイパス特性を有する増幅器の出力を該整流回路で整流した出力で該リレーを駆動し、該リレーで該機能ブロックの出力を制御対象の外部装置と断続することを特徴とする制御装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は論理回路にかかり、特に誤り検出機能を有する論理回路に関する。
【背景技術】
【0002】
プロセッサの故障や誤動作などの異常動作を検出するために、プロセッサを2重化してその出力を比較する方法が従来から用いられている。この方法の効果を損ねる大きな要因の一つとして、出力を比較するための回路(比較器)の故障が挙げられる。このような弊害を避けるために、比較器にテストパターンを注入することが従来から提案され、例えば特開平7−234801(特許文献1)ではテストパターンとして直交関数を注入して比較器の故障を効果的に検出できるようにしている。
【0003】
プロセッサの性能はムーアの法則に従い年々向上している。それに従いプロセッサの動作周波数、クロック周波数も向上してきている。特許文献1ではプロセッサの高速化に対応するために、2重化したプロセッサ、比較器を単一チップに実装する方法も開示している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平7−234801号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
以上述べた従来技術のうち、テストパターンを注入する手段をプロセッサ側に備える実施形態では、プロセッサの高速動作時のテストパターンを注入する手段の動作遅延のバラつきについて更なる考慮が必要である。
【0006】
将来、プロセッサの動作が高速化した場合、たとえ2重化したプロセッサ及び比較器を単一チップに実装したとしても、チップ上のクロック信号の遅延や当該遅延の系間のばらつきに起因して、2重化したプロセッサ、およびそれらに付随した2重化したテストパターン注入手段間の動作遅延のバラつきが問題になってくる。つまり、プロセッサが高速動作すると、比較器も高速動作するため、各系の出力タイミングにばらつきが生じると、比較器で正常な処理ができないという問題が発生する。
【0007】
そこで本発明では、テストパターンを注入する手段の系間の動作遅延のバラつきを低減することを目的とする。
【0008】
また、日進月歩の勢いのプロセッサの高速化の動きで、最新のプロセッサが短い間隔で次々と登場しており、先に述べた2重化したプロセッサ、比較器を単一チップに実装するアプローチでは最新のプロセッサ技術の恩恵を享受できないことになる。もし本発明により高速動作時にテストパターンを注入する手段の系間の動作遅延のバラつきの問題を解決する手段が提供されれば、2重化したプロセッサ、比較器を単一チップに実装する必要がなくなり、最新の高速動作が可能なプロセッサを利用できるようになる。
【課題を解決するための手段】
【0009】
上記目的を達成するために本発明では、テストパターンを注入する手段間の同期を、機能ブロックからのデータ出力タイミングに合わせることにより同期させる。
【0010】
以上の手段により、動作クロックよりも低い周期である機能ブロックからのデータ出力周期でテストパターンを注入する手段を同期させることで、信号遅延のバラつき(スキュー)の影響を緩和させる。
【発明の効果】
【0011】
本発明によれば、テストパターンを注入する手段の系間の信号遅延のバラつき(スキュー)の影響を緩和させることができる。
【図面の簡単な説明】
【0012】
図1】本発明の一実施形態における機能構成を示す図である。
図2】本発明の一実施形態における詳細なレイアウトを示す図である。
図3】本発明の同期手段250の一実施形態を示す図である。
図4】Cエレメント211の入出力関係を示す図である。
図5】Cエレメント211の入出力関係の他の例を示す図である。
図6】一実施形態における動作タイムチャートを示す図である。
図7】データインクリメント信号によりテストパターンをインクリメントする実施形態における機能構成を示す図である。
図8】同期手段250を冗長化した実施形態における機能構成を示す図である。
図9】ステップごとの具体的なテストパターン遷移を示す図である。
図10】ステップごとの具体的なテストパターン遷移の他の例を示す図である。
図11】引数xとテストパターンとの関連づけの一実施形態を示す図である。
図12】引数xとテストパターンとの関連づけの他の実施形態を示す図である。
図13図11の割り付け方により図10のテストパターンの注入方法を実現するためのxの出力順番を示す図である。
図14図11の割り付け方により図9のテストパターンの注入方法を実現するためのxの出力順番を示す図である。
図15図12の割り付け方により図9のテストパターンの注入方法を実現するためのxの出力順番を示す図である。
図16図12の割り付け方により図10のテストパターンの注入方法を実現するためのxの出力順番を示す図である。
図17】直交関数生成回路100とカウンタ212―1、直交関数生成回路101とカウンタ212―2とを合わせた実施形態における機能構成を示す図である。
図18】本発明を制御装置に適用した場合の機能構成を示す図である。
【発明を実施するための形態】
【0013】
以下、図に従い、本発明の実施例について説明する。
【実施例1】
【0014】
本発明の基本的な実施例における機能構成図を図1に示す。領域0(200)には比較回路30〜3n、集成回路5がある。集成回路5では比較回路30〜3nの出力40〜4nを纏めて出力6とする。領域1(201)には直交関数生成回路(テストパターン生成回路)100、機能ブロックA(110)、テストパターン注入回路80〜8nがあり、領域2(202)には同様に、直交関数生成回路(テストパターン生成回路)101、機能ブロックB(111)、テストパターン注入回路90〜9nがある。領域1において、機能ブロックA(110)は、処理結果としてビット列[A0〜An]を出力し、直交関数生成回路(テストパターン生成回路)100は、機能ブロックA(110)の出力のビット毎に誤りを注入する。領域2においても同様に、機能ブロックB(111)は、処理結果としてビット列[B0〜Bn]を出力し、直交関数生成回路(テストパターン生成回路)101は、機能ブロックB(111)の出力のビット毎に誤りを注入する。
【0015】
これらの領域0(200)、領域1(201)、領域2(202)は1チップ内でレイアウトにより距離を置かれているか、もしくは別チップ構成とされ、図1に示すように領域1(201)、領域2(202)はそれぞれ別個のクロック源CLK1、CLK2からクロック信号を供給されている、または、領域1(201)、領域2(202)は同一のクロック源により動作するそれぞれ別個の逓倍回路を備え、それぞれ逓倍回路により生成されるクロック信号が供給されている。逓倍回路は、例えばPLL(Phase Locked Loop)により実現することができる。さらに本発明では同期手段250を有し、領域1の直交関数生成回路(テストパターン生成回路)100と領域2の直交関数生成回路(テストパターン生成回路)101とを同期させ、全体として辻褄のあったテストパターンを生成させる。
【0016】
ここで、領域1の直交関数生成回路(テストパターン生成回路)100と領域2の直交関数生成回路(テストパターン生成回路)101の間の同期手段250による同期処理の実行タイミングは、動作クロックレベルに限らず、動作クロックよりも周期が長い機能ブロックA(110)、B(111)の出力タイミングに合わせることも可能である。機能ブロックA(110)、B(111)の出力タイミングに合わせて、テストパターン生成回路の同期処理を実行することにより、両者の距離に起因する信号伝播時間、または信号伝播時間のばらつき、スキューの影響を相対的に軽減することができる。また、同期に必要な情報は専用の配線で交換することも、データバスにデータの形で載せて交換することも可能である。
【0017】
なお、機能ブロックA(110)、機能ブロックB(111)は近年ではマイクロプロセッサにより実現されることが多い。
【0018】
以上述べた実施例によれば、機能ブロックA(110)、機能ブロックB(111)の動作周波数が高くなり、両者の距離に起因する信号伝播時間、またはそのばらつき、スキューが無視できなくなった場合でも、同期手段250により直交関数生成回路(テストパターン生成回路)100と直交関数生成回路(テストパターン生成回路)101とを機能ブロックかた出力されるメッセージ単位で同期させることが可能となり、最新のプロセッサ技術の恩恵を享受することが可能となる。さらに、プロセッサすなわち機能ブロックA(110)が実装されている領域1(201)、及び機能ブロックB(111)が実装されている領域2(202)を、比較回路30〜3nの実装されている領域0(200)とは別チップとして、両者の距離に起因する信号伝播時間、またはそのばらつき、スキューが無視できなくなった場合でも、本実施例の提供する同期手段250により直交関数生成回路(テストパターン生成回路)100と直交関数生成回路(テストパターン生成回路)101とを同期させることが可能となり、機能ブロックA(110)、機能ブロックB(111)を容易に最新のプロセッサに置き換えることが可能となり、最新のプロセッサ技術の恩恵を享受することが可能となる。
【0019】
図2図1に示した機能構成をさらに詳細に記載したレイアウト図である。機能ブロックA110からの信号a0〜an(10〜1n:添え字の数字はビット位置を表す)はストローブ信号130によりラッチ120でラッチされ、直交波形生成回路100の直交波形とパーミュータ80〜8nで排他的論理和を採り、a0′〜an′(10′〜1n′:添え字の数字はビット位置を表す)となる。同様にして、機能ブロックB111からの信号b0〜bn(20〜2n)はストローブ信号131によりラッチ121でラッチされ、直交波形生成回路101の直交波形とパーミュータ90〜9nで排他的論理和を採り、b0′〜bn′(20′〜2n′)となる。以上のようにして生成された信号a0′〜an′(10′〜1n′),b0′〜bn′(20′〜2n′)は比較回路30〜3nで比較されて比較結果c0〜cn(40〜4n)となり、集成回路5でシグナチャ出力6となる。
ここで、比較回路30〜3n,集成回路5を領域0(200),機能ブロックA110,ラッチ120,直交波形生成回路100,パーミュータ80〜8nを領域1(201),機能ブロックB111,ラッチ121,直交波形生成回路101,パーミュータ90〜9nを領域2(202)の2つの領域に分ける。これらの回路を個別のチップにする場合には、領域0(200),領域1(201),領域2(202)ごとに別チップにする。また、これらの回路を同一のチップに納める場合には、レイアウトにより領域0(200),領域1(201),領域2(202)相互間に距離をおいたり、電源グランドを別々にしたりすれば障害の波及を防止できる。
【0020】
さらに、同期手段250が、領域1(201)の直交波形生成回路100,及び領域2(202)内の直交波形生成回路101に直交波形を生成するための情報(例えば引数x)を渡し、直交波形生成回路100、101は直交波形を生成するための情報に基づいて直交波形を生成する。例えば直交波形を生成するための情報が引数xである場合には、直交波形生成回路100、101はそれぞれ直交関数fi(x)、fj(x)を生成する。
【0021】
以上述べた本実施例のレイアウトによれば、相関のある信号、すなわちai,biの間及び、pi,ciの間を幾何学的,物理的、あるいは電気的に隔離することができるので、混触による偽造シグナチャの発生の影響を防ぐことができる。
【0022】
高性能なLSIを設計する際には、大まかなレイアウト(フロアプラン)は人間の経験と直感といった発見的手法に頼り、細部を一定のアルゴリズムに基づいて自動的に配線する方法が一般には効率が良い。従って、既存の自動配線ツールの多くは大まかなレイアウト(フロアプラン)を人間が入力して、細部の配線を自動的に配線する機能を持っている。従って、本実施例による方法は既存の自動配線ツールの機能との整合性(相性)が良く、これらの自動配線ツールの機能を最大限に活用することができる。
【0023】
以上述べた本実施例によれば、通常の論理設計による機能ブロックを単に論理的にあるいは光学的にコピーして、比較回路30〜3n,集成回路5から構成される領域0(200)と組み合わせることにより容易にセルフチェック化でき、信頼性を向上できるだけでなく、開発コスト工数を大幅に削減することができる。
【0024】
図3は同期手段250の一実施形態を示す図である。同期手段250は図3に示すようにCエレメント211、213とカウンタ212から構成されている。なお、Cエレメント211は図4に示すような入出力関係を持ち、入力A、Bが共にHighとなった時に出力YがHighとなり、入力A、Bが共にLowとなった時に出力YがLowとなり、入力A、Bが異なる時には前の出力信号を継続して出力する順序回路である。または、図5に示すように多数決回路(V)により実現することもできる。
【0025】
Cエレメント211は機能ブロックA(110)、機能ブロックB(111)からの直交波形インクリメント信号の待ち合わせをして、引数xを生成するカウンタ212をインクリメントする信号(いわゆるクロック信号)を生成するためのものである。Cエレメント213は機能ブロックA(110)、機能ブロックB(111)からのリセット信号の待ち合わせをして、引数xを生成するカウンタ212をリセットするためのものである。
【0026】
また、Cエレメント214は機能ブロックA(110)、機能ブロックB(111)からのデータインクリメント信号の待ち合わせをして次のデータ(複数のビット列から成るメッセージ)を出力するタイミングの同期をとるためのものである。
【0027】
図6は本実施例の動作を示したタイムチャートである。まずCエレメント213では、動作に先立って、機能ブロックA(110)、機能ブロックB(111)からのリセット信号213_A(Cエレメント213の入力Aであることを示す)、213_B(Cエレメント213の入力Bであることを示す)の待ち合わせをした結果の信号213_Y(Cエレメント213の出力Yであることを示す)を出力し、引数xを生成するカウンタ212を初期化する。
【0028】
続いて、Cエレメント211は機能ブロックA(110)、機能ブロックB(111)からの直交波形インクリメント信号211_A、211_Bが入力されるたびに待ち合わせをした結果の信号211_Yを出力し、引数xを生成するカウンタ212をインクリメントする。その結果カウンタ212は、図6に示すようにテストパターンを注入しない状態(NT)を示すxと、テストパターンを注入する状態(Ti、i:テストパターンの番号)を示すxとを交互に出力する。直交波形生成回路100、101は、テストパターンを注入する状態(Ti、i:テストパターンの番号)を示すxを受信した場合には、i(テストパターンの番号)に応じたテストパターンを出力し、テストパターンを注入しない状態(NT)を示すxを受信した場合には、テストパターンを出力しない。
【0029】
さらに、Cエレメント214は機能ブロックA(110)、機能ブロックB(111)からのデータインクリメント信号214_A,214_Bの待ち合わせをした結果の信号204_Yを出力し、信号214_Yに基づき、機能ブロックA(110)、機能ブロックB(111)は図6に示すように原データa0〜an(10〜1n)、b0〜bn(20〜2n)を出力する。なお、図中ある期間における複数のビットからなる原データa0〜an(10〜1n)、b0〜bn(20〜2n)をまとめてDi(但し、i:データ(メッセージ)の系列番号)と表している。従って、待ち合わせ後のデータインクリメント信号214_Yに基づきデータ(メッセージ)の系列番号iがインクリメントされる。
【0030】
以上の動作により、原データa0〜an(10〜1n)、b0〜bn(20〜2n)はパーミュータ80〜8n、90〜9nで直交波形生成回路100、101で生成されたテストパターンとの排他的論理和をとりデータa0’〜an’(10’〜1n ’)、b0’〜bn ’(20’〜2n ’)となる。なお、図中では、原データDiにテストパターンTjが注入されたデータをDi+Tjと表している。
【0031】
なお、1つのデータ(メッセージ)についてテストパターンを注入しない状態(NT)とテストパターンを注入する状態(Ti、i:テストパターンの番号)ことを繰り返すのは、次の2つの目的のためである。第1の目的は、テストパターンを注入しない状態でデータの一致を確認し、テストパターンを注入する状態で後段の比較回路の正常性を確認するためである。第2の目的は、後段の比較回路で、一致(テストパターンを注入しない状態)、不一致(テストパターンを注入する状態)を交互に繰り返して交番信号を生成するためである。
【0032】
図6で説明したように、機能ブロック110、111が1つの系列のデータ(メッセージ)を出力する毎に、直交波形生成回路100、101は、テストパターンを出力するトリガとなる情報(引数x)を同じタイミングで受信できるようになるため、機能ブロック110、111が出力するメッセージ単位で、テストパターン注入を同期させることが可能となる。
【実施例2】
【0033】
図7は機能ブロックA(110)、機能ブロックB(111)からの機能ブロックA(110)、機能ブロックB(111)からのデータインクリメント信号214_A,204_Bの待ち合わせをした結果のCエレメント214の出力を逓倍回路205を介して引数xを生成するカウンタ212のクロックに入力した実施例である。逓倍回路205は1つの入力パルスにつき、予め定められた間隔の2つのパルスを出力する回路で、タイマなどで実現することができる。本実施例によれば、機能ブロックA(110)、機能ブロックB(111)からのデータインクリメント信号を出力することで、予め定められた間隔で引数xを生成するカウンタ212を2回インクリメントすることができる。従って、1つのデータ(1回のデータインクリメント信号)につき、時間差をおいて2つのテストパターンを生成、注入することができ、1つのデータについてテストパターンを注入しない状態(NT)とテストパターンを注入する状態(Ti、i:テストパターンの番号)ことを繰り返すことが可能となる。
【実施例3】
【0034】
図8は同期手段250を冗長化して、領域1(201)、領域2(202)に分散させた実施形態における機能構成を示す図である。同期手段250を構成するCエレメント211、213、カウンタ212をCエレメント211―1、211―2、213―1、213―2、カウンタ212―1、212―2とそれぞれ領域1(201)、領域2(202)ごとに冗長に持っている。本実施例によれば、Cエレメント211―1、211ー2、213―1、213―2、カウンタ212―1、212―2のいずれかで異常が生じた場合には、以上の影響が領域1(201)、領域2(202)の両方に及ばす、いずれか一方の領域に留まる。そのため、直交波形生成回路へ引数xが入力されるタイミングが領域1と領域2とで異なることとなるため、結果として出力同士の不一致により、比較回路にて誤りとして検出できることになる。
【実施例4】
【0035】
図9図10はステップごとの具体的なテストパターン遷移を示す図である。なお図中上から下に時刻の経過をstepで表し、テストパターン欄のNTはテストパターンを注入しない状態を表し、Ti(i:テストパターンの番号)はテストパターンを注入する状態とその番号を示している。fi(x)、fj(x)はテストパターンを表し、下の数字はテストパターンとしてエラーを注入するビット位置を表し、1が立っているビット位置に誤りを注入することを示している。例えばfi(x)のkビットの位置に1が立っている場合には、ak(1k)を反転させるためのテストパターンであることを表し、fj(x)のkビットの位置に1が立っている場合には、bk(2k)を反転させるためのテストパターンであることを表す。原データa0〜an(10〜1n)、b0〜bn(20〜2n)はパーミュータ80〜8n、90〜9nでこのテストパターンが注入(排他的論理和)されて、データa0’〜an’(10’〜1n ’)、b0’〜bn ’(20’〜2n ’)となる。
【0036】
図9では最初に機能ブロックA(110)から出力されたa0〜an(10〜1n)にビットごとにテストパターンを注入し、続いて機能ブロックB(111)から出力されたb0〜bn(20〜2n)にビットごとにテストパターンを注入する実施例である。
【0037】
図10は機能ブロックA(110)から出力されたa0〜an(10〜1n)と機能ブロックB(111)から出力されたb0〜bn(20〜2n)に交互にビットごとにテストパターンを注入する実施例である。
【実施例5】
【0038】
図11図12は、引数xとテストパターンとの関連づけの実施形態を示した図である。なお、図中左から右に時刻の経過をstepで表し、其々の時刻のデータDi、及びテストパターンの引数xを示している。
【0039】
図11はテストパターンを注入しない状態(NT)にx=0を割り当て、テストパターンを注入する状態(Ti、i:テストパターンの番号)にx=iを割り当てた実施例である。
【0040】
図12は、交互に繰り返されるテストパターンを注入しない状態(NT)とテストパターンを注入する状態(Ti、i:テストパターンの番号)を区別せずに一連のxを割り当てる実施例である。
【0041】
いずれの実施例も、データDiごとに、テストパターンを注入しない状態(NT)とテストパターンを注入する状態(Ti、i:テストパターンの番号)が交互に繰り返される。
【0042】
図12の実施例の方が、xが単調に増加させればよいのでカウンタ212は単純なバイナリカウンタで構成でき簡単で済む、一方、図11の実施例はカウンタ212の構成はバイナリカウンタにデコーダの組み合わせとする必要がありやや複雑となる。
【0043】
図13図11の割り付け方により図10のテストパターンの注入方法を実現するためのxの出力順番を示す図である。図14図11の割り付け方により図9のテストパターンの注入方法を実現するためのxの出力順番を示す図である。
【0044】
図15図12の割り付け方により図9のテストパターンの注入方法を実現するためのxの出力順番の実施例、図16図12の割り付け方により図10のテストパターンの注入方法を実現するためのxの出力順番の実施例である。
【実施例6】
【0045】
図17は直交関数生成回路100とカウンタ212―1、直交関数生成回路101とカウンタ212―2とを合わせて実現した実施例である。機能ブロックA(110)、機能ブロックB(111)からのリセット信号の待ち合わせをした結果のCエレメント213の出力により、直交関数生成回路100、101をそれぞれ構成する一番左のフリップフロップがプリセット(初期値として1が設定される)され、他のフリップフロップがリセット(初期値として0が設定される)される。すなわち、直交関数生成回路100、101をそれぞれ構成するフリップフロップ列には1,0,0,0,0,…0の値が設定される。リセット後には機能ブロックA(110)、機能ブロックB(111)からの直交波形インクリメント信号の待ち合わせをした結果のCエレメント211の出力に従い、1,0,0,0,0,…0のパターンが順にシフトして図13に示すテストパターンが生成される。なお、フリップフロップ列からテストパターンを引き出す箇所を変更すれば図12に示すテストパターンを生成することも可能である。
【実施例7】
【0046】
図18は、本発明を制御装置に適用した場合の機能構成を示す図である。集成回路5の出力をハイパスフィルタまたはハイパス特性を有する増幅器7に入力し、ハイパスフィルタ7の出力を整流回路8で整流してリレー9の巻線を駆動する。リレー9の接点は機能ブロックA(110)、B(111)のいずれかの出力260(図では機能ブロックB(111))と制御対象である外部装置の接続状態をオン/オフする。機能ブロックA(110)、B(111)、直交波形生成回路100、101、比較回路30〜30n、集成回路5が全て正常なときには集成回路5の出力6に交番信号が現れ、ハイパスフィルタまたはハイパス特性を有する増幅器7を通過して整流回路8で直流になりリレー9の巻線を駆動して、リレー9の接点がオンとなり機能ブロックA(110)、B(111)のいずれかの出力260が出力される。機能ブロックA(110)、B(111)、直交波形生成回路100、101、比較回路30〜30n、集成回路5のいずれに異常が発生した場合には集成回路5の出力6の交番信号が停止し、ハイパスフィルタまたはハイパス特性を有する増幅器7の出力が得られなくなり、整流回路8で直流電流が得られなくなり、リレー9の巻線を駆動することができなくなり、リレー9の接点がオフとなり機能ブロックA(110)、B(111)のいずれかの出力260がリレー9により遮断される。
【0047】
以上述べたように本実施例によれば機能ブロックA(110)、B(111)に異常が発生した場合には、リレー9の接点により出力260を確実に停止することができ、安全性を確保することができる。
【0048】
また、リレー9の接点により制御対象とする装置の電源を遮断することにより制御対象とする装置の危険な動作を防止することによっても安全性を確保することができる。
【符号の説明】
【0049】
100、101……直交関数生成回路、
110……機能ブロックA、111……機能ブロックB、
200……領域0、201……領域1、202……領域2、
212……カウンタ、211、213、214……Cエレメント、
250……同期手段
図1
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