特許 6048103 半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6048103

(24)【登録日】2016年12月2日

(45)【発行日】2016年12月21日

(54)【発明の名称】半導体素子の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20161212BHJP

   H01L 29/78 20060101ALI20161212BHJP

   H01L 29/12 20060101ALI20161212BHJP

【ＦＩ】

   H01L29/78 658G

   H01L29/78 652K

   H01L29/78 652L

   H01L29/78 652T

   H01L29/78 653A

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2012-270015(P2012-270015)

(22)【出願日】2012年12月11日

(65)【公開番号】特開2014-116483(P2014-116483A)

(43)【公開日】2014年6月26日

【審査請求日】2015年2月24日

(73)【特許権者】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】110000028

【氏名又は名称】特許業務法人明成国際特許事務所

(74)【代理人】

【識別番号】100148448

【弁理士】

【氏名又は名称】井上 雄介

(72)【発明者】

【氏名】伊奈 務

(72)【発明者】

【氏名】岡 徹

【審査官】 綿引 隆

(56)【参考文献】

【文献】 特開２００８−０７８６０４（ＪＰ，Ａ）

【文献】 特開２００４−３５６５７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６−３３８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８−８１２

(57)【特許請求の範囲】

【請求項1】

半導体素子の製造方法であって、
基板上に、第１のＮ型半導体層と、Ｐ型半導体層と、第２のＮ型半導体層と、を前記基板側から順に積層した構造に対して、
（Ａ） 前記Ｐ型半導体層に電極を形成するために前記Ｐ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程と、
（Ｂ） 前記工程（Ａ）の後に、前記工程（Ａ）によって露出した前記Ｐ型半導体層の一部をアライメントマークとして用いて位置合わせを行って、前記第２のＮ型半導体層の表面から前記第１のＮ型半導体層まで達するゲート電極用トレンチを形成する工程と、
（Ｄ）前記工程（Ｂ）の後に、露出した前記Ｐ型半導体層に電極を形成する工程と、を備える、半導体素子の製造方法。

【請求項2】

請求項１記載の半導体素子の製造方法であって、
（Ｃ） 前記半導体素子を区画するために前記第１のＮ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程、をさらに備え、
前記工程（Ｃ）は、前記工程（Ｂ）以前に行われる、半導体素子の製造方法。

【請求項3】

請求項２記載の半導体素子の製造方法であって、
前記工程（Ｃ）は、前記工程（Ａ）の後に行われる、半導体素子の製造方法。

【請求項4】

請求項１から請求項３までのいずれか一項に記載の製造方法であって、
前記工程（Ａ）において、前記Ｐ型半導体層の一部はドライエッチングによって露出される、半導体素子の製造方法。

【請求項5】

請求項１から請求項４までのいずれか一項に記載の半導体素子の製造方法であって、
前記第１のＮ型半導体層と、前記Ｐ型半導体層と、前記第２のＮ型半導体層は、窒化ガリウム系の半導体層である、半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子の製造方法、および半導体素子に関する。

【背景技術】

【0002】

半導体装置（半導体デバイス）を構成する半導体素子として、例えば、ＮＰＮ型の窒化ガリウム（ＧａＮ）系半導体素子が知られている（例えば、特許文献１を参照）。ＮＰＮ型のＧａＮ系半導体素子には、基板に対して、第１のＮ型半導体層と、Ｐ型半導体層と、第２のＮ型半導体層とが順に積層されている。第１のＮ型半導体層、Ｐ型半導体層および第２のＮ型半導体層は、窒化ガリウム（ＧａＮ）系の半導体層である。第１のＮ型半導体層は、ケイ素（Ｓｉ）をドナー（ドーパント、不純物）として含有する。Ｐ型半導体層は、マグネシウム（Ｍｇ）をアクセプタ（ドーパント、不純物）として含有する。第２のＮ型半導体層は、第１のＮ型半導体層よりも高い濃度でＳｉをドナーとして含有する。ＧａＮ系半導体素子には、例えば、Ｐ型半導体層に電極を形成するための窪みと、ゲート電極用のトレンチと、が形成される。Ｐ型半導体層に電極を形成するための窪みは、凹状あるいは段差状の形状を有しており、「リセス」とも呼ばれる。通常、これらリセスやトレンチは、複数回のエッチング処理によって形成される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１１７８２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＧａＮ系半導体素子を形成するためのエッチング処理について、例えば、特許文献１に記載の技術では、ゲート電極用トレンチを形成するためのエッチング処理が行われた後に、リセスを形成するためのエッチング処理が行われる。一般的に、ＧａＮ系半導体素子では、ゲート電極用トレンチにチャネル領域が隣接する。そのため、特許文献１記載の技術では、ゲート電極用トレンチに隣接するチャネル領域が、リセスを形成するためのエッチング処理によって汚損され、半導体素子のチャネル抵抗が悪化するおそれがあった。そのほか、半導体素子においては、微細化や、低コスト化や、省資源化や、製造の容易化などが望まれていた。

【課題を解決するための手段】

【0005】

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の一形態は、半導体素子の製造方法を提供する。この製造方法は、基板上に、第１のＮ型半導体層と、Ｐ型半導体層と、第２のＮ型半導体層と、を前記基板側から順に積層した構造に対して；（Ａ）前記Ｐ型半導体層に電極を形成するために前記Ｐ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程と；（Ｂ）前記工程（Ａ）の後に、前記工程（Ａ）によって露出した前記Ｐ型半導体層の一部をアライメントマークとして用いて位置合わせを行って、前記第２のＮ型半導体層の表面から前記第１のＮ型半導体層まで達するゲート電極用トレンチを形成する工程と；（Ｄ）前記工程（Ｂ）の後に、露出した前記Ｐ型半導体層に電極を形成する工程と、を備える。
また、本発明は以下の形態として実現することも可能である。

【0006】

（１）本発明の一形態によれば、半導体素子の製造方法が提供される。この半導体素子の製造方法は、基板上に、第１のＮ型半導体層と、Ｐ型半導体層と、第２のＮ型半導体層と、を前記基板側から順に積層した構造に対して；（Ａ） 前記Ｐ型半導体層に電極を形成するために前記Ｐ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程と；（Ｂ） 前記工程（Ａ）の後に、前記第２のＮ型半導体層の表面から前記第１のＮ型半導体層まで達するゲート電極用トレンチを形成する工程と、を備える。この形態の半導体素子の製造方法によれば、Ｐ型半導体層の一部を露出させた後に、ゲート電極用トレンチが形成されるので、ゲート電極用トレンチに隣接するチャネル領域が、Ｐ型半導体層を露出させる工程（Ａ）に曝されることはない。そのため、チャネル領域に与える汚損等のダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。

【0007】

（２）上記形態の半導体素子の製造方法において、（Ｃ） 前記半導体素子を区画するために前記第１のＮ型半導体層の一部を前記第２のＮ型半導体層側に露出させる工程、をさらに備え；前記工程（Ｃ）は、前記工程（Ｂ）以前に行われてもよい。この形態の半導体素子の製造方法によれば、半導体素子を区画するために第１のＮ型半導体層を露出させる工程を備える場合であっても、第１のＮ型半導体層の一部を露出させる工程（Ｃ）以後に、ゲート電極用トレンチが形成されるので、ゲート電極用トレンチに隣接するチャネル領域が、工程（Ｃ）に曝されることはない。そのため、チャネル領域に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。

【0008】

（３）上記形態の半導体素子の製造方法において、前記工程（Ｃ）は、前記工程（Ａ）の後に行われてもよい。この形態の半導体素子の製造方法によれば、工程（Ａ）の後に工程（Ｃ）が行われ、さらに工程（Ｃ）以後にゲート電極用トレンチが形成される。そのため、ゲート電極用トレンチに隣接するチャネル領域が、工程（Ａ）と工程（Ｃ）とに曝されることはない。よって、チャネル領域に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。

【0009】

（４）上記形態の半導体素子の製造方法において、前記工程（Ｂ）では、前記工程（Ａ）によって露出した前記Ｐ型半導体層の一部をアライメントマークとして用いて、前記ゲート電極用トレンチの位置合わせが行われてもよい。この形態の製造方法によれば、工程（Ａ）によって露出したＰ型半導体層の一部を、アライメントマークとして用いてゲート電極用トレンチが形成されるため、別途アライメントマークを形成する必要がない。そのため、半導体素子の製造工程の短縮化と、製造コストの低減とを達成することができる。また、露出したＰ型半導体層の一部の周辺においてのずれが少なくなるので、露出したＰ型半導体層の一部の周辺に微細構造を形成することが可能となる。

【0010】

（５）上記形態の半導体素子の製造方法にでは、前記工程（Ａ）において、前記Ｐ型半導体層の一部はドライエッチングによって露出されてもよい。この形態の半導体素子の製造方法によれば、ドライエッチングによってＰ型半導体層の一部を露出させた場合であっても、ゲート電極用トレンチが最後に形成される。そのため、チャネル領域に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。また、一般的に、ドライエッチングによって半導体層に形成される形状は、ウェットエッチングによって形成される形状よりも、明確である。そのため、ドライエッチングによって露出させたＰ型半導体層の一部をアライメントマークとする際には、以降の工程において、アライメントマークを容易に読み取ることができる。

【0011】

（６）上記形態の半導体素子の製造方法において、前記第１のＮ型半導体層と、前記Ｐ型半導体層と、前記第２のＮ型半導体層は、窒化ガリウム系の半導体層であってもよい。この形態の半導体素子の製造方法によれば、電気的特性の向上した窒化ガリウム系の半導体素子を製造することができる。

【0012】

本発明は、上述した半導体素子の製造方法以外の種々の形態で実現することも可能である。例えば、上述した半導体素子の製造方法によって製造された半導体素子や、複数の半導体素子を備える半導体装置や、複数の半導体素子を備える半導体装置の製造方法や、半導体素子や半導体装置を備える電気機器や、半導体素子や半導体装置を製造する製造装置などの形態で実現することができる。

【発明の効果】

【0013】

本発明の形態の半導体素子の製造方法によれば、Ｐ型半導体層の一部を露出させた後に、ゲート電極用トレンチが形成されるので、ゲート電極用トレンチに隣接するチャネル領域が、Ｐ型半導体層を露出させる工程（Ａ）に曝されることはない。そのため、チャネル領域に与える汚損等のダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。

【図面の簡単な説明】

【0014】

【図1】半導体素子１０の構成を模式的に示す断面図である。

【図2】半導体素子１０の製造方法を示すフローである。

【図3】ステップＳ１００からステップＳ１０６を行うことによって形成された、製造過程における半導体素子１５を示す図である。

【図4】リセス２２０が形成された、製造過程における半導体素子１６を示す模式図である。

【図5】リセス２２０とアイソレーション用トレンチ１７０が形成された、製造過程における半導体素子１７を示す模式図である。

【図6】リセス２２０とアイソレーション用トレンチ１７０とゲート電極用トレンチ２５０とが形成された、製造過程における半導体素子１８を示す模式図である。

【発明を実施するための形態】

【0015】

Ａ．実施形態：
Ａ１．半導体素子の構成：
図１は、半導体素子１０の構成を、模式的に示す断面図である。半導体素子１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体素子である。本実施形態では、半導体素子１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。以降の図３〜６についても同様である。

【0016】

半導体素子１０は、基板１１０と、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０と、リセス２２０と、ゲート電極用トレンチ２５０と、絶縁膜２５５と、アイソレーション用トレンチ１７０と、ドレイン電極２１０と、Ｐボディ電極２３０と、ソース電極２４０と、ゲート電極２６０と、を備える。半導体素子１０は、ＮＰＮ型の半導体素子であり、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０とが順に積層した構造を有する。半導体素子１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有しているが、図１には、半導体素子１０の一部を簡略化して示している。

【0017】

半導体素子１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。

【0018】

第１のＮ型半導体層１２０は、基板１１０から＋Ｚ方向に積層した状態で形成されている。第１のＮ型半導体層１２０は、ＧａＮ系の積層体であり、ケイ素（Ｓｉ）をドナーとして含有する。第１のＮ型半導体層１２０は、「ｎ^-−ＧａＮ」とも呼ばれる。

【0019】

Ｐ型半導体層１３０は、第１のＮ型半導体層１２０から＋Ｚ方向に積層した状態で形成されている。Ｐ型半導体層１３０は、ＧａＮ系の積層体であり、マグネシウム（Ｍｇ）をアクセプタとして含有する。Ｐ型半導体層１３０は、「ｐ−ＧａＮ」とも呼ばれる。

【0020】

第２のＮ型半導体層１４０は、Ｐ型半導体層１３０から＋Ｚ方向に積層した状態で形成されている。第２のＮ型半導体層１４０は、ＧａＮ系の積層体であり、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。第２のＮ型半導体層１４０は、「ｎ⁺−ＧａＮ」とも呼ばれる。

【0021】

リセス２２０は、Ｐボディ電極２３０を形成するための、第２のＮ型半導体層１４０の表面からＰ型半導体層１３０に到達する凹部である。アイソレーション用トレンチ１７０は、半導体素子１０を他の半導体素子が形成された領域から分離するための、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達する凹部である。ゲート電極用トレンチ２５０は、ゲート電極２６０を形成するための、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達する凹部である。

【0022】

なお、リセス２２０の形状は、Ｐ型半導体層１３０が第２のＮ型半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、ゲート電極用トレンチ２５０の形状は、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達していれば、例えばＶ字型の形状等他の形状であってもよい。同様にアイソレーション用トレンチ１７０の形状は、第１のＮ型半導体層１２０が第２のＮ型半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、アイソレーション用トレンチ１７０は、例えば、半導体素子１０があらかじめ他の半導体素子と分離されていたり、イオン注入等の他の方法によって半導体素子１０が他の半導体素子から分離されるのであれば、必ずしも半導体素子１０に形成されていなくともよい。

【0023】

Ｐボディ電極２３０は、Ｐ型半導体層１３０にオーミック接触するように、リセス２２０に形成された電極である。本実施形態では、Ｐボディ電極２３０は、ニッケル（Ｎｉ）からなる層に金（Ａｕ）からなる層を積層した構造を有する。他の実施形態では、Ｐボディ電極２３０は、ＮｉおよびＡｕの他、白金（Ｐｔ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）等の導電性材料の少なくとも１つを含む電極であってもよい。

【0024】

絶縁膜２５５は、ゲート電極用トレンチ２５０の底面ｔｇと壁面ｈｇとゲート電極用トレンチ２５０周縁の第２のＮ型半導体層１４０の表面に、一体的に形成された絶縁膜である。本実施形態では、絶縁膜２５５は、酸化シリコン（ＳｉＯ₂）からなる膜である。他の実施形態では、絶縁膜２５５は、アルミニウム（Ａl）のシリケート化合物からなる層であってもよいし、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）等の各酸化物、または各酸窒化物、例えば窒化シリコン（ＳｉＮ）等の窒化物であってもよい。または、これらのシリケート化合物からなる膜であってもよい。または、これらの材料からなる複層膜であってもよく、例えば、ＺｒＯ₂／ＳｉＯ₂や、Ａｌ₂Ｏ₃／ＳｉＯ₂等であってもよい。

【0025】

ゲート電極２６０は、絶縁膜２５５を介して、ゲート電極用トレンチ２５０の底面ｔｇと壁面ｈｇとゲート電極用トレンチ２５０周縁を一体的に覆うように形成された電極である。本実施形態では、ゲート電極２６０は、アルミニウム（Ａｌ）からなる構造を有する。他の実施形態では、ゲート電極２６０は、Ａｌの他、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、ポリシリコン等の導電性材料の少なくとも１つを含む電極であってもよい。

【0026】

ソース電極２４０は、第２のＮ型半導体層１４０の表面に形成された電極である。本実施形態では、ソース電極２４０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層した構造を有する。他の実施形態では、ソース電極２４０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）を用いてもよい。

【0027】

ドレイン電極２１０は、基板１１０の第１のＮ型半導体層１２０が積層されている面の反対側の面（以降、基板裏面ｓ３ともいう）に形成された電極である。本実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層した構造を有する。他の実施形態では、ドレイン電極２１０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）を用いてもよい。

【0028】

上述のように構成された半導体素子１０においては、Ｐ型半導体層１３０におけるゲート電極用トレンチ２５０の壁面ｈｇ付近の領域が、チャネル領域３１０となる。本実施形態の半導体素子１０は後述の製造方法により製造されているので、リセス２２０付近が微細化されているとともに、チャネル領域３１０は良好なチャネル抵抗を有する。そのため、本実施形態の半導体素子１０は、良好な電気的特性を有する。

【0029】

Ａ２．半導体素子の製造方法
図２は、半導体素子１０の製造方法を示すフローである。半導体素子１０を製造する際には、まず、用意した基板１１０をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置の反応室に配置する（ステップＳ１００）。

【0030】

次に、ＭＯＣＶＤ法により、基板１１０上に第１のＮ型半導体層１２０を形成する（ステップＳ１０２）。本実施形態では、第１のＮ型半導体層１２０の形成には、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ：Tri-Methyl-Gallium）と、窒素原子の原料ガスであるアンモニア（ＮＨ₃）と、ドーパント用ガスであるシラン（ＳｉＨ₄）とを混合したガスを用いる。また、本実施形態においてＭＯＣＶＤ法による半導体層の形成に用いられるキャリアガスは、水素および窒素ガスである。

【0031】

基板１１０上に第１のＮ型半導体層１２０を形成すると（ステップＳ１０２）、ＭＯＣＶＤ法により、第１のＮ型半導体層１２０上にＰ型半導体層１３０を形成する（ステップＳ１０４）。ステップＳ１０４では、ステップＳ１０２で用いた原料ガスと、ドーパント用ガスであるシクロペンタンジエチルマグネシウム（ＣＰ₂Ｍｇ）との混合ガスを用いる。

【0032】

第１のＮ型半導体層１２０上にＰ型半導体層１３０を形成すると（ステップＳ１０４）、ＭＯＣＶＤ法により、Ｐ型半導体層１３０上に第２のＮ型半導体層１４０を形成する（ステップＳ１０６）。ステップＳ１０６では、ステップＳ１０２で用いた原料ガスと、ドーパント用ガスであるシラン（ＳｉＨ₄）との混合ガスを用いる。また、第２のＮ型半導体層１４０におけるＳｉの濃度が、第１のＮ型半導体層１２０よりも高くなるようにシランの濃度（流量）を調整する。

【0033】

図３は、上述のステップＳ１００からステップＳ１０６を行うことによって形成された、製造過程における半導体素子１５を示す図である。半導体素子１５は、次の工程のために、ＭＯＣＶＤ装置から取り出される。

【0034】

次に、ステップＳ１００からステップＳ１０６の工程を経た、製造過程における半導体素子１５に対して、リセス２２０をドライエッチングによって形成する（ステップＳ１０８）。具体的には、半導体素子１５のリセス２２０を形成すべき所定の領域に、ＳｉＯ₂をマスクとするパターンを形成する。その後、プラズマエッチングにより半導体素子１５の表面からＰ型半導体層１３０に到達するまで、所定の深さをプラズマエッチングする。エッチング後、ＳｉＯ₂マスクを酸洗浄等により除去することによって、リセス２２０が形成される。リセス２２０を形成する工程は、本願の「工程（Ａ）」に相当する。

【0035】

図４は、リセス２２０が形成された、製造過程における半導体素子１６を示す模式図である。図４に示すように、リセス２２０の深さは、半導体素子１６の表面からＰ型半導体層１３０まで到達する深さである。

【0036】

次に、リセス２２０が形成された、製造過程における半導体素子１６に対して、アイソレーション用トレンチ１７０をドライエッチングによって形成する（ステップＳ１１０）。アイソレーション用トレンチ１７０は、リセス２２０をアライメントマークとして、ＸＹ平面においてリセス２２０からあらかじめ定めた間隔だけ離れた領域に、形成される。アイソレーション用トレンチ１７０の形成は、ステップＳ１０８においてリセス２２０を形成したときと同様に、ＳｉＯ₂をマスクとするパターンを形成し、プラズマエッチングを行った後、ＳｉＯ₂マスクを除去することによって行われる。アイソレーション用トレンチ１７０を形成する工程は、本願の「工程（Ｃ）」に相当する。

【0037】

図５は、リセス２２０とアイソレーション用トレンチ１７０が形成された、製造過程における半導体素子１７を示す模式図である。図５に示すように、アイソレーション用トレンチ１７０の深さは、半導体素子１７の表面から第１のＮ型半導体層１２０まで到達する深さである。

【0038】

次に、アイソレーション用トレンチ１７０が形成された、製造過程における半導体素子１７に対して、ゲート電極用トレンチ２５０をドライエッチングによって形成する（ステップＳ１１２）。ゲート電極用トレンチ２５０は、リセス２２０をアライメントマークとして、ＸＹ平面において、リセス２２０とアイソレーション用トレンチ１７０との間に形成される。ゲート電極用トレンチ２５０の形成もまた、ステップＳ１０８においてリセス２２０を形成したときや、ステップＳ１１０においてアイソレーション用トレンチ１７０を形成したときと同様に、ＳｉＯ₂をマスクとするパターンを形成し、プラズマエッチングを行った後、ＳｉＯ₂マスクを除去することによって行われる。ゲート電極用トレンチ２５０を形成する工程は、本願の「工程（Ｂ）」に相当する。

【0039】

図６は、リセス２２０とアイソレーション用トレンチ１７０とゲート電極用トレンチ２５０とが形成された、製造過程における半導体素子１８を示す模式図である。図６に示すように、ゲート電極用トレンチ２５０の深さは、半導体素子１８の表面から第１のＮ型半導体層１２０まで到達する深さである。

【0040】

ゲート電極用トレンチ２５０を形成すると、次に、ドレイン電極２１０と、Ｐボディ電極２３０と、ソース電極２４０と、ゲート電極２６０と（以下、これらをまとめて単に電極ともいう）を形成する（ステップＳ１１４）。ステップＳ１１４では、まず、ゲート電極用トレンチ２５０の底面ｔｇと壁面ｈｇとゲート電極用トレンチ２５０の周縁とを一体的に覆うようにして絶縁膜２５５を形成した後、電極を形成する。具体的には、リセス２２０の表面の絶縁膜２５５に覆われていない箇所には、Ｐ型半導体層１３０とオーミック接触するように、Ｐボディ電極２３０を形成する。また、第２のＮ型半導体層１４０の表面の絶縁膜２５５に覆われていない箇所には、第２のＮ型半導体層１４０とオーミック接触するように、ソース電極２４０を形成する。ゲート電極用トレンチ２５０の絶縁膜２５５に覆われている箇所には、ゲート電極２６０を形成する。基板裏面ｓ３には、ドレイン電極２１０を形成する。電極の形成は、蒸着や、スッパッタリングによって行うことができる。以上のようにして、図１に示した半導体素子１０が完成する。

【0041】

以上のような半導体素子１０の製造方法であれば、リセス２２０と、アイソレーション用トレンチ１７０とが形成された後に、ゲート電極用トレンチ２５０が形成される。半導体層等にリセス２２０やアイソレーション用トレンチ１７０やゲート電極用トレンチ２５０を形成する際には、ＳｉＯ₂をマスクとするパターン形成や、ドライエッチングや、その後のＳｉＯ₂マスクの除去等によって、例えばゲート電極用トレンチ２５０の底面ｔｇおよび壁面ｈｇは、ＳｉＯ₂マスクの残渣による汚染や表面あれ等のダメージを受ける場合がある。特に、Ｐ型半導体層１３０における壁面ｈｇ付近には、図１に示すようにチャネル領域３１０が存在するため、このようなダメージは、チャネル抵抗の悪化の要因となる。

【0042】

しかし、本実施形態の製造方法であれば、リセス２２０と、ゲート電極用トレンチ２５０と、アイソレーション用トレンチ１７０とのうち、ゲート電極用トレンチ２５０が最後に形成される。そのため、チャネル領域３１０部分は、リセス２２０やアイソレーション用トレンチ１７０を形成する際のＳｉＯ₂をマスクとするパターン形成やドライエッチングやＳｉＯ₂マスクの除去を行う工程（図２：ステップＳ１０８，ステップＳ１１０）に曝されることはない。よって、チャネル領域３１０部分に与えるダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。

【0043】

一般的に、半導体素子１０を製造する際には、半導体層の所定の位置にアライメントマークが形成される。そして、例えばゲート電極用トレンチ２５０や電極が、半導体層の所望の位置に形成されるように、アライメントマークを基準としてアライメント（位置合わせ）を行い、ＳｉＯ₂をマスクとするパターンを形成してエッチングをしたり、蒸着を行う。しかし、本実施形態の半導体素子１０の製造においては、上述のように、リセス２２０をアライメントマークとして、アイソレーション用トレンチ１７０や、ゲート電極用トレンチ２５０を形成するので、別途アライメントマークを形成する必要がない。そのため、半導体素子の製造工程の短縮化と、製造コストの低減とを達成することができる。さらに、リセス２２０は、ドライエッチングによって形成される。一般的に、ドライエッチングによって形成される形状は、ウェットエッチングによって形成される形状よりも明確である。そのため、本実施形態の製造方法であれば、リセス２２０を形成した以降の工程において、アライメントマークを容易に読み取ることができる。

【0044】

また、例えばゲート電極用トレンチ２５０や電極は、アライメントに用いられるアライメント装置の精度等に起因して、所望の位置からずれて形成される。しかし、本実施形態の半導体素子１０は、リセス２２０をアライメントマークとするため、リセス２２０周辺のずれが小さくなる。そのため、本実施形態で半導体素子１０を製造すれば、リセス２２０付近周辺の微細化を達成することが可能となる。

【0045】

Ｂ．変形例：
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【0046】

Ｂ１．変形例１：
上述の実施形態では、アイソレーション用トレンチ１７０を形成した後にゲート電極用トレンチ２５０を形成している。しかし、ゲート電極用トレンチ２５０は、例えば、ゲート電極用トレンチ２５０とアイソレーション用トレンチ１７０の深さが同じであれば、同時に形成されてもよい。また、ゲート電極用トレンチ２５０とアイソレーション用トレンチ１７０の深さが同じでなくとも、アイソレーション用トレンチ１７０は、あらかじめアイソレーション用トレンチ１７０を形成する箇所を一定の深さまでエッチングして、その後、エッチングされた箇所を、ゲート電極用トレンチ２５０の形成と同時にさらにエッチングすることによって、形成されてもよい。また、アイソレーション用トレンチ１７０は、リセス２２０よりも先に形成されてもよい。すなわち、ゲート電極用トレンチ２５０が、リセス２２０と、アイソレーション用トレンチ１７０と、ゲート電極用トレンチ２５０とを形成する工程の中で、最後に形成されれば、チャネル領域３１０の抵抗の悪化を防ぐことができる。

【0047】

Ｂ２．変形例２：
上述の実施形態では、半導体素子１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有している。これに対し、半導体素子１０は、ＸＺ平面に対して略対称な構造であってもよく、非対称な構造であってもよい。また、上述の実施形態では、半導体素子１０は、リセス２２０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、ゲート電極用トレンチ２５０が形成された構造を有している。これに対し、半導体素子１０は、ゲート電極用トレンチ２５０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、リセス２２０が形成された構造を有していてもよい。すなわち、リセス２２０が形成される位置とゲート電極用トレンチ２５０が形成される位置とは、入れ換えられてもよい。本願の製造方法によって製造された半導体装置であれば、リセス２２０の形成される位置とゲート電極用トレンチの形成される位置とによらず、上述の実施形態と同様の効果を奏する。

【0048】

Ｂ３．変形例３：
上述の実施形態では、ドレイン電極２１０は、基板裏面ｓ３に形成されている。これに対し、ドレイン電極２１０は、アイソレーション用トレンチ１７０の底面ｔｉに形成されてもよい。

【0049】

Ｂ４．変形例４：
上述の実施形態では、リセス２２０の形成後にアイソレーション用トレンチ１７０を形成し、アイソレーション用トレンチ１７０の形成後にゲート電極用トレンチ２５０を形成している。これに対し、リセス２２０とアイソレーション用トレンチ１７０とゲート電極用トレンチ２５０のそれぞれの形成後に、ドライエッチングによって受けたダメージを回復するために、ウェットエッチングを行うこととしてもよい。また、ウェットエッチングは、ゲート電極用トレンチ２５０の形成後にのみ行うこととしてもよい。こうすることで、チャネル領域３１０の抵抗をさらに低減することができる。

【0050】

Ｂ５．変形例５：
上述の実施形態では、半導体素子１０の基板１１０には、ＭＯＣＶＤ装置を用いた結晶成長によって、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０とが順に積層した状態で形成されている。これに対し、第１のＮ型半導体層１２０とＰ型半導体層１３０との間に真性半導体層が形成されてもよい。また、基板１１０として、Ｓｉ基板や、ＳｉＣ基板を用いてもよい。また、ドレイン電極２１０を、アイソレーション用トレンチ１７０の底面ｔｉに形成する場合には、基板１１０として、サファイア基板を用いてもよい。また、ＰＮＰ型の半導体素子に、ゲート電極用トレンチを最後に形成することとして、上述の実施形態の半導体素子１０の製造方法を適用してもよい。

【0051】

Ｂ６．変形例６：
上述の実施形態では、ＧａＮ系の半導体素子１０について示している。これに対し、半導体素子１０は、窒化アルミニウム（ＡｌＮ）や、窒化インジウム（ＩｎＮ）や、炭化ケイ素（ＳｉＣ）や、窒化ホウ素（ＢＮ、ボロンナイトライド）や、Ｓｉ等の他の材料系の半導体素子であってもよい。また、上述の実施形態では、ＧａＮ系の半導体素子１５に対して、リセス２２０と、アイソレーション用トレンチ１７０と、ゲート電極用トレンチ２５０とがドライエッチングによって形成されている。これに対し、半導体素子１０が、例えば、Ｓｉ系の半導体素子である場合には、リセス２２０と、アイソレーション用トレンチ１７０と、ゲート電極用トレンチ２５０とはウェットエッチングによって形成されてもよい。

【0052】

Ｂ７．変形例７：
上述の実施形態では、リセス２２０を形成する工程（図２：ステップＳ１０８）と、アイソレーション用トレンチ１７０を形成する工程（図２：ステップＳ１１０）と、ゲート電極用トレンチ２５０を形成する工程（図２：ステップＳ１１２）とにおいては、マスクとして、ＳｉＯ₂マスクが用いられている。これに対し、マスクとして、フォトレジストを用いてもよい。

【符号の説明】

【0053】

１０…半導体素子
１５、１６、１７、１８…製造過程における半導体素子
１１０…基板
１２０…第１のＮ型半導体層
１３０…Ｐ型半導体層
１４０…第２のＮ型半導体層
１７０…アイソレーション用トレンチ
２１０…ドレイン電極
２２０…リセス
２３０…Ｐボディ電極
２４０…ソース電極
２５０…ゲート電極用トレンチ
２５５…絶縁膜
２６０…ゲート電極
３１０…チャネル領域
ｓ３…基板裏面
ｈｇ…ゲート電極用トレンチ壁面
ｔｇ…ゲート電極用トレンチ底面
ｔｉ…アイソレーション用トレンチ底面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】