特許 6048218 ＥＳＤ保護デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6048218

(24)【登録日】2016年12月2日

(45)【発行日】2016年12月21日

(54)【発明の名称】ＥＳＤ保護デバイス

(51)【国際特許分類】

   H05F 3/02 20060101AFI20161212BHJP

   H01L 21/822 20060101ALI20161212BHJP

   H01L 27/04 20060101ALI20161212BHJP

【ＦＩ】

   H05F3/02 L

   H01L27/04 H

【請求項の数】3

【全頁数】11

(21)【出願番号】特願2013-39380(P2013-39380)

(22)【出願日】2013年2月28日

(65)【公開番号】特開2014-167870(P2014-167870A)

(43)【公開日】2014年9月11日

【審査請求日】2015年11月2日

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110000970

【氏名又は名称】特許業務法人 楓国際特許事務所

(72)【発明者】

【氏名】中磯 俊幸

(72)【発明者】

【氏名】加藤 登

【審査官】 出野 智之

(56)【参考文献】

【文献】 特開平０５−２１８４５９（ＪＰ，Ａ）

【文献】 国際公開第２０１２／０２３３９４（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０５Ｆ ３／０２

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体基板に形成されたツェナーダイオードと、
前記半導体基板に形成され、順方向を揃えて直列接続され、かつ、前記ツェナーダイオードと順方向を揃えて並列接続された第１のダイオードおよび第２のダイオードと、
前記半導体基板に形成され、順方向を揃えて直列接続され、かつ、前記ツェナーダイオードと順方向を揃えて並列接続された第３のダイオードおよび第４のダイオードと、
前記第１のダイオードおよび前記第２のダイオードの接続点に接続された第１入出力端と、
前記第３のダイオードおよび前記第４のダイオードの接続点に接続された第２入出力端と、
を備えたＥＳＤ保護デバイスにおいて、
前記第１のダイオード、前記第２のダイオード、前記第３のダイオードおよび前記第４のダイオードは、
前記第１のダイオードと前記第４のダイオードとの間、および、前記第２のダイオードと前記第３のダイオードとの間に、前記ツェナーダイオードが介在する位置関係となるように形成され、
前記第１入出力端は、
前記第１のダイオードおよび前記第２のダイオードより前記ツェナーダイオード寄りの位置に形成され、
前記第２入出力端は、
前記第３のダイオードおよび前記第４のダイオードより前記ツェナーダイオード寄りの位置に形成され、
前記半導体基板に再配線層が形成されていて、
前記再配線層には、
前記第１のダイオードおよび前記第２のダイオードの形成領域と、前記ツェナーダイオードの形成領域との間の一部と重合する第１電極と、
前記第３のダイオードおよび前記第４のダイオードの形成領域と、前記ツェナーダイオードの形成領域との間の一部と重合する第２電極と、
を含んでいる、ＥＳＤ保護デバイス。

【請求項2】

前記第１電極は前記第１入出力端に導通し、
前記第２電極は前記第２入出力端に導通している、
請求項１に記載のＥＳＤ保護デバイス。

【請求項3】

前記第１入出力端および前記第２入出力端は、前記ツェナーダイオードの形成位置を基準とする対称位置に形成されている、請求項１又は請求項２に記載のＥＳＤ保護デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子回路を静電気放電から保護するＥＳＤ保護デバイスに関する。

【背景技術】

【0002】

各種電子機器にはＩＣが備えられている。このＩＣをＥＳＤ（静電気放電）によって生じるサージから保護するために、ＩＣの入出力部には、例えば特許文献１に記載されているＥＳＤ保護デバイスが接続されている。特許文献１に記載の保護デバイスは、二つのツェナーダイオードにより構成される双方向型ツェナーダイオードを用いている。双方向型ツェナーダイオードを用いることで、正負両極性のＥＳＤから電子回路を保護できる。また、特許文献１に記載のＥＳＤ保護デバイスは実装方向を限定せずに実装できる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開２０１２/０２３３９４号パンフレット

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ツェナーダイオードはそのオン抵抗が高いため、特許文献１のように二つのツェナーダイオードを直列接続した場合、保持電圧（ＥＳＤ通電時の両端電圧）が高くなるといった問題がある。

【0005】

そこで、本発明の目的は、保持電圧が低く、サージ吸収特性に優れた双方向型のＥＳＤ保護デバイスを提供することにある。

【課題を解決するための手段】

【0006】

本発明は、半導体基板に形成されたツェナーダイオードと、前記半導体基板に形成され、順方向を揃えて直列接続され、かつ、前記ツェナーダイオードと順方向を揃えて並列接続された第１のダイオードおよび第２のダイオードと、前記半導体基板に形成され、順方向を揃えて直列接続され、かつ、前記ツェナーダイオードと順方向を揃えて並列接続された第３のダイオードおよび第４のダイオードと、前記第１のダイオードおよび前記第２のダイオードの接続点に接続された第１入出力端と、前記第３のダイオードおよび前記第４のダイオードの接続点に接続された第２入出力端と、を備えたＥＳＤ保護デバイスにおいて、前記第１のダイオード、前記第２のダイオード、前記第３のダイオードおよび前記第４のダイオードは、前記第１のダイオードと前記第４のダイオードとの間、および、前記第２のダイオードと前記第３のダイオードとの間に、前記ツェナーダイオードが介在する位置関係となるように形成され、前記第１入出力端は、前記第１のダイオードおよび前記第２のダイオードより前記ツェナーダイオード寄りの位置に形成され、前記第２入出力端は、前記第３のダイオードおよび前記第４のダイオードより前記ツェナーダイオード寄りの位置に形成されていることを特徴とする。

【0007】

この構成では、ＥＳＤによる電流が第１入出力端から入力された場合には、例えば、第１のダイオード、ツェナーダイオード、第４のダイオードを通り、第２の入出力端へと電流が流れる。一方、ＥＳＤによる電流が第２入出力端から入力された場合には、第３のダイオード、ツェナーダイオード、第２のダイオードを通り、第１の入出力端へと電流が流れる。このように、オン抵抗成分が大きいツェナーダイオードを一つ用いるだけであり、第１から第４ダイオードの順方向降下電圧およびオン抵抗値も低いので、保持電圧が低く、サージ吸収特性に優れた双方向型のＥＳＤ保護デバイスを実現できる。

【0008】

また、例えば、第１入出力端から電流が流れると、第１入出力端、第１のダイオードおよびツェナーダイオードで形成されるループと、第２入出力端、第４のダイオードおよびツェナーダイオードで形成されるループとで閉磁路が形成される。このため、電流が流れることにより発生する磁界がＥＳＤ保護デバイス外部に漏れることを抑制できる。

【0009】

前記半導体基板に再配線層が形成されていて、前記再配線層には、前記第１のダイオードおよび前記第２のダイオードの形成領域と、前記ツェナーダイオードの形成領域との間の一部と重合する第１電極と、前記第３のダイオードおよび前記第４のダイオードの形成領域と、前記ツェナーダイオードの形成領域との間の一部と重合する第２電極とを含んでいる構成が好ましい。

【0010】

この構成では、電流が流れることにより発生する磁界を第１電極および第２電極でシールドできるため、磁界がＥＳＤ保護デバイス外部に漏れることをさらに抑制できる。また、第１電極および第２電極の近接によって渦電流が生じ、第１入出力端および第２入出力端間の線路のインダクタンス（ＥＳＬ）が抑制される。これにより、サージ電流の反射が抑制され、低い保持電圧が維持できる。

【0011】

前記第１電極は前記第１入力端に導通し、前記第２電極は前記第２入力端に導通している構成が好ましい。

【0012】

この構成では、第１電極および第２電極を端子電極とすることができるため、別途シールド用の電極を設ける必要がなく、ＥＳＤ保護デバイスを小型化できる。

【0013】

前記第１入出力端および前記第２入出力端は、前記ツェナーダイオードの形成位置を基準とする対称位置に形成されている構成が好ましい。

【0014】

この構成では、電流が流れることにより発生する磁界の大きさを、第１のダイオード（または第２のダイオード）側と、第４のダイオード（または第３のダイオード）側とで略同じにすることができる。このため、二つの磁界が相殺されて、ＥＳＤ保護デバイス外へ漏れる磁界を抑制できる。

【発明の効果】

【0015】

本発明によれば、保持電圧が低く、サージ吸収特性に優れた双方向型のＥＳＤ保護デバイスを実現できる。

【図面の簡単な説明】

【0016】

【図1】実施形態に係るＥＳＤ保護デバイスの正面断面図

【図2】実施形態に係るＥＳＤ保護デバイスの各層の平面図

【図3】Ｓｉ基板に形成されたＥＳＤ保護回路を示す図

【図4】Ｓｉ基板のＥＳＤ保護回路と端子電極との位置関係を説明するための図

【図5】（Ａ）および（Ｂ）は、実施形態に係るＥＳＤ保護デバイスの接続例を示す図

【図6】実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図

【図7】実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図

【図8】ＥＳＤ保護デバイスの製造工程を示す図

【図9】ダイオードの数を変更したＥＳＤ保護デバイスの変形例を示す図

【図10】ダイオードの数を変更したＥＳＤ保護デバイスの変形例を示す図

【図11】パッドの位置を変更したＥＳＤ保護デバイスの変形例を示す図

【発明を実施するための形態】

【0017】

図１は本実施形態に係るＥＳＤ保護デバイス１の正面断面図である。図２は本実施形態に係るＥＳＤ保護デバイス１の各層の平面図である。ＥＳＤ保護デバイス１は、ＣＳＰ（Chip Size Package）タイプのデバイスであり、ダイオードおよびツェナーダイオードを含むＥＳＤ保護回路１０Ａが構成されたＳｉ基板１０に、複数の樹脂層等を含む再配線層２０が形成されている。Ｓｉ基板１０は、本発明に係る半導体基板に相当するが、本発明に係る半導体基板はＳｉ基板には限定されず、ＧａＡｓ基板などであってもよい。

【0018】

図３はＳｉ基板１０に形成されたＥＳＤ保護回路を示す図である。Ｓｉ基板１０について、図１〜図３を参照して説明する。

【0019】

Ｓｉ基板１０の表面には素子形成領域１１，１２，１３が設けられている。具体的には、ｐ＋型基板にｐエピタキシャル層が形成され、このｐエピタキシャル層内にｎウェルｐウェルが順に形成され、これらのウェルとｐ拡散層またはｎ拡散層によって、Ｓｉ基板１０にダイオードＤ１，Ｄ２，Ｄ３，Ｄ４およびツェナーダイオードＤｚが形成されている。

【0020】

このように形成されたダイオードＤ１，Ｄ２は順方向が揃って直列接続され、ダイオードＤ３，Ｄ４は順方向が揃って直列接続されている。また、直列接続したダイオードＤ１，Ｄ２およびダイオードＤ３，Ｄ４それぞれは、順方向が揃ってツェナーダイオードＤｚに対し並列接続されている。さらに、ダイオードＤ１，Ｄ４の形成位置の間およびダイオードＤ２，Ｄ３の形成位置の間に、ツェナーダイオードＤｚが介在している。

【0021】

Ｓｉ基板１０にはＡｌパッド（以下、パッドという。）Ｐ１，Ｐ２形成されている。パッドＰ１はダイオードＤ１，Ｄ２の接続点から引き出した位置に形成され、パッドＰ２はダイオードＤ３，Ｄ４の接続点から引き出した位置に形成されている。また、パッドＰ１は、ダイオードＤ１，Ｄ２よりツェナーダイオードＤｚ寄りの位置に形成され、パッドＰ２は、ダイオードＤ３，Ｄ４よりツェナーダイオードＤｚ寄りの位置に形成されている。さらに、パッドＰ１，Ｐ２は、ツェナーダイオードＤｚの形成位置を基準に点対称となる位置に形成されている。

【0022】

図１に戻り、パッドＰ１，Ｐ２の一部を覆うように、Ｓｉ基板１０の表面にはＳｉＮ保護膜１５が形成されている。ＳｉＮ保護膜１５は、Ｓｉ基板１０の表面にスパッタリングされ、エッチングにより開口が形成されている。

【0023】

再配線層２０は、Ｓｉ基板１０に形成された樹脂層４１を含んでいる。この樹脂層４１は、例えば低誘電率のエポキシ樹脂の層である。この樹脂層４１には、ＳｉＮ保護膜１５に形成された開口の位置に、開口（コンタクトホール）２１，２２（図２参照）が形成されている。パッドＰ１，Ｐ２は、開口２１，２２により露出した状態となり、開口２１，２２に形成される電極と導通する。

【0024】

再配線層２０は、樹脂層４１に形成された端子電極３１，３２を含んでいる。端子電極３１，３２は、開口２１，２２を介してパッドＰ１，Ｐ２に導通している。端子電極３１，３２は、Ｃｕ／Ｎｉからなる層と、Ａｕ／Ｎｉからなる層とで構成されており、ＥＳＤ保護デバイス１の入出力用の端子電極である。

【0025】

再配線層２０は、樹脂層４１にさらに形成された樹脂層４２を含んでいる。樹脂層４２は、例えば１０μｍの厚みを有した低誘電率のエポキシ樹脂の層である。樹脂層４２のうち端子電極３１，３２の一部と対向する部分には、矩形状の開口４２Ａ，４２Ｂが形成されている。この開口４２Ａ，４２Ｂには、必要に応じてはんだバンプが形成される。

【0026】

次に、上述のように形成されたＥＳＤ保護デバイス１において、Ｓｉ基板１０のＥＳＤ保護回路１０Ａと端子電極３１，３２との位置関係を説明する。図４は、Ｓｉ基板１０のＥＳＤ保護回路１０Ａと端子電極３１，３２との位置関係を説明するための図である。端子電極３１，３２は、開口２１，２２を介してＳｉ基板１０に形成されたパッドＰ１，Ｐ２と導通している。また、端子電極３１は、ＥＳＤ保護デバイス１の厚み方向において、ダイオードＤ１，Ｄ２およびパッドＰ１の形成領域を覆い、端子電極３２は、ダイオードＤ３，Ｄ４およびパッドＰ２の形成領域を覆っている。

【0027】

以下に、本実施形態に係るＥＳＤ保護デバイス１の接続例および動作原理を説明する。

【0028】

図５（Ａ）および図５（Ｂ）は、本実施形態に係るＥＳＤ保護デバイス１の接続例を示す図である。ＥＳＤ保護デバイス１は電子機器に搭載される。電子機器の例として、ノートＰＣ、タブレット型端末装置、携帯電話機、デジタルカメラ、ＤＶＣ（Digital Video Cassette）、携帯型音楽プレーヤなどが挙げられる。

【0029】

図５（Ａ）では、Ｉ／Ｏポート１００と保護すべきＩＣ１０１とを接続する信号ラインと、ＧＮＤとの間にＥＳＤ保護デバイス１を接続した例を示す。Ｉ／Ｏポート１００は、例えばアンテナが接続されるポートである。本実施形態に係るＥＳＤ保護デバイス１は双方向型であって、第１入出力端および第２入出力端の何れが入力側であってもよい。例えば第１入出力端を入力側とした場合、信号ラインに第１入出力端が接続され、第２入出力端がＧＮＤに接続される。

【0030】

図５（Ｂ）では、コネクタ１０２とＩＣ１０１とを接続する信号ラインと、ＧＮＤラインとの間にＥＳＤ保護デバイス１を接続した例を示す。この例の信号ラインは、例えば、高速伝送線路（差動伝送線路）であって、複数の信号ラインそれぞれと、ＧＮＤラインとの間にＥＳＤ保護デバイス１が接続されている。

【0031】

図６および図７は、本実施形態に係るＥＳＤ保護デバイス１の動作原理を説明するための図である。

【0032】

図６は、第１入出力端（端子電極３１）に繋がるパッドＰ１から、第２入出力端（端子電極３２）に繋がるパッドＰ２へ電流が流れる場合を説明するための図である。ツェナーダイオードＤｚのツェナー電圧を超えるサージ電圧が印加されると、図中破線で示すように、第１入力端から入ってきたサージ電流は、パッドＰ１からダイオードＤ１、ツェナーダイオードＤｚおよびダイオードＤ４の経路を流れ、パッドＰ２からグランドへ放電される。この経路で電流が流れた場合、パッドＰ１、ダイオードＤ１およびツェナーダイオードＤｚで囲まれた領域Ａ１では紙面奥方向に向かって磁界が発生し、パッドＰ２、ダイオードＤ４およびツェナーダイオードＤｚで囲まれた領域Ａ２では、紙面手前方向に向かって磁界が発生する。すなわち、ＥＳＤ保護デバイス１では、図中の曲線矢印に示す磁束ループが生じるような閉磁路が形成される。これにより、ＥＳＤにより発生する磁界をＥＳＤ保護デバイス１の外部に放射されることを抑制でき、他の素子への磁界の漏れによる影響を抑制できる。

【0033】

また、図４に示すように、ＥＳＤ保護デバイス１の厚み方向において、領域Ａ１，Ａ２の一部は、端子電極３１，３２で覆われているため、領域Ａ１，Ａ２に磁界が発生すると、電極３１，３２には渦電流が誘導される。この渦電流により、領域Ａ１，Ａ２に発生する磁界の一部が打消され、この結果、ＥＳＤ保護デバイス１におけるインダクタンス成分（ＥＳＬ）が小さくなる。このため、サージ電流の反射が抑制されて、低い保持電圧が維持できる。

【0034】

図７は、第２入出力端（端子電極３２）に繋がるパッドＰ２から、第１入出力端（端子電極３１）に繋がるパッドＰ１へ電流が流れる場合を説明するための図である。この場合、図中破線で示すように、第２入力端から入ってきたサージ電流は、パッドＰ２からダイオードＤ３、ツェナーダイオードＤｚおよびダイオードＤ２の経路を流れ、パッドＰ１からグランドへ放電される。この経路で電流が流れた場合、パッドＰ２、ダイオードＤ３およびツェナーダイオードＤｚで囲まれた領域Ａ３では紙面手前方向に向かって磁界が発生し、パッドＰ１、ダイオードＤ２およびツェナーダイオードＤｚで囲まれた領域Ａ４では、紙面奥方向に向かって磁界が発生する。すなわち、ＥＳＤ保護デバイス１では、図中の曲線矢印に示す磁束ループが生じるような閉磁路が形成される。これにより、ＥＳＤにより発生する磁界をＥＳＤ保護デバイス１の外部に放射されることを抑制でき、他の素子への磁界の漏れによる影響を抑制できる。

【0035】

また、図６の場合と同様に、ＥＳＤ保護デバイス１の厚み方向において、領域Ａ３，Ａ４の一部は、端子電極３１，３２で覆われているため、領域Ａ３，Ａ４に磁界が発生すると、電極３１，３２には渦電流が誘導される。この渦電流により、領域Ａ３，Ａ４に発生する磁界の一部が打消され、この結果、ＥＳＤ保護デバイス１におけるインダクタンス成分（ＥＳＬ）が小さくなる。このため、サージ電流の反射が抑制されて、低い保持電圧が維持できる。

【0036】

このように、本実施形態に係るＥＳＤ保護デバイス１は、一つのツェナーダイオードＤｚと四つのダイオードＤ１〜Ｄ４とにより双方向型のＥＳＤ保護デバイス１を実現している。ＥＳＤ保護デバイス１は、ダイオードＤ１〜Ｄ４の順方向降下電圧およびオン抵抗値はツェナーダイオードＤｚに比べて低いので、ツェナーダイオードＤｚを二つ用いる場合と比べて、保持電圧が低く、サージ吸収特性に優れた双方向型のＥＳＤ保護デバイス１を実現できる。

【0037】

また、ツェナーダイオードＤｚおよびダイオードＤ１〜Ｄ４を、図３に示すような位置関係に形成することで、ＥＳＤにより発生する磁界をＥＳＤ保護デバイス１の外部に放射されることを抑制でき、他の素子への磁界の漏れによる影響を抑制できる。

【0038】

なお、パッドＰ１，Ｐ２に繋がらない（独立した）電極が上記領域Ａ１，Ａ２を覆うようにしても、上記渦電流による効果は生じる。ただし、端子電極３１，３２とパッドＰ１，Ｐ２とを接続させることで、ＥＳＤ保護デバイス１にシールド用の電極を別途設ける必要がなくなる。このため、ＥＳＤ保護デバイス１を小型化できる。

【0039】

以下に、ＥＳＤ保護デバイス１の製造工程について説明する。

【0040】

図８はＥＳＤ保護デバイス１の製造工程を示す図である。ＥＳＤ保護デバイス１は次の工程で製造される。

【0041】

（Ａ）まず、ＥＳＤ保護回路１０Ａが形成されたＳｉ基板１０に、ＥＳＤ保護回路１０Ａと導通するパッドＰ１，Ｐ２がフォトリソグラフィにより形成される。また、基板表面にＳｉＮ保護膜１５がスパッタリングされ、エッチングにより開口１５Ａ，１５Ｂが形成される。

【0042】

なお、パッドＰ１，Ｐ２は、それらの面積を小さくすることで、対向する基板（ＥＳＤ保護回路１０Ａ）との間に形成される寄生容量を小さくできる。この寄生容量を小さくすることで、インピーダンスのずれを抑制でき、その結果、信号ラインにおける損失を低減できる。

【0043】

（Ｂ）次に、Ｓｉ基板１０にエポキシ系ソルダージレストをスピンコーティングされて、樹脂層４１が形成され、開口４１Ａ，４１Ｂが形成される。

【0044】

（Ｃ）樹脂層４１の表面にＣｕ／Ｔｉ電極２３が約１．０μｍ／０．１μｍの厚みでスパッタリングにより成膜され、その後、Ａｕ／Ｎｉ電極２４が約０．１μｍ／５．０μｍの厚みでスパッタリングにより成膜される。なお、このＡｕ／Ｎｉ電極２４は、マスキングにより一部にのみ形成される。

【0045】

（Ｄ）続いて、Ｃｕ／Ｔｉ電極２３がウエットエッチングされて端子電極３１，３２が形成される。

【0046】

（Ｅ）その後、樹脂層４１の表面にエポキシ系ソルダージレストがスピンコーティングにより樹脂層４２が形成され、開口４２Ａ，４２Ｂが形成される。

【0047】

なお、上述の実施形態では、本発明に係る第１のダイオード、第２のダイオード、第３のダイオード、第４のダイオードは、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４として表しているが、ダイオードの素子数はこれに限定されない。図９および図１０は、ダイオードの数の異なるＥＳＤ保護デバイス１の変形例を示す図である。図９は、直列接続した二つのダイオードを、本発明に係る第１のダイオード、第２のダイオード、第３のダイオード、第４のダイオードとした例を示す。図１０は、並列列接続した三つのダイオードを、本発明に係る第１のダイオード、第２のダイオード、第３のダイオード、第４のダイオードとした例を示す。

【0048】

図１１は、パッドＰ１，Ｐ２の位置を変更したＥＳＤ保護デバイスの変形例を示す図である。図１１に示す例でも、ツェナーダイオードＤｚを基準に点対称となる位置にパッドＰ１，Ｐ２が形成されている。この例では、領域Ａ１，Ａ４を構成する電流経路のループ（部分ループ）が縮小化されているが、領域Ａ１，Ａ４、および領域Ａ２，Ａ３それぞれの大きさは同じである。このため、電流が流れることにより発生する磁界の大きさが領域Ａ１，Ａ４で同じとなり、領域Ａ１，Ａ４で発生する磁界が相殺される。また、領域Ａ２，Ａ３で発生する磁界の大きさも同じとなり、領域Ａ２，Ａ３で発生する磁界も相殺される。この結果、ＥＳＤ保護デバイス外へ漏れる磁界を抑制できる。

【符号の説明】

【0049】

１−ＥＳＤ保護デバイス
１０−Ｓｉ基板（半導体基板）
１０Ａ−ＥＳＤ保護回路
１１，１２，１３−素子形成領域
１５−ＳｉＮ保護膜
１５Ａ，１５Ｂ−開口
２０−再配線層
２１，２２−開口
２３−Ｃｕ／Ｔｉ電極
２４−Ａｕ／Ｎｉ電極
３１，３２−端子電極
４１，４２−樹脂層
４１Ａ，４１Ｂ−開口
４２Ａ，４２Ｂ−開口
Ｄ１−ダイオード（第１のダイオード）
Ｄ２−ダイオード（第２のダイオード）
Ｄ３−ダイオード（第３のダイオード）
Ｄ４−ダイオード（第４のダイオード）
Ｄｚ−ツェナーダイオード
Ｐ１−パッド（第１入出力端）
Ｐ２−パッド（第２入出力端）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】