特許 6048279 フォールデッドカスコード増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6048279

(24)【登録日】2016年12月2日

(45)【発行日】2016年12月21日

(54)【発明の名称】フォールデッドカスコード増幅回路

(51)【国際特許分類】

   H03F 1/08 20060101AFI20161212BHJP

   H03F 3/45 20060101ALI20161212BHJP

【ＦＩ】

   H03F1/08

   H03F3/45 A

【請求項の数】4

【全頁数】13

(21)【出願番号】特願2013-69947(P2013-69947)

(22)【出願日】2013年3月28日

(65)【公開番号】特開2014-195131(P2014-195131A)

(43)【公開日】2014年10月9日

【審査請求日】2015年12月4日

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100119987

【弁理士】

【氏名又は名称】伊坪 公一

(74)【代理人】

【識別番号】100081330

【弁理士】

【氏名又は名称】樋口 外治

(74)【代理人】

【識別番号】100114177

【弁理士】

【氏名又は名称】小林 龍

(72)【発明者】

【氏名】檀上 匠

【審査官】 ▲高▼橋 義昭

(56)【参考文献】

【文献】 特開２０１２−１５６６１１（ＪＰ，Ａ）

【文献】 特開２０１１−２３９１５４（ＪＰ，Ａ）

【文献】 特開２０１１−２４０８６（ＪＰ，Ａ）

【文献】 特開２００９−４８３５５（ＪＰ，Ａ）

【文献】 特開平４−２６４８０６（ＪＰ，Ａ）

【文献】 特開２００４−２０１３１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ １／０８

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

トランジスタ対を有し、差動信号である正相中間信号および逆相中間信号を出力する入力段と、
多段に接続したトランジスタ対を有し、前記正相中間信号および前記逆相中間信号が供給され、差動信号である正相出力信号および逆相出力信号を出力するカスコード増幅段と、
前記正相中間信号の信号線と前記逆相出力信号の信号線の間に接続された第１容量と、
前記逆相中間信号の信号線と前記正相出力信号の信号線の間に接続された第２容量と、を備えることを特徴とするフォールデッドカスコード増幅回路。

【請求項2】

前記第１容量と、前記正相中間信号の信号線または前記逆相出力信号の信号線との間に接続された第１抵抗素子と、
前記第２容量と、前記逆相中間信号の信号線または前記正相出力信号の信号線との間に接続された第２抵抗素子と、をさらに備える請求項１記載のフォールデッドカスコード増幅回路。

【請求項3】

前記入力段の前記トランジスタ対は、ＰＭＯＳトランジスタを有する請求項１または２記載のフォールデッドカスコード増幅回路。

【請求項4】

前記入力段の前記トランジスタ対は、ＮＭＯＳトランジスタを有する請求項１または２記載のフォールデッドカスコード増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、フォールデッド（折り返し）カスコード増幅回路に関する。

【背景技術】

【0002】

フォールデッドカスコード増幅回路は、高利得かつ高速な１段増幅器として広く用いられている。フォールデッドカスコード増幅回路は、１段の増幅器であるが、折り返しノードＸおよびＹと出力ノードの近くに、周波数利得・位相特性の極を有し、高い利得を有する。そのため、負帰還をかける形で使用し、帰還の負荷が小さいと、位相余裕が不足して発振する可能性がある。

【0003】

そこで、発振防止対策が提案されているが、ＬＳＩにおいて大きな面積の容量を設ける必要や、電力増加などの問題があった。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−０２４０８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

実施形態によれば、小さな容量を付加するだけで、実質的に大きな容量を付加したのと同じ効果が得られ、発振しにくいフォールデッドカスコード増幅回路が実現される。

【課題を解決するための手段】

【0006】

第１の態様によれば、フォールデッドカスコード増幅回路は、入力段と、カスコード増幅段と、第１容量と、第２容量と、を有する。入力段は、トランジスタ対を有し、差動信号である正相中間信号および逆相中間信号を出力する。カスコード増幅段は、多段に接続したトランジスタ対を有し、正相中間信号および逆相中間信号が供給され、差動信号である正相出力信号および逆相出力信号を出力する。第１容量は、正相中間信号の信号線と逆相出力信号の信号線の間に接続される。第２容量は、逆相中間信号の信号線と正相出力信号の信号線の間に接続される。

【発明の効果】

【0007】

第１の態様のフォールデッドカスコード増幅回路によれば、小さな容量を付加するだけで、周波数位相特性を低周波数側に大きくシフトできる。これにより、フォールデッドカスコード増幅回路を、帰還を設けるように使用する回路の発振を防止する。

【図面の簡単な説明】

【0008】

【図1】図１は、一般的な差動型のフォールデッドカスコード増幅回路の回路図である。

【図2】図２は、増幅回路を使用する場合の一般的な回路構成を示す図である。

【図3】図３は、図１のフォールデッドカスコード増幅回路に、負帰還をかけて使用する場合の発振防止対策を施した時の回路図である。

【図4】図４は、図１のフォールデッドカスコード増幅回路および図２の発振防止対策を施した場合の周波数利得特性を示す図である。

【図5】図５は、ミラー効果を説明する図である。

【図6】図６は、ミラー効果を説明する図であり、図５のインピーダンス要素を容量で置き換えた場合を示す。

【図7】図７は、ミラー効果を利用した二段増幅回路の例を示す図である。

【図8】図８は、図１のフォールデッドカスコード増幅回路において、増幅段の増幅トランジスタのソースとドレイン間に容量を接続した回路を示す図である。

【図9】図９は、正の利得Ａ、Ｂを持つ増幅器の出力と、差動信号のように極性が逆の信号を、容量を介して接続する構成を示す図である。

【図10】図１０は、第１実施形態のフォールデッドカスコード増幅回路の回路図である。

【図11】図１１は、第１実施形態のフォールデッドカスコード増幅回路の周波数位相特性を示す図である。

【図12】図１２は、第２実施形態のフォールデッドカスコード増幅回路の回路図である。

【図13】図１３は、第３実施形態のフォールデッドカスコード増幅回路の回路図である。

【図14】図１４は、第４実施形態のフォールデッドカスコード増幅回路の回路図である。

【図15】図１５は、第１実施形態のフォールデッドカスコード増幅回路の効果を確かめるためＡＣ解析をした結果を示す図であり、（Ａ）は周波数利得特性を、（Ｂ）は周波数位相特性を、示す。

【図16】図１６は、他の実施形態のフォールデッドカスコード増幅回路の効果を確かめるためＡＣ解析をした結果を示す図であり、（Ａ）は周波数利得特性を、（Ｂ）は周波数位相特性を、示す。

【発明を実施するための形態】

【0009】

実施形態のフォールデッドカスコード増幅回路を説明する前に、一般的なフォールデッドカスコード増幅回路について説明する。
図１は、一般的な差動型のフォールデッドカスコード増幅回路の回路図である。

【0010】

この増幅回路は、入力段と、カスコード増幅段と、を有する。入力段は、３個のＰＭＯＳトランジスタPTr11, PTr12, PTr13を有する。PTr11は、ゲートにバイアス信号V_BP1が供給され、負荷として機能する。PTr12およびPTr13は、差動対を形成し、PTr12とPTr13のゲートに供給される入力信号V_IPおよびV_IMに応じた正相および逆相中間信号を出力する。PTr12のドレインに生成される信号は、PTr12のゲートに供給される正相の入力信号V_IPの逆相信号であり、PTr13のドレインに生成される信号は、PTr13のゲートに供給される逆相の入力信号V_IMの逆相、すなわち正相信号である。したがって、ここでは、PTr12のドレインに生成される信号を逆相中間信号、PTr13のドレインに生成される信号を正相中間信号と称する。

【0011】

カスコード増幅段は、４個のＰＭＯＳトランジスタPTr21, PTr22, PTr23, PTr24および４個のＮＭＯＳトランジスタNTr21, NTr22, NTr23, NTr24を有する。PTr21とPTr22、PTr23とPTr24、NTr21とNTr22およびNTr23とNTr24は、それぞれ差動対を形成する。PTr21, PTr23, NTr21およびNTr23は電源ＶＤＤとＧＮＤ間に接続される。PTr22, PTr24, NTr22およびNTr24は電源ＶＤＤとＧＮＤ間に接続される。PTr21とPTr22のゲートにはV_BP1が供給され、PTr23とPTr24のゲートにはV_BP2が供給される。NTr21とNTr22のゲートにはV_BN2が供給され、NTr23とNTr24のゲートにはV_BN1が供給される。逆相中間信号はNTr21とNTr23の接続ノードＸに供給され、正相中間信号はNTr22とNTr24の接続ノードＹに供給される。

【0012】

図１のフォールデッドカスコード増幅回路は、差動入力信号V_IPおよびV_IMを増幅して、差動出力信号V_OPおよびV_OMを出力する。ここでは、入力信号V_IPを正相入力信号、V_IMを逆相入力信号、出力信号V_OPを正相出力信号、V_OMを逆相出力信号、と称する。また、差動出力信号V_OPおよびV_OMが出力されるノードを、出力ノードと称する。

【0013】

図１のフォールデッドカスコード増幅回路は、広く知られているので、これ以上の説明は省略する。
図２は、増幅回路を使用する場合の一般的な回路構成を示す図である。

【0014】

図２に示すように、増幅回路（アンプ：Ａ）１０の出力と入力の間に帰還要素（β）１１を接続して負帰還をかけることが行われる。負帰還をかける場合、位相が１８０度回る周波数で０ｄＢ以上の利得を有する場合、発振条件が満たされ、発振することが知られている。そのため、発振を防止するため、増幅回路では、位相が１８０度回る周波数で０ｄＢ以上の利得を持たないようにしている。

【0015】

図１のフォールデッドカスコード増幅回路は、高利得かつ高速な１段増幅器としてよく用いられる。図１のフォールデッドカスコード増幅回路は、１段の増幅器であるが、折り返しノードＸおよびＹと出力ノードの近くに、周波数利得・位相特性の極を有し、高い利得を有する。

【0016】

そのため、図１のフォールデッドカスコード増幅回路を、図２のように負帰還をかける形で使用し、帰還の負荷が小さいと、位相余裕が不足して発振する可能性がある。

【0017】

図３は、図１のフォールデッドカスコード増幅回路に、負帰還をかけて使用する場合の発振防止対策を施した時の回路図である。
図３の回路では、折り返しノードＸおよびＹとＧＮＤの間に容量Ｃ２およびＣ１を接続して位相補償をすることにより、発振防止対策を行っている。容量はＶＤＤとの間に接続することもできる。

【0018】

図４は、図１のフォールデッドカスコード増幅回路および図２の発振防止対策を施した場合の周波数利得特性を示す図である。図４において、Ｐは図１のフォールデッドカスコード増幅回路の周波数利得特性を、Ｑは図２の発振防止対策を施した場合の周波数利得特性を示す。

【0019】

例えば、図１のフォールデッドカスコード増幅回路を図２のように負帰還をかけて使用する場合、位相が１８０°回る周波数で０ｄＢ以上の利得を持っているため場合には発振する。そこで図２のように第一極であるＸおよびＹノードに大きな容量を付与することで極の位置を低周波側にずらし、Ｑで示すような特性を持たせることで、位相が１８０°回る周波数で０ｄＢ以上の利得を持たないようにする。

【0020】

しかし、図３において、Ｐで示す特性をＱで示す特性にシフトするには、大きな容量が必要である。
フォールデッドカスコード増幅回路は、個別のＩＣとして提供され、回路基板等に搭載して使用されることが多く、回路基板に大きな値の容量素子を搭載して図３の容量Ｃ１およびＣ２として使用していた。近年、フォールデッドカスコード増幅回路を、他の回路と一緒にＬＳＩに搭載するようになっている。さらに、半導体素子の微細化・多機能化が進み、フォールデッドカスコード増幅回路はＬＳＩ内の回路の一部となっている。ＬＳＩ内で容量を形成するには大きな面積を要する。そのため、ＬＳＩに搭載されたフォールデッドカスコード増幅回路に、図３のように大きな容量を付加すると、面積が増加してしまうという問題がある。

【0021】

このような問題を解決するため、出力ノードと折り返しノードの間に、バッファ(ソースフォロア)と比較的小さな容量を直列に繋ぎ、位相の方を早めることで位相補償を実現することが提案されている。しかし、この提案は、バッファ(ソースフォロア)が必要となることから、電力及び面積が増加してしまうという問題がある。

【0022】

以上の通り、フォールデッドカスコード増幅回路は、位相補償を行うことが求められるが、位相補償だけのために、大きな面積を利用した容量を付与することは望ましくない。また上記のように別回路を付加することも、回路が複雑化し電力が増加するため望ましくない。

【0023】

そこで、付加する容量を減らしても、実質的に大きな容量を付加したのと同じ効果が得られるミラー効果を利用することを検討する。
図５は、ミラー効果を説明する図である。

【0024】

図５の（Ａ）のように、利得Ａの増幅器２０とインピーダンスＺ１を有するインピーダンス要素２１が並列に接続された回路を考える。この回路は、図５の（Ｂ）に示すように、増幅器２０の入力とＧＮＤの間に入力インピーダンスＺｉのインピーダンス要素２２を接続し、増幅器２０の出力とＧＮＤの間に出力インピーダンスＺｏのインピーダンス要素２３を接続した回路と等価である。ここで、増幅器２０の入力インピーダンスが十分に高いとすると、Ｖｏｕｔ＝ＡＶｉｎである。

【0025】

図５の（Ａ）のように、インピーダンス要素２１に流れる電流をｉとすると、
ｉ＝（Ｖｉｎ−Ｖｏｕ）／Ｚ１＝（Ｖｉｎ−ＡＶｉｎ）／Ｚ１
である。したがって、この回路の入力インピーダンスＺｉは、
Ｚｉ＝Ｖｉｎ／ｉ＝Ｚ１／（１−Ａ）
で表される。
また、回路の出力インピーダンスＺｏは、
Ｚｏ＝（−Ｖｏｕｔ）／ｉ＝（−ＡＶｉｎ）／ｉ＝（−ＡＺ１）／（１−Ａ）
＝Ｚ１／（１−１／Ａ）
で表される。

【0026】

図６は、ミラー効果を説明する図であり、図５のインピーダンス要素を容量で置き換えた場合を示す。
図６の（Ａ）に示すように、インピーダンスＺ１のインピーダンス要素２１を容量Ｃ１で、利得Ａの増幅器２０を利得（−Ａ）の増幅器２５を置き換えた場合を考える。この場合、図６の（Ｂ）に示すように、入力側から見える容量Ｃｉは、以下の式で表される。

【0027】

Ｚ１＝１／（ｓＣ１）であるから、Ｚｉ＝Ｚ１／（１−Ａ）＝１／（ｓＣ１（１＋Ａ））
したがって、入力側から見える容量Ｃｉは、Ｃ１の（１＋Ａ）倍に見える。これがミラー効果である。

【0028】

図７は、ミラー効果を利用した二段増幅回路の例を示す図である。
図７の回路では、容量Ｃ２１およびＣ２２を、２段目の入力と出力の間に接続して位相補償を行っている。この場合、ノードＸおよびＹがゲートに接続されるトランジスタＰＭＯＳが２段目の増幅段である。図７の２段目の増幅器は、ソース接地であり利得は−Ａ（Ａ＞０）であるため、図６の（Ａ）と同じ接続となるので、ノードＸおよびＹから出力ノードに繋がる容量は、ノードＸおよびＹからみると（１＋Ａ）倍されて見える。

【0029】

上記の構成を、フォールデッドカスコード増幅回路にも適用すれば、効果的に位相補償を行うことができると考えられる。
図８は、図１のフォールデッドカスコード増幅回路において、増幅段の増幅トランジスタNTr21のソースとドレイン間に容量Ｃ３１を、NTr22のソースとドレイン間に容量Ｃ３２を接続した回路を示す図である。

【0030】

しかし、図８の回路では、NTr21およびNTr22がゲート接地であることから、利得Ａ＞０あり、ミラー効果は得られない。
そこで、図１のフォールデッドカスコード増幅回路において、どのようにすればミラー効果が得られるか検討する。

【0031】

ミラー効果が得られるには、増幅段において、利得が負となる関係にある入力と出力の間に容量を接続する。図１のフォールデッドカスコード増幅回路は、差動型であり、差動の入力に対して差動の出力が存在する。増幅段の増幅トランジスタはゲート接地であり、利得は正であるが、一方の増幅トランジスタの入力と他方の増幅トランジスタの出力は逆位相であり、信号上は負の利得を有するのと等価である。

【0032】

そこで、実施形態のフォールデッドカスコード増幅回路では、差動入力と差動出力の間で負の利得の関係を有する信号線の間に容量を接続して擬似的にミラー効果を得る。

【0033】

図９は、正の利得Ａ、Ｂを持つ増幅器３１、３２の出力と、差動信号のように極性が逆の信号Vip, Vimを、容量を介して接続する構成を示す図である。ここで、Vim = -C * Vipとする(C>0)。Vipから見るとVomは Vom = -B * C * Vipと見なせ、またVimから見るとVopはVop = -A * (1/C) * Vimと見なせる。そのため、容量Cp, Cmを図９のように交差させて接続することにより、疑似的にミラー効果を引き出すことができる。

【0034】

図１０は、第１実施形態のフォールデッドカスコード増幅回路の回路図である。
第１実施形態のフォールデッドカスコード増幅回路は、図１のフォールデッドカスコード増幅回路において、正相中間信号のノードと逆相出力信号ノードの間に容量Ｃ４１を、逆相中間信号ノードと正相出力信号ノードの間に容量Ｃ４２を接続した回路である。言い換えれば、容量Ｃ４１は、ノードＹと、逆相出力信号V_OMを出力する増幅段のトランジスタNTr23のドレインの間に接続される。容量Ｃ４２は、ノードＸと、正相出力信号V_OPを出力する増幅段のトランジスタNTr24のドレインの間に接続される。

【0035】

容量Ｃ４１およびＣ４２は、正の利得Ａを有するNTr23およびNTr24が、擬似的に負の利得を示す信号線の間に接続され、擬似的ミラー効果により、出力から見た容量が（１＋Ａ）倍に見える。これにより、大きな容量を接続した時のように、回路の周波数位相特性を低周波側に大きくずらす。

【0036】

図１１は、第１実施形態のフォールデッドカスコード増幅回路の周波数位相特性を示す図である。
図１１において、Ｒは容量を接続しない図１のフォールデッドカスコード増幅回路の特性を示し、Ｓは第１実施形態のフォールデッドカスコード増幅回路の周波数位相特性を示す。図示のように、第１実施形態では、周波数位相特性が低周波側に大きくシフトする。

【0037】

図１２は、第２実施形態のフォールデッドカスコード増幅回路の回路図である。
第２実施形態のフォールデッドカスコード増幅回路は、第１実施形態１のフォールデッドカスコード増幅回路において、ノードＹと容量Ｃ４１の間に抵抗Ｒ１を、ノードＸと容量Ｃ４２の間に抵抗Ｒ２を、接続した回路である。第２実施形態では、第１実施形態よりさらに位相余裕を大きくできる。なお、抵抗Ｒ１は、逆相出力信号V_OMのノードと容量Ｃ４１の間に接続しても、抵抗Ｒ２は、正相出力信号V_OPのノードと容量Ｃ４２の間に接続してもよい。

【0038】

図１３は、第３実施形態のフォールデッドカスコード増幅回路の回路図である。
第３実施形態のフォールデッドカスコード増幅回路は、第１実施形態のフォールデッドカスコード増幅回路の入力段をＮＭＯＳトランジスタ対とし、それに応じて増幅段を変更した回路である。説明は省略する。

【0039】

図１４は、第４実施形態のフォールデッドカスコード増幅回路の回路図である。
第４実施形態のフォールデッドカスコード増幅回路は、第２実施形態のフォールデッドカスコード増幅回路の入力段をＮＭＯＳトランジスタ対とし、それに応じて増幅段を変更した回路である。説明は省略する。

【0040】

図１５は、第１実施形態のフォールデッドカスコード増幅回路の効果を確かめるためＡＣ解析をした結果を示す図であり、（Ａ）は周波数利得特性を、（Ｂ）は周波数位相特性を、示す。

【0041】

図１５において、Ｘは、図１のように位相補償をしないフォールデッドカスコード増幅回路の特性を示す。この場合、位相余裕は無い。Ｙは、図８のフォールデッドカスコード増幅回路のようにＣ３１およびＣ３２として、２０ｆＦの容量を付加した場合の特性を示す。位相は全く改善しておらず、位相余裕がないことが分かる。Ｚは、第１実施形態のフォールデッドカスコード増幅回路で、Ｃ５１およびＣ５２として、２０ｆＦの容量を付加した場合の特性を示す。第一極（ポール）が大きく移動し、位相余裕が改善され、３１°の位相余裕が得られる。

【0042】

図１６は、他の実施形態のフォールデッドカスコード増幅回路の効果を確かめるためＡＣ解析をした結果を示す図であり、（Ａ）は周波数利得特性を、（Ｂ）は周波数位相特性を、示す。なお、図１５と一部重複して示している。

【0043】

図１６において、Ｄは、図１のように位相補償をしないフォールデッドカスコード増幅回路の特性を示す。この場合、位相余裕は無い。Ｅは、図３のフォールデッドカスコード増幅回路のようにＣ１およびＣ２として、４．５ｐＦの容量を付加した場合の特性を示す。大きな容量を付加したが、位相はあまり改善しておらず、位相余裕は７°である。Ｆは、第１実施形態のフォールデッドカスコード増幅回路で、Ｃ５１およびＣ５２として、２０ｆＦの容量を付加した場合の特性を示す。位相余裕は３１°である。Ｇは、第２実施形態のフォールデッドカスコード増幅回路で、Ｃ５１およびＣ５２として、２０ｆＦの容量を、抵抗Ｒ１およびＲ２として５ｋオームの抵抗を付加した場合の特性を示す。位相余裕はさらに改善して４８°である。

【0044】

以上実施形態を説明したが、説明した疑似ミラー効果は一例であり、フォールデッドカスコード増幅回路に限ったものではない。

【0045】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【符号の説明】

【0046】

１０、２０ 増幅回路
１１ 帰還要素
２１ インピーダンス要素
PTr11-PTr24 ＰＭＯＳトランジスタ
NTr11-NTr24 ＮＭＯＳトランジスタ
C41,C42 容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】