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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6048929
(24)【登録日】2016年12月2日
(45)【発行日】2016年12月21日
(54)【発明の名称】ゲート駆動回路、インバータ回路、電力変換装置および電気機器
(51)【国際特許分類】
H03K 17/16 20060101AFI20161212BHJP
H02M 1/08 20060101ALI20161212BHJP
【ＦＩ】
H03K17/16 FZHV
H02M1/08 A
【請求項の数】10
【全頁数】14
(21)【出願番号】特願2012-241653(P2012-241653)
(22)【出願日】2012年11月1日
(65)【公開番号】特開2014-93586(P2014-93586A)
(43)【公開日】2014年5月19日
【審査請求日】2015年10月27日
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(73)【特許権者】
【識別番号】504155293
【氏名又は名称】国立大学法人島根大学
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100133514
【弁理士】
【氏名又は名称】寺山 啓進
(74)【代理人】
【識別番号】100122910
【弁理士】
【氏名又は名称】三好 広之
(72)【発明者】
【氏名】山口 敦司
(72)【発明者】
【氏名】山本 真義
(72)【発明者】
【氏名】梅上 大勝
(72)【発明者】
【氏名】服部 文哉
【審査官】
白井 亮
(56)【参考文献】
【文献】
特開２００７−００６６５８（ＪＰ，Ａ）
【文献】
特開２０１２−２４９４９２（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０３Ｋ １７／１６
Ｈ０２Ｍ １／０８
(57)【特許請求の範囲】
【請求項1】
半導体スイッチング素子のゲート端子にオン電圧およびオフ電圧を印加するゲート駆動回路であって、
前記半導体スイッチング素子をオフさせるための負バイアスを前記ゲート端子に印加する負バイアス印加手段と、
前記半導体スイッチング素子をオンさせる際に、前記ゲート端子とソース端子とを短絡させるように接続を切り換える短絡切換手段と
を備え、
前記短絡切換手段は、スイッチングトランジスタとしてのパワーＭＯＳＦＥＴを備えるスイッチ回路で構成され、
前記スイッチ回路は、一対のＰ型パワーＭＯＳＦＥＴとＮ型パワーＭＯＳＦＥＴとを備え、
前記Ｐ型パワーＭＯＳＦＥＴおよび前記Ｎ型パワーＭＯＳＦＥＴの各ゲート端子は、第１ノードを介して、前記負バイアス印加手段を構成する第１コンデンサの一端、第１ダイオードのアノード端子、および第２ダイオードのカソード端子に接続され、
前記Ｐ型パワーＭＯＳＦＥＴのソース端子と前記Ｎ型パワーＭＯＳＦＥＴのドレイン端子とが接続されると共に、前記半導体スイッチング素子の前記ゲート端子に接続され、
前記Ｐ型パワーＭＯＳＦＥＴのドレイン端子は、前記半導体スイッチング素子の前記ソース端子に接続され、
前記Ｎ型パワーＭＯＳＦＥＴのソース端子は、第２ノードを介して、前記負バイアス印加手段を構成する第２コンデンサの一端に接続されることを特徴とするゲート駆動回路。
前記半導体スイッチング素子をオフさせるための負バイアスを前記ゲート端子に印加する負バイアス印加手段と、
前記半導体スイッチング素子をオンさせる際に、前記ゲート端子とソース端子とを短絡させるように接続を切り換える短絡切換手段と
を備え、
前記短絡切換手段は、スイッチングトランジスタとしてのパワーＭＯＳＦＥＴを備えるスイッチ回路で構成され、
前記スイッチ回路は、一対のＰ型パワーＭＯＳＦＥＴとＮ型パワーＭＯＳＦＥＴとを備え、
前記Ｐ型パワーＭＯＳＦＥＴおよび前記Ｎ型パワーＭＯＳＦＥＴの各ゲート端子は、第１ノードを介して、前記負バイアス印加手段を構成する第１コンデンサの一端、第１ダイオードのアノード端子、および第２ダイオードのカソード端子に接続され、
前記Ｐ型パワーＭＯＳＦＥＴのソース端子と前記Ｎ型パワーＭＯＳＦＥＴのドレイン端子とが接続されると共に、前記半導体スイッチング素子の前記ゲート端子に接続され、
前記Ｐ型パワーＭＯＳＦＥＴのドレイン端子は、前記半導体スイッチング素子の前記ソース端子に接続され、
前記Ｎ型パワーＭＯＳＦＥＴのソース端子は、第２ノードを介して、前記負バイアス印加手段を構成する第２コンデンサの一端に接続されることを特徴とするゲート駆動回路。
【請求項2】
前記Ｎ型パワーＭＯＳＦＥＴの前記ソース端子は、さらに、前記第２ノードを介して、前記第２ダイオードのアノード端子に接続されることを特徴とする請求項１に記載のゲート駆動回路。
【請求項3】
前記第２ダイオードのアノード端子は、前記第２ノードを介して、定電圧ダイオードのアノード端子に接続されることを特徴とする請求項１または２に記載のゲート駆動回路。
【請求項4】
前記半導体スイッチング素子は、ノーマリオン型のトランジスタであることを特徴とする請求項１に記載のゲート駆動回路。
【請求項5】
前記ノーマリオン型のトランジスタは、窒化物系半導体で構成される電界効果トランジスタであることを特徴とする請求項４に記載のゲート駆動回路。
【請求項6】
前記半導体スイッチング素子の前記ソース端子は、グランド電位に接続されていることを特徴とする請求項１に記載のゲート駆動回路。
【請求項7】
前記Ｐ型パワーＭＯＳＦＥＴおよび前記Ｎ型パワーＭＯＳＦＥＴは、内蔵ダイオードを有することを特徴とする請求項１に記載のゲート駆動回路。
【請求項8】
請求項１〜７のいずれか１項に記載のゲート駆動回路を搭載したことを特徴とするインバータ回路。
【請求項9】
請求項１〜７のいずれか１項に記載のゲート駆動回路を搭載したことを特徴とする電力変換装置。
【請求項10】
請求項１〜７のいずれか１項に記載のゲート駆動回路、請求項８に記載のインバータ回路、または請求項９に記載の電力変換装置を用いたことを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子のゲートを駆動するゲート駆動回路、インバータ回路、電力変換装置および電気機器に関する。
【背景技術】
【0002】
近年、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）やパワーＭＯＳＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などの絶縁ゲート型スイッチング素子は、電力変換装置等に多用されており、ハイブリッド自動車や電気自動車などへの適用が広がりつつある。
【0003】
ＩＧＢＴやパワーＭＯＳＦＥＴ等の電圧駆動型のスイッチング素子を使ったインバータやコンバータなどの電力変換装置では、例えばＩＧＢＴのゲート・エミッタ間に印加する電圧をオン／オフすることで、入力から出力へエネルギーを伝達している。
【0004】
一方、インバータ装置等に用いられる半導体スイッチング素子として、大電流および高耐圧を可能にする化合物半導体デバイス（例えば、ＡｌＧａＮ／ＧａＮヘテロ構造を有するＨＥＭＴ）やＳｉＣトランジスタ等が開発されており、ノーマリオン型（ディプレッション型）の半導体デバイスが利用されつつある。
【0005】
このノーマリオン型の半導体デバイスは、ノーマリオフ型の半導体デバイスとは異なり、ゲート電圧を印加しない状態でもドレイン電流が流れるという特性を有する。
【0006】
ノーマリオン型の半導体デバイスは、製造が比較的容易であることから、この半導体デバイスを用いてインバータ装置等を低コストで生産することが期待されている。
【0007】
このような半導体スイッチング素子を駆動させるゲート駆動回路に関する技術は種々提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２００８−２３５９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ところが、上記従来技術においては、駆動対象としての半導体スイッチング素子のゲートにコンデンサが接続される回路構成となっているため、半導体スイッチング素子をオン状態にする際に、スパイク電圧が発生し易い。
【0010】
このようなスパイク電圧が発生すると、半導体スイッチング素子が比較的耐圧の低いＨＥＭＴ等である場合には、素子自体が破壊される虞があった。
【0011】
そして、駆動対象としての半導体スイッチング素子がスパイク電圧により破壊された場合には、この半導体スイッチング素子により駆動される回路や電気機器に局所的に大きなリーク電流が流れ、回路自体や電気機器のショートや破壊につながるという問題があった。
【0012】
本発明の目的は、半導体スイッチング素子をオン状態にする際のスパイク電圧の発生を抑制して、安定した駆動を可能にするゲート駆動回路、インバータ回路、電力変換装置および電気機器を提供することにある。
【課題を解決するための手段】
【0013】
上記目的を達成するための本発明の一態様によれば、半導体スイッチング素子のゲート端子にオン電圧およびオフ電圧を印加するゲート駆動回路であって、前記半導体スイッチング素子をオフさせるための負バイアスを前記ゲート端子に印加する負バイアス印加手段と、前記半導体スイッチング素子をオンさせる際に、前記ゲート端子とソース端子とを短絡させるように接続を切り換える短絡切換手段とを備え、前記短絡切換手段は、スイッチングトランジスタとしてのパワーＭＯＳＦＥＴを備えるスイッチ回路で構成され、前記スイッチ回路は、一対のＰ型パワーＭＯＳＦＥＴとＮ型パワーＭＯＳＦＥＴとを備え、前記Ｐ型パワーＭＯＳＦＥＴおよび前記Ｎ型パワーＭＯＳＦＥＴの各ゲート端子は、第１ノードを介して、前記負バイアス印加手段を構成する第１コンデンサの一端、第１ダイオードのアノード端子、および第２ダイオードのカソード端子に接続され、前記Ｐ型パワーＭＯＳＦＥＴのソース端子と前記Ｎ型パワーＭＯＳＦＥＴのドレイン端子とが接続されると共に、前記半導体スイッチング素子の前記ゲート端子に接続され、前記Ｐ型パワーＭＯＳＦＥＴのドレイン端子は、前記半導体スイッチング素子の前記ソース端子に接続され、前記Ｎ型パワーＭＯＳＦＥＴのソース端子は、第２ノードを介して、前記負バイアス印加手段を構成する第２コンデンサの一端に接続されるゲート駆動回路が提供される。
【0014】
本発明の他の態様によれば、上記のゲート駆動回路を適用したインバータ回路が提供される。
【0015】
本発明の他の態様によれば、上記のゲート駆動回路を適用した電力変換装置が提供される。
【0016】
本発明の他の態様によれば、上記のゲート駆動回路、インバータ回路または電力変換装置を適用した電気機器が提供される。
【発明の効果】
【0017】
本発明によれば、半導体スイッチング素子をオン状態にする際のスパイク電圧の発生を抑制して、安定した駆動を可能にするゲート駆動回路、インバータ回路、電力変換装置および電気機器を提供することができる。
【図面の簡単な説明】
【0018】
【図1】実施の形態に係るゲート駆動回路の回路構成例を示す回路図。
【図2】実施の形態に係るゲート駆動回路に適用されるノーマリオン型のＧａＮ系ＨＥＭＴの構造を示す断面図。
【図4】実施の形態に係るゲート駆動回路における各点の電圧波形を示すグラフであって、（ａ）半導体スイッチング素子のゲート端子に相当するｇ点における電圧波形、（ｂ）ノードＮ２に相当するａ点における電圧波形を示すグラフ。
【図5】実施の形態に係るゲート駆動回路における各点の電圧波形を示すグラフであって、（ｃ）ノードＮ１に相当するｂ点における電圧波形、（ｄ）ｂ点とａ点における電圧の差分を示すグラフ。
【図6】比較例に係るゲート駆動回路の回路構成例を示す回路図。
【図7】比較例に係るゲート駆動回路における半導体スイッチング素子のゲート端子に相当するｇ点における電圧波形を示すグラフ。
【図8】実施の形態に係るゲート駆動回路の動作モード１における電流の状態を示す説明図。
【図9】実施の形態に係るゲート駆動回路の動作モード２における電流の状態を示す説明図。
【図10】実施の形態に係るゲート駆動回路の動作モード３における電流の状態を示す説明図。
【図11】実施の形態に係るゲート駆動回路を適用したハーフブリッジインバータ回路の構成図。
【発明を実施するための形態】
【0019】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0020】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0021】
図１を参照して、実施の形態に係るゲート駆動回路１の回路構成例について説明する。
【0022】
実施の形態に係るゲート駆動回路１は、半導体スイッチング素子２０のゲート端子にオン電圧およびオフ電圧を印加するゲート駆動回路であって、半導体スイッチング素子２０をオフさせるための負バイアスをゲート端子に印加する負バイアス印加手段（所定容量のコンデンサＣ１・Ｃ２）と、半導体スイッチング素子２０をオンさせる際に、ゲート端子とソース端子とを短絡させるように接続を切り換える短絡切換手段（スイッチングトランジスタとしてのパワーＭＯＳＦＥＴＱ１・Ｑ２を備えるスイッチ回路）とを備える。
【0023】
なお、パワーＭＯＳＦＥＴＱ１・Ｑ２は内蔵ダイオードを有するようにできる。
【0024】
より具体的には、図１に示すように、スイッチ回路は、一対のＰ型パワーＭＯＳＦＥＴＱ１とＮ型パワーＭＯＳＦＥＴＱ２を備え、Ｐ型パワーＭＯＳＦＥＴＱ１のソース端子とＮ型パワーＭＯＳＦＥＴＱ２のドレイン端子とがノードＮ７を介して接続されると共に半導体スイッチング素子２０のゲート端子に接続され、Ｐ型パワーＭＯＳＦＥＴＱ１のドレイン端子は半導体スイッチング素子２０のソース端子側にノードＮ８を介して接続され、Ｎ型パワーＭＯＳＦＥＴＱ２のソース端子はノードＮ２を介して負バイアス印加手段としてのコンデンサＣ２に接続される。ここで、Ｐ型パワーＭＯＳＦＥＴとＮ型パワーＭＯＳＦＥＴは、それぞれｐチャネルパワーＭＯＳＦＥＴとｎチャネルワーＭＯＳＦＥＴである。
【0025】
また、Ｐ型パワーＭＯＳＦＥＴＱ１とＮ型パワーＭＯＳＦＥＴＱ２のゲート端子は、ノードＮ６およびＮ１を介して、コンデンサＣ１、ダイオードＤ１のアノード端子およびダイオードＤ２のカソード端子に接続される。
【0026】
コンデンサＣ１の他端は、パルス電圧源１０に接続されている。また、パルス電圧源１０の他端は、ノードＮ３を介して、ダイオードＤ１のカソード端子に接続される。
【0027】
また、コンデンサＣ２の他端は、ノードＮ４およびＮ５を介してダイオードＤ１のカソード端子およびパルス電圧源１０に接続される。
【0028】
また、ダイオードＤ２のアノード端子には、ノードＮ５を介してツェナーダイオード（定電圧ダイオード）ＤＺのアノード端子が接続される。また、ツェナーダイオードＤＺのカソード端子は、ノードＮ５・Ｎ４・Ｎ３を介してパルス電圧源１０等に接続される。また、ゲート駆動回路１は、ノードＮ５・Ｎ８を介してグランド電位に接続される。
【0029】
なお、コンデンサＣ１、Ｃ２の容量は、例えば、約０．１μＦとすることができる。
【0030】
（ノーマリオン型の半導体スイッチング素子）ここで、半導体スイッチング素子２０は、ノーマリオン型のトランジスタで構成される。
【0031】
なお、ノーマリオン型トランジスタは、窒化物系電界効果トランジスタとすることができる。
【0032】
また、窒化物系半導体は、ＧａＮ、ＡｌＧａＮおよびＩｎＧａＮの何れかとすることができる。
【0033】
ノーマリオン型（ディプレッション型）の半導体デバイスとは、ゲート電圧が０Ｖで、ドレイン電流が流れるタイプのＭＯＳトランジスタやＦＥＴなどをいう。
【0034】
例えば、ＭＯＳトランジスタでは、イオン注入などによって、ソース−ドレイン間にチャネルが形成されているタイプのことをいう。また、ＧａＡｓＦＥＴでは、ビルトイン電圧でできる空乏層によってチャネルが塞がらないように、動作層が比較的厚く作られる。また、ｎＭＯＳではＶＴ＜０、pＭＯＳではＶＴ＞０、ＧａＡｓＦＥＴではＶＴ＜０である（但し、ＶＴはしきい電圧）。
【0035】
また、ノーマリオン型の半導体としては、大電流および高耐圧を可能にする化合物半導体デバイス（例えば、ＡｌＧａＮ／ＧａＮヘテロ構造を有するＨＥＭＴやＳｉＣトランジスタ等）などで構成可能である。
【0036】
ここで、図２に示す断面図を参照して、実施の形態に係るゲート駆動回路１に適用可能なノーマリオン型のＧａＮ系ＨＥＭＴ２００の構造について説明する。
【0037】
図２に示すように、ノーマリオン型のＧａＮ系ＨＥＭＴ２００は、例えば、Ｓｉ基板１２１上に形成されたＧａＮなどから成るバッファ層１２２と、バッファ層１２２上に形成されたアンドープＧａＮ層から成るチャネル層１２３と、チャネル層１２３上に形成されたアンドープＡｌＧａＮから成る電子供給層１２４とを備える。
【0038】
さらに、電子供給層１２４の上には、ソース電極１２６、ドレイン電極１２７および絶縁層１２８を介してゲート電極１２５が形成される。
【0039】
このＧａＮ系半導体デバイス２００では、チャネルの長さに相当するアンドープＧａＮから成るチャネル層１２３の表面にはアンドープＡｌＧａＮから成る電子供給層１２４がヘテロ接合しているため、接合している部分の界面には２次元電子ガスが発生する。そのため、２次元電子ガスがキャリアとなってチャネル層１２３は導電性を示す。
【0040】
図３は、ノーマリオン型のＧａＮ系ＨＥＭＴ２００のドレイン電圧−ドレイン電流特性を示すグラフである。
【0041】
図３のグラフを見ると分かるように、ノーマリオン型のＧａＮ系ＨＥＭＴ２００のドレイン電流Ｉｄｓは、ゲート電圧ＶＧＳが０Ｖの状態でも流れている。一方、ゲート電圧ＶＧＳとしてマイナスの電圧（図３では、ＶＧＳ＝−１Ｖ、−２Ｖ、−３、−４）を印加するに従ってドレイン電流Ｉｄｓは徐々に流れなくなり、図３に示す例では、ゲート電圧ＶＧＳが−４Ｖの状態でドレイン電流Ｉｄｓは略０Ａとなる。
【0042】
（電圧波形）図４および図５に、実施の形態に係るゲート駆動回路１における半導体スイッチング素子のゲート端子に相当するｇ点、ノードＮ２に相当するａ点、ノードＮ１に相当するｂ点の各点における電圧波形を示す。
【0045】
また、図５（ｄ）は、ｂ点とａ点における電圧の差分を示すグラフである。
【0047】
これに対して、図４（ａ）に示すように、電圧Ｖｇは、略０〜−５で遷移するパルス状の波形を呈し、立ち上がり時にマイナス方向のスパイク波が若干発生しているが、最大約２Ｖ程度で発生期間も短時間であるため半導体スイッチング素子２０の駆動等には影響しない。
【0048】
このように、実施の形態に係るゲート駆動回路１によれば、半導体スイッチング素子２０をオン状態にする際のスパイク電圧の発生が抑制され、安定した駆動が可能となる。
【0050】
図６に示すように、デプレッション型スイッチング素子の駆動回路７０１は、単電源駆動回路であり、デプレッション型の半導体スイッチング素子としてのＧａＮ系ＨＥＭＴ７１０のゲートに、半導体スイッチング素子７１０をオン／オフさせる制御信号を出力する発振器７１１を備える。
【0051】
また、ゲート駆動回路７０１は、発振器７１１から出力される制御信号をゲートへ供給する信号線７１２に設けられたコンデンサＣ１０と、コンデンサＣ１０とゲートの間の信号線７１２と半導体スイッチング素子７１０のソースとの間に設けられたダイオードＤ１０とを備える。
【0052】
半導体スイッチング素子７１０のソースは接地されており、そのドレインは負荷抵抗Ｒ１０を介して負荷抵抗駆動用の電源７１６の正極側に接続される。
【0053】
発振器７１１は、半導体スイッチング素子７１０をオンさせる高レベル、例えば＋５Ｖの制御信号と、半導体スイッチング素子７１０をオフさせる低レベル０Ｖの制御信号とを、例え１０００ｋＨｚ程度の周波数で出力する。
【0054】
なお、コンデンサＣ１０の容量は、半導体スイッチング素子７１０の入力容量の１０倍から５００倍の間に設定されている。
【0055】
図７は、比較例に係るゲート駆動回路７０１における半導体スイッチング素子７１０のゲート端子に相当するｇ点における電圧波形を示すグラフである。
【0056】
図７に示すように、最大５Ｖ程度のスパイク電圧が発生している。
【0057】
このように、比較例に係るゲート駆動回路７０１においては、駆動対象としての半導体スイッチング素子７１０のゲートにコンデンサＣ１０が接続される回路構成となっているため、半導体スイッチング素子７１０をオン状態にする際に、スパイク電圧が発生し易い。
【0058】
このようなスパイク電圧が発生すると、半導体スイッチング素子７１０の耐圧が比較的低い場合には、素子自体が破壊される虞がある。
【0060】
図８は、実施の形態に係るゲート駆動回路１の動作モード１における電流の状態を示す説明図である。
【0061】
ゲート駆動回路１が動作を開始すると、動作モード１としてパルス電圧が印加され、図８においてループＬ１として示すように電流が流れる。
【0062】
これにより、コンデンサＣ１に電荷が蓄積される。
【0063】
次いで、動作モード２では、図９に示すように、ループＬ２、Ｌ３の電流の流れが生じる。
【0064】
そして、ループＬ３の電流の流れにより、ツェナーダイオードＤＺに逆方向電流が流れ、逆降伏電圧ＶＺが−６Ｖ発生する。
【0065】
このとき、Ｐ型パワーＭＯＳＦＥＴＱ１のゲート・ソース間には電位差が−６Ｖ生じ、Ｎ型パワーＭＯＳＦＥＴＱ２のゲート・ソース間には電位差が生じない。
【0066】
従って、Ｐ型パワーＭＯＳＦＥＴＱ１はＯＮ状態、Ｎ型パワーＭＯＳＦＥＴＱ２はＯＦＦ状態となる。
【0067】
これにより、半導体スイッチング素子２０のゲート・ソース間が短絡（ショート）され（ループＬ４参照）、ＯＮ状態が維持される。
【0068】
次いで、動作モード３では、図１０に示すように、ループＬ５、Ｌ６の電流の流れが生じる。
【0069】
コンデンサＣ２とＤＺ、半導体スイッチング素子２０のゲート・ソース間にＶＣ、ＶＺとしてそれぞれ−６Ｖの電圧が生じる。
【0070】
本実施例における半導体スイッチング素子２０のスレッショルド電圧は例えば−４Ｖであるので、半導体スイッチング素子２０はＯＦＦ状態となる。
【0071】
以降は、前記動作モード２と動作モード３が繰り返されて駆動される。
【0072】
これにより、半導体スイッチング素子２０をオン状態にする際のスパイク電圧の発生が抑制され、安定した駆動が可能となる。
【0074】
誘導性負荷のハーフブリッジインバータ回路２は、実施の形態に係るゲート駆動回路１ａ・１ｂがノードＮ１７を介して接続された構成を有している。
【0075】
なお、ゲート駆動回路１ａ・１ｂについては、実施の形態に係るゲート駆動回路１と同様の構成であるので、同一符号を付して詳細な説明は省略する。
【0076】
ゲート駆動回路１ａによって駆動される半導体スイッチング素子２０ａのドレイン端子は、電源３１のプラス側に接続される。
【0077】
また、ゲート駆動回路１ａ側のコンデンサＣ１は、ノードＮ１３を介して別途設けられるＰ型パワーＭＯＳＦＥＴＱ３とＮ型パワーＭＯＳＦＥＴＱ４の中間点に接続されている。
【0078】
Ｐ型パワーＭＯＳＦＥＴＱ３のドレイン端子は、ノードＮ１１を介して、ダイオードＤ３のカソード端子および電解コンデンサＣ４のプラス側に接続される。
【0079】
また、電解コンデンサＣ４のマイナス側は、ノードＮ１６を介してＮ型パワーＭＯＳＦＥＴＱ４のソース端子に接続される。
【0080】
Ｐ型パワーＭＯＳＦＥＴＱ３とＮ型パワーＭＯＳＦＥＴＱ４のゲート端子は、ノードＮ１２およびＮ１４を介してパルス電源１０ａに接続される。
【0081】
ダイオードＤ３のアノード端子は、ノードＮ１０を介して電源３０のプラス側およびゲート駆動回路１ｂ側のＰ型パワーＭＯＳＦＥＴＱ５に接続される。
【0082】
ゲート駆動回路１ｂによって駆動される半導体スイッチング素子２０ｂのソース端子は、ノードＮ８・Ｎ２２・Ｎ１８・Ｎ２５を介して、グランド電位および電源３０・３１のマイナス側に接続される。
【0083】
また、ゲート駆動回路１ｂ側のコンデンサＣ１は、ノードＮ２０を介して別途設けられるＰ型パワーＭＯＳＦＥＴＱ５とＮ型パワーＭＯＳＦＥＴＱ６の中間点に接続される。
【0084】
Ｐ型パワーＭＯＳＦＥＴＱ５とＮ型パワーＭＯＳＦＥＴＱ６のゲート端子は、ノードＮ１９を介してパルス電源１０ｂに接続される。
【0085】
また、ノードＮ１７を介してインダクタＬが接続されている。このインダクタＬの他端は、ノードＮ２３を介して、所定容量の電解コンデンサＣ３のプラス側および可変抵抗器Ｒに接続される。このような誘導性負荷は、例えば、モータなどを想定することができる。
【0086】
また、電解コンデンサＣ３のマイナス側および可変抵抗器Ｒの他端は、ノードＮ２４を介して、グランド電位等に接続される。
【0087】
なお、コンデンサＣ１、Ｃ２の容量は、例えば、約０．１μＦである。
【0089】
これにより、半導体スイッチング素子２０ａ・２０ｂをオン状態にする際のスパイク電圧の発生が抑制され、安定した駆動が可能となる。
【0090】
したがって、実施の形態に係るゲート駆動回路を適用したハーフブリッジインバータ回路２は、安定した誘導性負荷の駆動が可能となる。
【0091】
例えば、本実施の形態に係るゲート駆動回路は、電力変換装置に適用することができる。
【0092】
例えば、本実施の形態に係るゲート駆動回路は、上記のインバータ回路または上記の電力変換装置を用いた電気機器に適用することができる。
【0093】
[その他の実施の形態]上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0094】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【0095】
本発明に係るゲート駆動回路および電力変換装置は、ＤＣ−ＤＣコンバータ、インバータ、モータドライブ回路、三相モータ等に適用可能である。
【符号の説明】
【0096】
１、１ａ、１ｂ…ゲート駆動回路２…ハーフブリッジインバータ回路
１０、１０ａ、１０ｂ…パルス電圧源
２０、２０ａ、２０ｂ…半導体スイッチング素子
３０、３１…電源
１２１…Ｓｉ基板
１２２…バッファ層
１２３…チャネル層
１２４…電子供給層
１２５…ゲート電極
１２６…ソース電極
１２７…ドレイン電極
１２８…絶縁層
２００…ＧａＮ系半導体デバイス
Ｃ１、Ｃ２…コンデンサ
Ｃ３、Ｃ４…電解コンデンサ
Ｄ１、Ｄ２…ダイオード
ＤＺ…ツェナーダイオード
Ｌ…インダクタ
Ｎ１〜Ｎ２４…ノード
Ｑ１〜Ｑ６…パワーＭＯＳＦＥＴ
Ｒ…可変抵抗器