特許 6049044 基板ストレッサ領域を有する分割ゲートメモリセル及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6049044

(24)【登録日】2016年12月2日

(45)【発行日】2016年12月21日

(54)【発明の名称】基板ストレッサ領域を有する分割ゲートメモリセル及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20161212BHJP

   H01L 29/788 20060101ALI20161212BHJP

   H01L 29/792 20060101ALI20161212BHJP

   H01L 21/8247 20060101ALI20161212BHJP

   H01L 27/115 20060101ALI20161212BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/10 434

【請求項の数】11

【全頁数】12

(21)【出願番号】特願2015-534486(P2015-534486)

(86)(22)【出願日】2013年7月31日

(65)【公表番号】特表2015-536047(P2015-536047A)

(43)【公表日】2015年12月17日

(86)【国際出願番号】US2013052846

(87)【国際公開番号】WO2014051855

(87)【国際公開日】20140403

【審査請求日】2015年3月25日

(31)【優先権主張番号】13/631,490

(32)【優先日】2012年9月28日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】100092093

【弁理士】

【氏名又は名称】辻居 幸一

(74)【代理人】

【識別番号】100082005

【弁理士】

【氏名又は名称】熊倉 禎男

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(74)【代理人】

【識別番号】100121979

【弁理士】

【氏名又は名称】岩崎 吉信

(72)【発明者】

【氏名】タダヨニ マンダナ

(72)【発明者】

【氏名】ドー ニャン

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２００９−０４４１６４（ＪＰ，Ａ）

【文献】 特開２０１０−１４１００３（ＪＰ，Ａ）

【文献】 特開２００１−３２６２８９（ＪＰ，Ａ）

【文献】 特開２０１４−１０３３４５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６，２１／８２４７，

２７／１１５，

２９／７８８，２９／７９２

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって、
第１の導電型の半導体材料の基板と、
前記基板内で間にチャネル領域を有する、第２の導電型の前記基板内の第１及び第２の離間した領域と、
前記基板上にあって前記基板から絶縁された導電性浮遊ゲートであって、前記第１の領域及び前記チャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートと、
前記浮遊ゲートに横方向に隣接し、前記浮遊ゲートから絶縁された導電性の第２のゲートであって、前記チャネル領域の第２の部分の上に少なくとも部分的に配置され、かつ、それから絶縁された第２のゲートと、
前記チャネル領域の前記第２の部分及び前記第２のゲートの真下に前記基板に形成された埋め込みシリコンカーバイドのストレッサ領域と、を含み、
前記チャネル領域の前記第１の部分の真下には、埋め込みシリコンカーバイドのストレッサ領域が形成されていない、メモリデバイス。

【請求項2】

前記第２のゲートが、前記浮遊ゲートに横方向に隣接し前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上に延在し、前記浮遊ゲートから絶縁された第２の部分と、を有する、請求項１に記載のメモリデバイス。

【請求項3】

前記浮遊ゲートの一方の側の横にあり、前記浮遊ゲートから絶縁された導電性のプログラム／消去ゲートであって、前記第１の領域の上に少なくとも部分的に配置され、かつ、前記第１の領域から絶縁されたプログラム／消去ゲートをさらに含み、
前記第２のゲートは、前記浮遊ゲートの前記一方の側の反対側の横にあって、前記浮遊ゲートから絶縁される、請求項１に記載のメモリデバイス。

【請求項4】

前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された導電性の制御ゲートと、
前記浮遊ゲートの一方の側の横にあり、前記浮遊ゲートから絶縁された導電性の消去ゲートであって、前記第１の領域の上に少なくとも部分的に配置され、かつ、前記第１の領域から絶縁された消去ゲートと、をさらに含み、
前記第２のゲートは、前記浮遊ゲートの前記一方の側の反対側の横にあって、前記浮遊ゲートから絶縁される、請求項１に記載のメモリデバイス。

【請求項5】

前記ストレッサ領域の上の前記基板の表面部分が歪シリコン層であり、前記チャネル領域の前記第２の部分を形成するように、前記ストレッサ領域は前記基板の表面の真下に配置される、請求項１に記載のメモリデバイス。

【請求項6】

メモリデバイスを形成する方法であって、
第１の導電型の半導体材料の基板を提供する工程と、
前記基板内で間にチャネル領域を有する、第２の導電型の前記基板内の第１及び第２の離間した領域を形成する工程であって、前記チャネル領域が第１及び第２の部分を有する工程と、
前記チャネル領域の前記第２の部分の真下に前記基板に埋め込みシリコンカーバイドのストレッサ領域を形成する工程であって、前記チャネル領域の前記第１の部分の真下には、埋め込みシリコンカーバイドのストレッサ領域が形成されていない、工程と、
前記基板上にあって前記基板から絶縁された導電性浮遊ゲートであって、前記第１の領域及び前記チャネル領域の前記第１の部分の上に少なくとも部分的に配置される浮遊ゲートを形成する工程と、
前記浮遊ゲートに横方向に隣接し、前記浮遊ゲートから絶縁された導電性の第２のゲートであって、前記チャネル領域の前記第２の部分の上に少なくとも部分的に配置され、かつ、それから絶縁され、かつ、前記ストレッサ領域の上に配置される第２のゲートを形成する工程と、を含む方法。

【請求項7】

前記第２のゲートは、前記浮遊ゲートに横方向に隣接し前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上に延在し前記浮遊ゲートから絶縁された第２の部分と、を有する、請求項６に記載の方法。

【請求項8】

前記浮遊ゲートの一方の側の横にあり、前記浮遊ゲートから絶縁された導電性のプログラム／消去ゲートであって、前記第１の領域の上に少なくとも部分的に配置され、かつ、前記第１の領域から絶縁されたプログラム／消去ゲートを形成する工程をさらに含み、
前記第２のゲートは、前記浮遊ゲートの前記一方の側の反対側の横にあって、前記浮遊ゲートから絶縁される、請求項６に記載の方法。

【請求項9】

前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された導電性の制御ゲートを形成する工程と、
前記浮遊ゲートの一方の側の横にあり、前記浮遊ゲートから絶縁された導電性の消去ゲートであって、前記第１の領域の上に少なくとも部分的に配置され、かつ、前記第１の領域から絶縁された消去ゲートを形成する工程と、をさらに含み、
前記第２のゲートは、前記浮遊ゲートの前記一方の側の反対側の横にあって、前記浮遊ゲートから絶縁される、請求項６に記載の方法。

【請求項10】

前記ストレッサ領域の上の前記基板の表面部分が歪シリコン層であり、前記チャネル領域の前記第２の部分を形成するように、前記ストレッサ領域は前記基板の表面の真下に配置される、請求項６に記載の方法。

【請求項11】

前記基板の埋め込みシリコンカーバイドの前記ストレッサ領域を形成する前記工程は、 前記基板にリセス領域を形成するために前記基板の表面から半導体材料を選択的にエッチングする工程と、
前記リセス領域にシリコンカーバイドを成長させる工程と、
前記シリコンカーバイド上に半導体材料を堆積させる工程と、を含む、請求項６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、分割ゲート不揮発性フラッシュメモリセル及びその製造方法に関し、特にワードラインゲートの下の基板にストレッサ領域を有するメモリセルに関する。

【背景技術】

【0002】

選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有する分割ゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例えば米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号、並びに米国特許出願公開第２０１１／０１２７５９９号を参照されたい（これらは全て本明細書に、全体にわたりあらゆる目的で参照によって組み込まれる）。そのような分割ゲートメモリセルは、基板内にソースとドレインとの間に延在するチャネル領域を含む。チャネル領域は、浮遊ゲートの下に第１の部分（以下ＦＧチャネルと呼び、その導電性は浮遊ゲートによって制御される）、及び選択ゲートの下に第２の部分（以下「ＷＬチャネル」（ワードライン）、その導電性は選択ゲートによって制御される）を有する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

読み出し、プログラム、及び消去の性能を向上し、動作電圧を低減するために、様々な絶縁体及び他の厚さが最適化される場合がある。しかしながら、セルの形状の最適化だけでは行えない、更なるセルの最適化に対する必要性がある。

【課題を解決するための手段】

【0004】

優れたセルの最適化は、第１の導電型の半導体材料の基板と、基板内で間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域と、基板上にあって基板から絶縁された導電性浮遊ゲートであって、第１の領域及びチャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートと、浮遊ゲートに横方向に隣接し、浮遊ゲートから絶縁された導電性の第２のゲートであって、チャネル領域の第２の部分の上に少なくとも部分的に配置され、かつ、それから絶縁された第２のゲートと、第２のゲートの下の基板に形成された埋め込みシリコンカーバイドのストレッサ領域と、を有するメモリデバイスによって実現された。

【0005】

メモリデバイスを形成する方法は、第１の導電型の半導体材料の基板を提供する工程と、基板内で間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域を形成する工程であって、チャネル領域が第１及び第２の部分を有する工程と、基板に埋め込みシリコンカーバイドのストレッサ領域を形成する工程と、基板上にあって基板から絶縁された導電性浮遊ゲートであって、第１の領域及びチャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートを形成する工程と、浮遊ゲートに横方向に隣接し、浮遊ゲートから絶縁された導電性の第２のゲートであって、チャネル領域の第２の部分の上に少なくとも部分的に配置され、かつ、それから絶縁され、かつ、ストレッサ領域の上に配置される第２のゲートを形成する工程と、を含む。

【0006】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付の図面を見直すことによって明らかになる。

【図面の簡単な説明】

【0007】

【図1】本発明のストレッサ領域を有する４ゲートメモリセルの側断面図である。

【図2A】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2B】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2C】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2D】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2E】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2F】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2G】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2H】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2I】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2J】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2K】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2L】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図2M】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。

【図3】本発明のストレッサ領域を有する３ゲートメモリセルの側断面図である。

【図4】本発明のストレッサ領域を有する２ゲートメモリセルの側断面図である。

【発明を実施するための形態】

【0008】

図１は、本発明の不揮発性メモリセル１０の断面図を示す。図１のメモリセル１０は、本発明の手法から利益を得ることができるタイプの例示であるが、ほんの一実施例であり、限定するものと見なされるべきではない。メモリセル１０は、実質的に単結晶シリコンなどの第１の導電型（例えばＰ導電型）の単結晶基板１２で製造される。基板１２内は、第２の導電型の領域１４である。第１の導電型がＰである場合は、第２の導電型はＮである。領域１４から離間しているのは、第２の導電型の別の領域１６である。領域１４と１６との間は、ＷＬチャネル１８ａ及びＦＧチャネル１８ｂを含むチャネル領域１８であり、領域１４と領域１６との間で電荷の伝導を提供する。

【0009】

基板１２の上方に位置付けられ、基板１２から離間して絶縁されているのは、ワードライン２０としても知られる選択ゲート２０である。選択ゲート２０は、チャネル領域１８の第１の部分（即ち、ＷＬチャネル部分１８ａ）の上に位置付けられる。チャネル領域１８のＷＬチャネル部分１８ａは、領域１４に直ぐに当接する。したがって、選択ゲート２０は、領域１４とほとんど重ならないか、又は全く重ならない。浮遊ゲート２２もまた、基板１２の上方に位置付けられ、基板１２から離間して絶縁される。浮遊ゲート２２は、チャネル領域１８の第２の部分（即ち、ＦＧチャネル部分１８ｂ）及び領域１６の一部の上に位置付けられる。チャネル領域１８のＦＧチャネル部分１８ｂは、チャネル領域１８のＷＬチャネル部分１８ａとは異なる。したがって、浮遊ゲート２２は、選択ゲート２０から横方向に離間して絶縁され、選択ゲート２０に隣接する。消去ゲート２４は、領域１６の上に位置付けられ、領域１６から離間して、基板１２から絶縁される。消去ゲート２４は、浮遊ゲート２２から横方向に絶縁され離間する。選択ゲート２０は、浮遊ゲート２２の片側に寄り、消去ゲート２４は、浮遊ゲート２２の別の側に寄る。最後に、浮遊ゲート２２の上方に位置付けられ、そこから絶縁され離間しているのは、制御ゲート２６である。制御ゲート２６は、消去ゲート２４と選択ゲート２０との間に位置付けられ、これらから絶縁される。

【0010】

ＷＬチャネル１８ａは、選択ゲート２０の下の基板１２に埋め込みシリコンカーバイドのストレッサ領域１９を含む。ストレッサ領域１９は、ストレッサ領域１９の上の歪シリコン層１９ａの形でＷＬチャネル１８ａに引張歪を誘発する。ストレッサ領域１９及び歪シリコン層１９ａは電子移動度を増強させて、目標読み出し電流（Ｉｒｅａｄ）を維持しながらオフ読み出し電流（Ｉｏｆｆ）を減少させるために用いられるより高いしきい値電圧（Ｖｔ）を可能にする。さらに、その広いバンドギャップにより、シリコンカーバイドストレッサ領域１９は電子輸送に対するエネルギー障壁を導き、それはＩｏｆｆをさらに減少させる。

【0011】

セルサイズが縮小されるので、本発明は重要である。具体的には、ＷＬチャネル部分１８ａの長さがより短縮化され、ワードラインしきい値電圧（Ｖｔｗｌ）が所望のセル電流に対して最適化されるので、読み出し動作中のリークは４倍に増加する可能性がある。下記の表１は、ワードラインの限界寸法が０．１５μｍから０．１１μｍに縮小される場合のメモリセル１０（ストレッサ領域１９がない）の動作性能パラメータの変化を示す。

【0012】

【表1】

【0013】

より小さいメモリセル寸法は、結果として、Ｖｔが１０パーセント以上低下すると共に、オフ読み出し電流（Ｉｏｆｆ）が４倍になる。

【0014】

しかし、下記の表２は、ストレッサ領域１９のない、及びストレッサ領域１９のある０．１１μｍのワードライン限界寸法を有するメモリセル１０の動作性能パラメータを示す。

【0015】

【表2】

【0016】

ストレッサ領域１９を含むことによって、オフ読み出し電流（Ｉｏｆｆ）が本質的に０．１５μｍメモリセルのそれに減少する（即ち１／４に低下する）が、高い読み出し電流（Ｉｒｅａｄ）及び高電圧Ｖｔは維持される。したがって、ストレッサ領域１９は、メモリセル１０の性能を著しく高める（目標Ｉｒｅａｄを維持しながらＩｏｆｆを減少させるために用いられるより高いＶｔを可能にし、さらに電子輸送に対するエネルギー障壁を導くことによりＩｏｆｆをさらに減少させる）。

【0017】

図２Ａ〜図２Ｍは、４ゲート不揮発性メモリセル１０を製造するプロセスにおける工程の断面図を示す。図２Ａから始まり、二酸化シリコン４０の層が、基板１２（例えばＰ型単結晶シリコン）の上に形成される。９０〜１２０ｎｍのプロセスでは、二酸化シリコンの層４０は、約８０〜１００オングストロームであり得る。その後、ポリシリコン（又はアモルファスシリコン）の第１の層４２が、二酸化シリコンの層４０の上に堆積又は形成される。ポリシリコンの第１の層４２は、約３００〜８００オングストロームであり得る。ポリシリコンの第１の層４２は、その後選択ゲート２０に垂直の方向にパターン化される。

【0018】

図２Ｂを参照すると、二酸化シリコン（又は更には、ＯＮＯなどの複合層）などの別の絶縁層４４は、ポリシリコンの第１の層４２上に堆積されるか、又は形成される。材料が二酸化シリコンであるかＯＮＯであるかに応じて、層４４は、約１００〜２００オングストロームであり得る。ポリシリコンの第２の層４６は、次に層４４上に堆積されるか、又は形成される。ポリシリコンの第２の層４６は、約５００〜４０００オングストロームの厚さであり得る。絶縁体の別の層４８は、ポリシリコンの第２の層４６上に堆積されるか、又は形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態では、層４８は、窒化ケイ素４８ａ、二酸化シリコン４８ｂ、及び窒化ケイ素４８ｃを含む複合層であり、その寸法は、層４８ａについては２００〜６００オングストローム、層４８ｂについては２００〜６００オングストローム、及び層４８ｃについては５００〜３０００オングストロームであり得る。

【0019】

図２Ｃを参照すると、フォトレジスト材料（図示せず）は、図２Ｂに示される構造の上に堆積され、またマスキング工程が形成されて、フォトレジスト材料の選択された部分を露出する。フォトレジストは発達し、そのフォトレジストをマスクとして使用して、構造がエッチングされる。複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、次にポリシリコンの第１の層４２が露出されるまで異方性エッチングされる。これに伴う構造を図２Ｃに示す。２つの「積層体」Ｓ１及びＳ２だけが示されるが、互いに分離した多くのそのような「積層体」が存在することは明らかである。

【0020】

図２Ｄを参照すると、二酸化シリコン４９は、その構造上に堆積されるか、又は形成される。この後に窒化ケイ素層５０の堆積が続く。二酸化シリコン４９及び窒化ケイ素５０は、異方性エッチングされ、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン４９及び窒化ケイ素５０の混合である）スペーサ５１を残す。これに伴う構造を図２Ｄに示す。

【0021】

図２Ｅを参照すると、フォトレジストマスクは、積層体Ｓ１とＳ２との間、及び他の代替の対の積層体の間の領域上に形成される。この議論のために、積層体Ｓ１とＳ２との間のこの領域を「内側領域」と呼び、フォトレジストによって覆われない領域を「外側領域」と呼ぶ。外側領域内の露出した第１のポリシリコン４２は、異方性エッチングされる。酸化物層４０は、同様に異方性エッチングされる。これに伴う構造を図２Ｅに示す。

【0022】

図２Ｆを参照すると、フォトレジスト材料は、図２Ｅに示される構造から除去される。酸化物の層５２が、次に堆積されるか、又は形成される。酸化物層５２は次に、積層体Ｓ１及びＳ２に隣接したスペーサ５２を残す異方性エッチングの対象となる。これに伴う構造を図２Ｆに示す。

【0023】

図２Ｇを参照すると、フォトレジスト材料は、次に堆積され、またマスクされて積層体Ｓ１とＳ２との間の内側領域内の開口部を残す。再度、図２Ｅに示される図面と同様に、フォトレジストは他の代替の対の積層体間にある。積層体Ｓ１とＳ２との（及び他の代替の対の積層体）間の内側領域内のポリシリコン４２は、異方性エッチングされる。ポリシリコン４２の下の二酸化シリコン層４０もまた、異方性エッチングされてもよい。これに伴う構造は、領域１６を形成する高電圧イオン注入の対象となる。これに伴う構造を図２Ｇに示す。

【0024】

図２Ｈを参照すると、内側領域内の積層体Ｓ１及びＳ２に隣接する酸化物スペーサ５２は、例えばウェットエッチング又はドライ等方性エッチングによって除去される。図２Ｉを参照すると、積層体Ｓ１及びＳ２の外側領域内のフォトレジスト材料は除去される。二酸化シリコン５４は、至る所に堆積されるか、又は形成される。これに伴う構造を図２Ｉに示す。

【0025】

図２Ｊを参照すると、この構造は、再度フォトレジスト材料によって覆われ、またマスキング工程が実施されて積層体Ｓ１及びＳ２の外側領域を露出し、かつ積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料を残す。酸化物異方性エッチングは、積層体Ｓ１及びＳ２の外側領域内のスペーサ５４の厚さを低減するため、また二酸化シリコンを外側領域内の露出したシリコン基板１２から完全に除去するために実施される。これに伴う構造を図２Ｊに示す。

【0026】

図２Ｋを参照すると、シリコンカーバイド領域がエピタキシャル成長によって形成され、基板１２に埋め込みシリコンカーバイドのストレッサ領域１９を形成する。ＷＬチャネル注入（ＷＬチャネル領域１８ａの）の前に、基板１２の表面から選択的にシリコンをエッチングするためにフォトリソグラフィマスキングプロセスが用いられ、シリコンカーバイド層が意図されるリセス領域を形成する。それから、所望の厚さを有するシリコンカーバイド層は、選択的エピタキシーによりリセス領域で成長される。次に、化学的気相成長法により、Ｓｉの薄層がシリコンカーバイド層（結果として歪シリコン層１９ａになる）の上部に堆積される。それから、二酸化シリコンの薄層５６が構造上に形成される。この酸化物層５６は、選択ゲートと基板１２との間のゲート酸化物である。

【0027】

図２Ｌを参照すると、ポリシリコンは至る所に堆積され、これは次に、コモン領域１６を共有しながら互いに隣接する２つのメモリセル１０の選択ゲート２０を形成する積層体Ｓ１及びＳ２の外側領域内のスペーサを形成する異方性エッチングの対象となる。加えて、積層体Ｓ１及びＳ２の内側領域内のスペーサは結合されて、２つの隣接するメモリセル１０によって共有される単一の消去ゲート２４を形成する。

【0028】

図２Ｍを参照すると、絶縁体の層６２が構造上に堆積され、選択ゲート２０の隣にスペーサ６２を形成するように異方性エッチングされる。絶縁体６２は、二酸化シリコン及び窒化ケイ素を含む複合層であり得る。その後、イオン注入工程が実施され、領域１４を形成する。別の面でこれらのメモリセルのそれぞれがコモン領域１４を共有する。絶縁体層及び金属化層は、その後堆積され、ビット線７０及びビット線コンタクト７２を形成するようにパターン化される。プログラム、読み出し、及び消去の操作並びに特に適用される電圧は、米国特許第６，７４７，３１０号に記載のものと同じであってよく、その開示は全体にわたり本明細書に参照として組み込まれる。結果として得られるメモリセル１０は、図２Ｍに図示される。

【0029】

ＷＬチャネルにおけるストレッサ領域１９の形成を他の分割ゲートメモリセル構成に実装することができる。例えば、米国特許第７，３１５，０５６号は、３ゲート（浮遊ゲート、制御ゲート、及びプログラム／消去ゲート）による分割ゲートメモリセルを開示し、あらゆる目的で全体にわたり本明細書に参照として組み込まれる。図３は、ＷＬチャネル内にストレッサ領域１９を含むように改善された３ゲートメモリセルを示す。具体的には、このメモリセル構成は、浮遊ゲート８０、浮遊ゲート８０に横方向に隣接して浮遊８０の上に延在する制御ゲート８２、及び浮遊ゲート８０の別の側にあって浮遊ゲート８０の上に延在するプログラム／消去ゲート８４を含む。

【0030】

米国特許第５，０２９，１３０号は、２ゲート（浮遊ゲート及び制御ゲート）による分割ゲートメモリセルを開示し、あらゆる目的で全体にわたり本明細書に参照として組み込まれる。図４は、ＦＧチャネル内にストレッサ領域１９を含むように改善された２ゲートメモリセルを示す。具体的には、このメモリセル構成は、浮遊ゲート９０、及び浮遊ゲート９０に横方向に隣接して浮遊ゲート９０の上に延在する制御ゲート９２を含む。

【0031】

本発明は、本明細書で上述及び例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述される材料、プロセス、及び数値例は単に例示であり、特許請求の範囲を限定すると見なされるべきではない。例えば、特許請求及び明細書を見てわかるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0032】

本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取り付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図2L】

【図2M】

【図3】

【図4】