特許 6053752 カスタマイズされた占有面積を有する極薄パワートランジスタ及び同期バックコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6053752

(24)【登録日】2016年12月9日

(45)【発行日】2016年12月27日

(54)【発明の名称】カスタマイズされた占有面積を有する極薄パワートランジスタ及び同期バックコンバータ

(51)【国際特許分類】

   H01L 25/07 20060101AFI20161219BHJP

   H01L 25/18 20060101ALI20161219BHJP

   H01L 23/50 20060101ALI20161219BHJP

【ＦＩ】

   H01L25/04 C

   H01L23/50 R

【請求項の数】15

【全頁数】16

(21)【出願番号】特願2014-504075(P2014-504075)

(86)(22)【出願日】2012年4月9日

(65)【公表番号】特表2014-515189(P2014-515189A)

(43)【公表日】2014年6月26日

(86)【国際出願番号】US2012032788

(87)【国際公開番号】WO2013106050

(87)【国際公開日】20130718

【審査請求日】2015年4月8日

(31)【優先権主張番号】13/082,147

(32)【優先日】2011年4月7日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】ファン エイ エルボソメール

(72)【発明者】

【氏名】オスバルド ジェイ ロペス

(72)【発明者】

【氏名】ジョナサン エイ ノキル

【審査官】 秋山 直人

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／０１４８３４６（ＵＳ，Ａ１）

【文献】 特開２００４−２７３９７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２３／５０

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

パワートランジスタパッケージであって、
プレートと、前記プレートから間隔が開けられた同一平面ストリップとを含むリードフレームであって、前記プレートが第１の厚みを有し、前記ストリップが前記第１の厚みより小さい第２の厚みを有し、前記プレートと前記ストリップとが端子を有する、前記リードフレームと、
第３の厚みと、１つのチップ側の第１及び第２のコンタクトパッドと、反対のチップ側の第３のコンタクトパッドとを有する電界効果パワートランジスタチップであって、前記第１のパッドが前記プレートに取り付けられ、前記第２のパッドが前記ストリップに取り付けられ、前記第３のパッドが前記端子と同一平面にある、前記電界効果パワートランジスタチップと、
プレートとストリップとの間の前記厚みの差と、チップと端子との間のスペースとを充填する封入化合物であって、前記化合物が、前記プレートと同一平面にある表面と、前記第３のパッド及び前記端子と同一平面にある反対の表面とを有し、前記表面間の距離が前記第１の厚みと第３の厚みとの合計に等しい、前記封入化合物と、
を含む、パワートランジスタパッケージ。

【請求項2】

請求項１に記載のパッケージであって、
前記プレートに取り付けられたヒートシンクを更に含む、パッケージ。

【請求項3】

請求項１に記載のパッケージであって、
前記トランジスタのパッドと、前記プレートとストリップとの前記取り付けが、はんだ、導電接着剤、ｚ軸導体、カーボンチューブ及びグラフェン材料を含むグループから選択される材料の層を含む、パッケージ。

【請求項4】

請求項３に記載のパッケージであって、
前記端子が、はんだ、導電接着剤、ｚ軸導体、カーボンチューブ及びグラフェン材料を含むグループから選択される材料の層によって、前記プレートとストリップとに取り付けられる、パッケージ。

【請求項5】

請求項１に記載のパッケージであって、
前記リードフレームと前記端子とが同じ金属でつくられる、パッケージ。

【請求項6】

請求項１に記載のパッケージであって、
前記リードフレームと前記端子とが異なる金属でつくられる、パッケージ。

【請求項7】

請求項１に記載のパッケージであって、
前記第３のパッドと前記端子とを覆うためにパターニングされた堆積された金属層を更に含む、パッケージ。

【請求項8】

請求項７に記載のパッケージであって、
前記堆積された層の前記金属が、スズ、銅、銅とニッケルとスズの連続層から選択される、パッケージ。

【請求項9】

請求項８に記載のパッケージであって、
前記堆積された金属層がカスタマイズされたパターンでパターニングされる、パッケージ。

【請求項10】

請求項１に記載のパッケージであって、
前記パッケージが金属クリップとワイヤとが無い、パッケージ。

【請求項11】

パワー電界効果トランジスタパッケージを製造するための方法であって、
プレートと、前記プレートから間隔が開けられた同一平面ストリップとを含むリードフレームを提供する工程であって、前記プレートが第１の厚みを有し、前記ストリップが前記第１の厚みより小さい第２の厚みを有する、前記リードフレームを提供する工程と、
第３の厚みと、１つのチップ側の第１及び第２のコンタクトパッドと、反対のチップ側の第３のコンタクトパッドとを有する電界効果パワートランジスタチップを提供する工程と、
前記第１のパッドを前記プレートに、前記第２のパッドを前記ストリップに取り付ける工程と、
端子が前記第３のコンタクトパッドと同一平面にあるように、前記端子を前記プレートと前記ストリップとに同時に取り付ける工程と、
プレートとストリップとの間の前記厚みの差と、チップと端子との間のスペースとを封入化合物で充填する工程であって、前記封入化合物が、前記プレートと同一平面にある表面と、前記第３のパッド及び端子と同一平面にある反対の表面とを有し、それによって、チップ、リードフレーム及び端子が、前記第１の厚みと第３の厚みとの合計に等しい厚みを有するパッケージに統合される、前記充填する工程と、
を含む、方法。

【請求項12】

請求項１１に記載の方法であって、
前記トランジスタのパッドを前記プレートと前記ストリップとに取り付ける工程が、はんだ、導電接着剤、ｚ軸導体、カーボンチューブ及びグラフェン材料を含むグループから選択される材料の層を含む、方法。

【請求項13】

請求項１２に記載の方法であって、
前記端子を前記プレートとストリップとに取り付ける工程が、はんだ、導電接着剤、ｚ軸導体、カーボンチューブ及びグラフェン材料を含むグループから選択される材料の層を含む、方法。

【請求項14】

請求項１１に記載の方法であって、
前記第３のパッドと前記端子とを有する前記パッケージ表面上に金属層を堆積する工程と、前記第３のパッドと前記端子とを覆うために前記金属層をパターニングする工程とを更に含む、方法。

【請求項15】

請求項１４に記載の方法であって、
前記堆積する工程がスクリーン印刷技法を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に半導体デバイス及びプロセスの分野に関し、より具体的には、非常に薄いが熱効率の良い電源モジュールのシステム構造及び製造方法に関する。

【背景技術】

【0002】

パワースイッチングデバイスの一般群の中には、ＤＣ／ＤＣ電源回路、特にスイッチドモード電源回路がある。新たな電力送達要件に特に適しているのが、直列に接続され共通スイッチノードによって互いに結合された、２つのパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）を備える、同期バックコンバータである。バックコンバータにおいて、制御ＦＥＴチップは供給電圧Ｖ_ＩＮとＬＣ出力フィルタとの間に接続され、同期（ｓｙｎｃ）ＦＥＴチップはＬＣ出力フィルタと接地電位との間に接続される。

【0003】

制御ＦＥＴチップ及び同期ＦＥＴチップのゲートは、コンバータのドライバとして動作する集積回路（ＩＣ）を含む半導体チップに接続され、このドライバはコントローラＩＣに接続される。好ましくは、ドライバ及びコントローラＩＣの両方が単一チップ上に集積され、この単一チップは接地電位にも接続される。

【0004】

現在の多くのパワースイッチングデバイスの場合、パワーＭＯＳＦＥＴのチップ並びにドライバ及びコントローラＩＣのチップは、個々の構成要素としてアセンブルされる。各チップは典型的には、金属製リードフレームの長方形又は正方形のパッドに取り付けられ、このパッドは出力端子としてのリードで囲まれている。リードは一般に、カンチレバーエクステンション無しで形作られ、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏ−Ｌｅａｄ）デバイス又はＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏ−Ｌｅａｄ）デバイスの様式で配される。チップからリードへの電気接続はボンディングワイヤによって提供され、ワイヤはその長さ及び抵抗のため、電力回路内にかなりの寄生インダクタンスを導入する。各アセンブリは、典型的にはプラスチック封入でパッケージングされ、パッケージングされた構成要素は電源システムのボードアセンブリ用の個別のビルディングブロックとして用いられる。

【0005】

他のパワースイッチングデバイスにおいて、パワーＭＯＳＦＥＴチップ及びドライバアンドコントローラＩＣはリードフレームパッド上に水平に並べてアセンブルされ、リードフレームパッドはデバイス出力端子として働くリードによってすべての４辺で囲まれる。リードはＱＦＮ又はＳＯＮ様式で形作られる。チップとリードとの間の電気接続はボンディングワイヤによって提供される。デバイスはプラスチック封入でパッケージングされる。

【0006】

最近導入された幾つかの高度なアセンブリにおいて、クリップが多くの接続ワイヤを置き換えている。これらのクリップは、幅が広く、最低限の寄生インダクタンスを導入する。しかしながら、垂直電流フローを伴うパワーＭＯＳＦＥＴチップにおいて、クリップは、制御ＦＥＴチップのフロント（表面）金属を同期ＦＥＴチップのリードフレームに接続する必要がある。この手法は場所を取り、モジュールの占有面積（footprint）を増加させる。

【0007】

さらに別の最近導入されたパワーＭＯＳＦＥＴアセンブリにおいて、一方のダイ側に第１及び第２の端子を、反対のダイ側に第３の端子を備えた、パワーチップの２つの部分に分割されたアセンブリパッドをリードフレームに提供することによって、クリップとワイヤボンドとの接続が回避される。このチップは、第１の端子が一方のパッド部に接し、第２の端子が他方のパッド部に接するように、（金属バンプ、又はシリンジから供給されるはんだペーストを用いて）リードフレームパッド上にフリップアセンブルされる。両方のリードフレーム部は、フリップアセンブリ後にリムが第３の端子と同一平面にあるように湾曲したリムを有するため、３つのＭＯＳＦＥＴ端子を印刷回路基板（ＰＣＢ）に取り付けることができる。この取り付け後、リードフレームパッドはＰＣＢから離れるが、それは２つのダイ端子を提供する２つの部分に分割されるため、パッドにヒートシンクを取り付けることはできない。

【0008】

さらに別の最近導入されたパワーＭＯＳＦＥＴパッケージにおいて、リードフレームには、ＰＣＢに取り付け可能な２つの部分に分割されたフラットパッドが提供される。パワーチップの第１及び第２の端子がこれらのパッド部分に取り付けられる。リードフレームパッドから離れた第３のチップ端子が、３つのダイ端子すべてがＰＣＢ上にアセンブル可能なようにリードフレームのリードに向かって湾曲したリムを有する金属チップによってコンタクトされる。このチップは、第３のチップ端子を冷却するためのヒートシンクをクリップに取り付けることが可能な充分な厚みの金属でつくられる。したがってＭＯＳＦＥＴパッケージは、リードフレーム・チップ・クリップの３層構造を有する。

【発明の概要】

【発明が解決しようとする課題】

【0009】

出願人は、ハンドヘルド、ラップトップ、自動車用、及び医療用の製品など多岐にわたる市場において広く普及しているパワーコンバータの応用例は、極めて薄いにもかかわらず、理論的に最高に近い熱効率及び電気効率を提供する、ＭＯＳ電界効果トランジスタ（ＦＥＴ）及びコンバータ用のパッケージを必要とすることを認識した。出願人は、リードフレーム、チップ、及びクリップの厚みを組み合わせた既存のＭＯＳＦＥＴの３層構造は、多くの新しい応用例にとって厚すぎるものとみなした。加えてこれらのデバイスは、寄生の電気及び熱抵抗によって負担をかけられる傾向があり、最高の熱及び電気効率に到達できない傾向がある。顧客にとって使いやすくするための更に新しいニーズとして、出願人は、好ましくはパワーＦＥＴパッケージが、最初に占有面積を修正するという面倒な問題無しに、印刷回路基板（ＰＣＢ）への直接的な実装を可能にすべきであることを認識した。

【課題を解決するための手段】

【0010】

出願人は、リードフレームに取り付けられたＦＥＴチップの２層アセンブリを見出したとき、高パワーＭＯＳＦＥＴパッケージ全体の厚みを低減する問題を解決し、その結果、パッケージは、パッケージの一方の側に第１、第２、及び第３の端子を備え、パッケージの反対の側に第１、第２、及び第３の端子を備えるものとなり、反対の側の端子は強力な冷却に利用可能である。反対の側の単独端子は、２つの別個の厚みを有する部分を有するリードフレームパッド上にＦＥＴチップをアセンブルすることによって達成され、封入後、薄い方の部分は絶縁材料の被覆下に遮蔽され、遮蔽されていない厚い方の部分は露出され、冷却に利用可能なままである。

【0011】

好ましい実施形態の例において、第１の端子はＦＥＴのソースであり、第２の端子はドレインであり、第３の端子はゲートである。３つの端子はすべて一方のパッケージ側に示され、ＰＣＢへの取り付けに利用可能である。反対のパッケージ側の単独端子は厚い方のリードフレーム部分に取り付けられたＦＥＴのソースである。したがって、このパッケージは２層構造、及び、チップの厚みと厚いリードフレーム部分の厚みとの合計からなる厚み、例示の実施形態では合計０．５ｍｍ未満、を有する。例えば厚いリードフレーム部分に取り付けられたヒートシンクによって冷却される場合、ＦＥＴパッケージは３５Ａまで処理可能である。

【0012】

例示の２層ＦＥＴダイパッケージの製造は、２つのフラット部分を有するリードフレームパッドで開始される。第１の部分は第１の厚みを有し、第２の部分は第１の厚みより小さい第２の厚みを有する。両方の部分の一方の表面は同一平面にあるため、ＦＥＴチップを取り付けるための平面を提供し、反対の表面は厚みの差によって生じるステップを示す。次に、ＦＥＴダイはパッド部分にわたって取り付けられ、例として、ソースは第１の部分に結合され、ゲートは第２の部分に結合され、取り付けの好ましい方法ははんだスクリーン印刷である。次に、パッド部分の同一平面に、（好ましくははんだスクリーン印刷を用いて）２つの部分の端子として金属部分が付加される。取り付けられる端子の高さは、端子が取り付けられないダイ表面と同一平面となるように選択され、この例では、取り付けられないダイ表面はＦＥＴドレインである。

【0013】

以下の封入プロセスにおいて、前述の厚みのステップは封入化合物で充填され、それによって薄い方のパッド部分の表面は絶縁材料の下に隠され、厚い方のパッド部分の表面は露出したままである。この露出したリードフレーム表面は、ＦＥＴの動作電流によって生じる熱を直接冷却するのに適したヒートシンクの取り付けに利用可能である。

【図面の簡単な説明】

【0014】

【図1】透明な封入化合物を備えたパワー電界効果トランジスタ（ＦＥＴ）パッケージの頂部側の透視図における本発明の実施形態を示す。

【0015】

【図2】透明な封入化合物を備えたパワーＦＥＴパッケージの底部側の透視図における、図１と同じ実施形態を示す。

【0016】

【図3】透明な封入化合物を備えたパワーＦＥＴパッケージの頂部側の透視図における別の実施形態を示す。

【0017】

【図4】透明な封入化合物を備えたパワーＦＥＴパッケージの底部側の透視図における、図３と同じ実施形態を示す。

【0018】

【図5】利用可能なプレート及びストリップ領域よりもかなり小さなチップを示す、底部側から見たパワーＦＥＴパッケージの別の実施形態を示す。

【0019】

【図6】ＰＣＢ上のアセンブリのために従来の占有面積を適合させるようにパターニングされた、堆積されたメタライゼーション層を備えた図５の実施形態を示す。

【0020】

【図7】底部から見た別の実施形態を示す。デュアルチップは、頂部側上に露出されたスイッチノード（図示せず）として動作するリードフレームの厚い方のプレートを備えた、同期バックコンバータのためのビルディングブロックである。

【0021】

図８から図１２は、パワーＦＥＴに関する２層パッケージの製造プロセスフローの或る工程を示す。

【0022】

【図8】第１の厚みのフラットプレート及び第１の厚みより小さな第２の厚みのフラットストリップを含む、リードフレームの同一平面の斜視図である。

【0023】

【図9】図８のリードフレームプレート及びストリップに付けられる、はんだペーストなどの取り付け材料のパッチの斜視図である。

【0024】

【図10】図９のリードフレームに取り付けられたパワーＦＥＴチップの斜視図である。

【0025】

【図11】リードフレームに取り付ける工程の準備ができた、図１０のリードフレームと整合された端子を含む複数の部品片を示す。

【0026】

【図12】端子を取り付けた後でありパッケージング材料内にアセンブリを封入する前の、リードフレーム上のチップアセンブリを示す。

【発明を実施するための形態】

【0027】

図１及び図２は、本発明の例示の実施形態である、マザーボードなどの基板上のアセンブリが企図された半導体パワーデバイスのパッケージを示す。このパッケージは、大電流（例えば２０から３５Ａ）を処理し、そのためかなりの熱を生成する、パワー電界効果トランジスタ（ＦＥＴ）、パワースイッチ、パワーコンバータをパッケージングするために特に有用である。全体として１００で示すパッケージは、２つの視点から見られている。一方の視点は、本明細書では頂部図と呼ばれ、図１に示されており、ボードアセンブリ後に見られるようなパッケージを示す。他方の視点は、本明細書では底部図と呼ばれ、図２に示されており、取り付け前のボードから見られるようなパッケージを示す。明確にするため、図１及び図２のパッケージは、透明な絶縁化合物１３０内に封入されるものと想定され、実際には、この化合物は、半導体チップを可視波長型の光から保護するために不透明でなければならない（例えば黒色エポキシベースの成形化合物）。

【0028】

図１及び図２は、デバイス１００が、平坦な頂部表面１０１、平坦な底部表面１０２、頂部表面及び底部表面と直角の側面１０３、並びにデバイスの横寸法に比べて小さい厚み１０４を有することを示す。好ましい厚み範囲は０．５ｍｍ未満であり、例えば０．４２ｍｍ〜０．４５ｍｍである。頂部表面１０１で露出される大きな金属領域１１１は、１１０で示すフラットリードフレームプレートに属する。

【0029】

リードフレームプレート１１０は、金属領域１１１を通じて大量の熱を周囲に放散することが可能である。プレート１１０の領域１１１の反対側の表面１１２に取り付けられるパワーチップ２１０の動作中、熱エネルギーが生成される。金属領域１１１にヒートシンクが取り付けられると、熱の放散は大幅に高められ得る。ヒートシンクの取り付けを容易にするために、スズ又はニッケルの層などのはんだ付け可能な冶金準備を金属領域１１１に提供することが有利である。プレート１１０は、好ましくは銅又は銅合金でつくられ、他の代替例には、鉄ニッケル合金（４２アロイなど）、アルミニウム、及びコバール（登録商標）が含まれる。プレート厚み１１０ａは、好ましくは約０．１５ｍｍ〜０．２５ｍｍであるが、これより薄くても又は厚くてもよい。プレート厚み１１０ａは、本明細書では第１の厚み１１０ａと呼ばれる。

【0030】

リードフレームプレート１１０は、パッケージデバイス１００の第１の層を構成する。本明細書で用いられる場合、層は、積み重ねられたいくつかのうちの１つである、材料の伸張セクションを指す。図１に示されるように、プレート１１０は、その拡張部にわたって均一の厚み１１０ａを有し得、或いは、封入化合物への堅固な固定及び接着を強化するために、１つ又は複数の薄くされた部分を有し得る。薄くされた部分が含まれる場合、それらは好ましくは同じ製造工程によって作成されるため、それらの厚みはストリップ１２０の厚み１２０ａと同じである（以下を参照のこと）。

【0031】

ＦＥＴチップは図２で強調されている。電界効果トランジスタとして、チップ２１０は３つのコンタクトパッドを有する。第１及び第２のコンタクトパッドは一方のチップ側にあり、この側と第１及び第２のコンタクトパッドとは図２内に示されていない。第３のコンタクトパッドは反対のチップ側にあり、図２内では、底部表面１０２で露出される大きな金属領域２１１として示されている。領域２１１は、印刷回路基板（ＰＣＢ）などの基板の金属領域へのはんだ取り付けを可能にするための、はんだ付け可能な冶金組成物を有する。コンタクトパッド２１１は、本明細書では第３のコンタクトパッドと呼ばれる。コンタクトパッド２１１の領域の大きなサイズが、パワーチップ２１０の動作中に生成されるかなりの量の熱の放散を可能にする。ＰＣＢメタライゼーションに取り付けられる場合、ボードはヒートシンクとして働く。

【0032】

例示の実施形態において、チップ２１０は、シリコン、ガリウムヒ素、別のＩＩＩ−Ｖ化合物、又はＩＩ−ＶＩ化合物でつくられる、電界効果トランジスタ又は別のトランジスタであり得る。チップ２１０は厚み２１０ａを有し、この厚みは、本明細書では第３の厚み２１０ａと呼ばれる。第３の厚み２１０ａは、好ましくは約０．１０ｍｍ〜０．２５ｍｍの範囲であるが、これより厚くても又は薄くても良い。チップ２１０は、パッケージデバイス１００の第２層を構成する。図１及び図２に示すように、デバイスパッケージ１００は２層デバイスであり、第１層としてのプレート１１０は第２層としてのチップ２１０の頂部上に位置する。デバイスパッケージ１００は、金属クリップ及びボンディングワイヤが無いため、第３層を含まない。したがって、デバイス厚み１０４は実質的に、プレート厚み１１０ａ及びチップ厚み２１０ａの合計である。デバイス厚み１０４は０．２５ｍｍ〜０．５０ｍｍで変動し得、好ましくは０．２５ｍｍ〜０．３０ｍｍである。

【0033】

コンタクトパッド２１１には、複数のリード２１２が近接している。いくつかの実施形態において、リード２１２は、リードフレームを製造するために用いられるオリジナルの金属シートからスタンピング又はハーフエッチングされる。リード２１２の高さはおよそ０．１０ｍｍ〜０．１３ｍｍであり得る。これらの実施形態において、リード２１２はプレート１１０及びストリップ１２０と同じ金属でつくられる。他の実施形態において、リード２１２は別々にフラットプレート１１０に取り付けられ得る（プロセスフローは以下を参照のこと）。それらの実施形態において、リード２１２は、プレート１１０及びストリップ１２０と同じ金属でつくられてもよく、又は異なる金属でつくられてもよい。リード２１２は、デバイス１００の端子であり、第３のコンタクトパッド領域２１１と同一平面にある。パッド２１１の大きさ及び周囲並びにリード２１２の数及び位置が、ＱＦＮ Ｄｏ−８占有面積などのＰＣＢによって提供される標準化された占有面積に適合する場合、これは、高速ボードアセンブリ、顧客満足、及び市場浸透の利点である。

【0034】

フラットプレート１１０に加えて、更に１及び図２は、パッケージ１００内にフラットストリップ１２０を示す。フラットストリップ１２０は、ギャップ１４０によってプレート１１０から間隔が開けられる。また、ストリップ１２０は、プレート表面１１２と同一平面にある表面１２２を有する。チップ２１０は、ギャップ１４０を介して、同一平面１１２及び１２２に取り付けられる。チップ２１０は、チップの第１のコンタクトパッドがプレートに取り付けられ、チップの第２のコンタクトパッドがストリップに取り付けられるように、プレート１１０及びストリップ１２０に取り付けられる。好ましいＦＥＴの例において、第１のパッドはトランジスタのソース端子であり、第２のパッドはトランジスタのゲート端子である。したがって、好ましい例において、２１２で示す（図２）２列のリードはデバイス１００のソース端子であり、２１２ａで示すリードはゲート端子である。前述のように、第３のパッドは、すなわち、好ましい例のトランジスタのドレイン端子は、アセンブルされたデバイス１００の底部表面１０２で露出され、端子リード２１２と同一平面にある大きなコンタクト領域２１１を有する。

【0035】

リードフレームプレート１１０及びストリップ１２０へのチップ２１０のパッドの取り付けは、図２において２３０で示す電気的及び熱的導電層を用いる。この層は、はんだ、導電接着剤、ｚ軸導体、カーボンチューブ、及びグラフェン材料を含むグループから選択される材料でつくられる。好ましい材料ははんだペーストであり、好ましい取り付け方法には、その簡単さ及び費用効率の良さのためはんだスクリーン印刷技法が含まれる。層２３０の厚みは、プレート厚み１１０ａ及びチップ厚み２１０ａに比べて小さい。

【0036】

ストリップ１２０は厚み１２０ａを有し、これは本明細書では第２の厚み１２０ａと呼ばれる（図１を参照のこと）。第２の厚み１２０ａは、プレート１１０の第１の厚み１１０ａより小さい。この厚みの差による結果として、ストリップ１２０の表面１２１は、プレート１１０の表面１１１と同一平面になく、オフセットされている。アセンブルされたチップ及びリードフレームの封入のプロセス工程の後、厚みの差は絶縁化合物１３０によって充填される。プレート１１０の封入されていない露出された表面１１１に対して、ストリップ表面１２１は封入材料１３０の下に隠されている（したがって、図１及び図２において破線の輪郭で示されている）。絶縁化合物１３０に好ましい材料は、トランスファー成形技法で用いられるようなエポキシベースの成形化合物であり、重合化合物は好ましくは、銅又は酸化銅などのリードフレーム金属の表面に強力に接着する。

【0037】

図１及び図２で示すように、封入化合物１３０は、リードフレームプレートとストリップの間のギャップ１４０、及びチップ２１０と端子２１２との間の如何なるスペースも充填する。封入化合物１３０は、プレート表面１１１と同一平面にある（図１を参照のこと）ためにデバイスの頂部表面１０１を構成する表面と、第３のパッドの表面２１１及び端子２１２と同一平面にある（図２を参照のこと）ためにデバイスの底部表面１０２を構成する反対側の表面とを有する。前述のように、表面１０１と表面１０２との間の距離１０４は、プレートの第１の厚み１１０ａ及びチップの第３の厚み２１０ａ（及び取り付け層２３０の厚み）の合計に等しい。

【0038】

図３及び図４は、図３では頂部側から、図４では底部側から見た、全体として３００で示す別の例示の実施形態を示す。ここでも明確にするため、図３及び図４におけるパッケージは、透明な絶縁化合物３３０内に封入されるものと想定される。デバイス３００は、例えば０．４２ｍｍ〜０．４５ｍｍの、０．５ｍｍ未満の好ましい厚み範囲３０４を有する。頂部表面３０１で露出される大きな金属領域３１１は、３１０で示すフラットリードフレームプレートに属する。領域３１１は、特にヒートシンクが金属領域３１１に取り付けられる場合、大量の熱を周囲に放散させるのに適している。フラットプレート３１０は、好ましくは０．１５ｍｍ〜０．２５ｍｍの厚み３１０ａ（第１の厚みと呼ばれる）を有する。プレート３１０は、パッケージデバイス３００の第１の層を構成する。

【0039】

図１におけるデバイス１００に類似して、実施形態３００は、ギャップ３４０（図４を参照のこと）によってプレート３１０から間隔が開けられるフラットストリップ３２０を有し、プレート表面３１２と同一平面にある表面３２２を備える。ストリップ３２０は、プレート３１０の第１の厚み３１０ａより小さい厚み３２０ａ（第２の厚みと呼ばれる）を有する。加えて、実施形態３００は、ギャップ３６０によってプレート３１０から間隔が開けられる別のフラットストリップ３５０を有し、プレート表面３１２と同一平面にある表面３５２を備える。ストリップ３５０は、第１の厚み３２０ａより小さい厚み３５０ａを有する。厚み３５０ａは、好ましくはストリップ３２０の第２の厚み３２０ａ（図３を参照のこと）と同じ厚みである。前述のように、第２の厚み３２０ａはプレート３１０の第１の厚み３１０ａより小さい。この３１０ａと３２０ａ（及び３５０ａ）の厚みの差の結果として、ストリップ３２０の表面３２１及びストリップ３５０の表面３５１はプレート３１０の表面３１１と同一平面になく、オフセットされている。アセンブルされたチップ及びリードフレームを封入するプロセス工程の後、この厚みの差は絶縁化合物３３０によって充填される。プレート３１０の封入されていない露出された表面３１１に対して、ストリップ表面３２１及び３５１は封入材料３３０の下に隠されている（したがって、図３及び図４において破線の輪郭で示されている）。

【0040】

本実施形態において電界効果トランジスタであるＦＥＴチップ４１０が、図４で強調されている。第１及び第２のコンタクトパッドは図４に示されていないチップ側にあり、第３のコンタクトパッドは大きな金属領域４１１であり、デバイス３００の底部表面３０２で露出されている。領域４１１は、ＰＣＢの金属領域へのはんだ取り付けを可能にするためはんだ付け可能な冶金組成物を有する。チップ４１０は、本明細書では第３の厚みと呼ばれる厚み４１０ａを有する。第３の厚み４１０ａは、好ましくは約０．１０ｍｍ〜０．２５ｍｍの範囲であるが、これより厚くても又は薄くても良い。チップ４１０はパッケージデバイス３００の第２の層を構成し、デバイス３００を２層デバイスとする。したがって、デバイス厚み３０４は、プレート厚み３１０ａとチップ厚み４１０ａ（及び取り付け層４３０の小さい厚み）の合計である。デバイス厚み３０４は０．２５ｍｍ〜０．５０ｍｍで変動し得、好ましくは０．２５ｍｍ〜０．３０ｍｍである。

【0041】

図４において、プレート３１０の整合されたリードは４１２で示され、ストリップ３２０のリードは４１２ａで示され、ストリップ３５０の整合されたリードは４１３で示される。いくつかの実施形態において、リードは、リードフレームを製造するために用いられるオリジナルの金属シートからスタンピング又はハーフエッチングされる。リードの高さはおよそ０．１０ｍｍ〜０．１３ｍｍであり得る。これらの実施形態において、リードはプレート３１０及びストリップ３２０と同じ金属でつくられる。他の実施形態において、リードはプレート及びストリップに別々に取り付けられてもよい（プロセスフローは以下を参照のこと）。それらの実施形態において、リードは、プレート及びストリップと同じ金属でつくられてもよく、又は異なる金属でつくられてもよい。リード４１２、４１２ａ、及び４１３は、第３のコンタクトパッド領域４１１と同一平面にある。

【0042】

チップ４１０は、電気的及び熱的導電層４３０を用いて、プレート３１０及びストリップ３２０に取り付けられる。この取り付けにおいて、チップの第１のコンタクトパッドはプレートに取り付けられ、チップの第２のコンタクトパッドはストリップに取り付けられる。好ましいＦＥＴの例では、第１のパッドはトランジスタのソース端子であり、第２のパッドはトランジスタのゲート端子である。したがって、好ましい例において、４１２で示す１列のリード（図４）はデバイス１００のソース端子であり、４１２ａで示すリードはゲート端子である。前述のように、第３のパッド、すなわち好ましい例のトランジスタのドレイン端子は、アセンブルされたデバイス１００の底部表面３０２で露出され、端子リード４１２と同一平面にある大きなコンタクト領域４１１を有する。リード４１３は、図４において分離されたままである。

【0043】

金属領域３１１は、大量の熱を周囲に放散可能であり、プレート３１０に取り付けられたそのソースを有するパワーチップ４１０の動作中に、熱エネルギーが生成される。熱の放散は、ヒートシンクが金属領域３１１に取り付けられると大幅に高められ得る。ヒートシンクの取り付けを容易にするために、スズ又はニッケルの層などのはんだ付け可能な冶金準備を金属領域３１１に提供することが有利である。

【0044】

図４において、アセンブルされたチップを封入化合物内にパッケージングした後、リード４１３は依然として分離されているが、図５、図６、及び図７に示される例示の実施形態によって示されるように、これらは、様々な異なるチップのサイズ及び構成を備えたパッケージングされたパワートランジスタを標準化された占有面積に調整するために用いられ得る。図５において全体として５００で示すデバイスは、利用可能なリードフレームによって与えられる輪郭よりもかなり小さいサイズのチップ５１０を用いる。チップ５１０はコンタクトパッド領域５１１を有する。リードフレーム上にチップ５１０をアセンブルするのに適した小さいサイズの新しいリードフレームを開発するために時間及び努力を費やすのではなく、図５は、図３及び図４に記載されたものと同一の、容易に入手可能なリードフレーム上のチップ５１０のアセンブル方法を示す。図２及び図４に類似して、底部デバイス表面５０２が、封入のプロセス工程によってつくられ、封入材料５３０、露出されたチップコンタクトパッド５１１、並びにリード５１２、５１２ａ、及び５１３は同一平面にある。

【0045】

次のプロセス工程において、約１０μｍ〜２０μｍの厚みの金属層が表面５０２上に堆積される。好ましい堆積方法は、銅シード層を用いて表面を被覆すること、その後、ニッケル及びスズ、又はスズのみを用いて、約１０μｍ〜２０μｍの厚みの層をめっきすることを含む。代替の堆積方法がスパッタリングを含む。堆積された金属層は、絶縁化合物５３０の表面部分にわたる導電性のみならず、直接的な機械コンタクト応力（例えばテスト中、又はマルチプロービング中のポゴピン）及び熱機械応力に対する、露出されたチップパッド５１１（例えばドレイン端子）の保護も提供する。

【0046】

図６に示される次のプロセス工程において、６０１で示す金属層は、標準ＱＦＮ占有面積を模倣するために、例えばエッチングによって、パターニングされる。このパターニング工程により、金属層６０１は、リード５１３を覆うリード６１３にチップコンタクトパッド５１１を導電的に接続する。上記の例示において、小さな領域チップの露出されたパッド５１１はＦＥＴドレイン端子であるため、ここでリード６１３は、標準化された占有面積を有するデバイスドレイン端子となり、カスタマイズされたデバイス占有面積に対処するために顧客が自らのアセンブリボードをレイアウトしなくてもよいという利点となる。

【0047】

堆積された金属層の利点を用いる他の実施形態が、図７においてデバイスの底部透視図で示されている。全体として７００で示すこの実施形態は、薄いパッケージ内の同期バックコンバータのビルディングブロック示す。明確にするため、図７においてパッケージング材料７６０は透明に示されている。第１のＦＥＴチップ７１０及び第２のＦＥＴチップ７２０が、リードフレームプレート７３０上にアセンブルされる。プレート７３０の厚みは７３０ａで表示され、第１の厚みと呼ばれる。プレート７３０は、封入化合物によって覆われた表面７３３を有する。デバイス７００は、プレート側面に平行に位置付けられ、プレート７３０から間隔が開けられる、２つのリードフレームストリップ７４０及び７５０をさらに含む。ストリップ７４０はプレート表面７３３と同一平面にある表面７４３を有し、ストリップ７５０はプレート表面７３３と同一平面にある表面７５３を有する。表面７４３及び７５３はどちらも封入化合物で覆われている。ストリップ７４０及び７５０は、第１の厚み７３０ａより小さい、好ましくは同一の第２の厚み７４０ａを有する。

【0048】

第１のＦＥＴチップ７１０及び第２のＦＥＴチップ７２０は、プレートが同期バックコンバータのスイッチノードとして動作するように、同一平面の表面７３３、７４３、及び７５３上にアセンブルされる。したがって、好ましいアセンブリにおいて、チップ７１０は、プレート７３０に取り付けられたそのソースとストリップ７４０に取り付けられたそのゲートとを有し、チップ７２０は、プレート７３０に取り付けられたそのドレインとストリップ７５０に取り付けられたそのゲートとを有する。代替として、チップの位置決めは逆であっても良い。

【0049】

好ましいアセンブリの結果として、図７は、チップ７１０のドレイン７１１が封入化合物から露出される一方、チップ７１０のゲートがリード７１２によってコンタクトされること、さらに、チップ７２０のソース７２１が封入化合物から露出され、チップ７２０のゲートがリード７２２によってコンタクトされることを示す。バックコンバータ７００の効果的なヒートスプレッダとして機能する、リードフレームプレートに取り付けられるコンバータのスイッチノードを備えたデバイス７００の頂部側は、図７には示していない。

【0050】

本発明の別の実施形態が、ボンディングワイヤ及びクリップの無い２層デバイスにおいてパワーＦＥＴチップをアセンブルするのに適した低コストリードフレームを製造するため、及び、リードフレームの露出された部分にヒートシンクを取り付けた後、厚みが０．５ｍｍ未満であり、２０Ａから３５Ａの電流を処理可能な、パワー電界効果トランジスタパッケージとしてアセンブリをパッケージングするための方法である。この方法をバッチプロセスとして実行することは費用効率が良い。図８〜図１２は、製造プロセスフローの或る工程を示す。

【0051】

この方法は、厚みが約０．１５ｍｍ〜０．２５ｍｍの金属のフラットシートを提供することによって開始される。シートはこれより薄くても又は厚くて良い。好ましい金属は、銅、アルミニウム、及び鉄ニッケル合金を含む。その後、図８に示されるように、シートからリードフレームが形成される。このリードフレームは、フラットプレート８１０と、ギャップ８４０によってプレートから間隔が開けられた同一平面のフラットストリップ８２０とを含む。スタンピング又はエッチング工程（いわゆるハーフエッチング）の後、プレート８１０は第１の厚み８１０ａを有し、ストリップ８２０は第１の厚み８１０ａより小さい第２の厚み８２０ａを有する。図８に示すように、ハーフエッチングプロセスの後、ストリップ８２０の表面８２１は依然としてプレート８１０の表面８１１と同一平面にあるが、ストリップ８２０の表面８２２はプレート８２０の表面８１２に対してくぼんでいる。くぼみ量は、想像線８２８で示されている。

【0052】

この方法は、電界効果パワートランジスタチップに第３の厚みを提供することによって続行する。好ましくはチップ厚みは約０．１０ｍｍ〜０．２０ｍｍであるが、それより厚くても又は薄くても良い。ＦＥＴチップは、一方のチップ側に第１及び第２のコンタクトパッドを有し、反対のチップ側に第３のコンタクトパッドを有する。次に、リードフレームにＦＥＴパッドを取り付けることが可能な材料が選択され、好ましくはこの材料は、はんだ、導電接着剤、ｚ軸導体、カーボンチューブ、及びグラフェン（ｇｒａｐｈｅｍｅ）材料を含むグループから選択される。好ましい材料ははんだペーストである。図９に示されるプロセス工程において、同じ取り付け材料の層が、リードフレームプレート（パッチ９３０及び９３１）及びリードフレームストリップ（パッチ９３０ａ及び９３２）の両方に付けられる。取り付け材料がはんだペーストの場合、好ましい塗付方法は低コストスクリーン印刷技法である。

【0053】

次に、図１０において１０１０で示すＦＥＴチップは、第１のパッドがプレート８１０上のはんだ層９３０に取り付けられ、第２のパッドがストリップ８２０上のはんだ層９３０ａに取り付けられるように、リードフレームに取り付けられる。したがって、チップ１０１０は、プレートとストリップとの間のギャップ８４０を橋絡する。第１のＦＥＴコンタクトパッドがソースパッドであり、第２のＦＥＴコンタクトパッドがゲートパッドである場合、プレート８１０はＦＥＴソース用のコンタクトとなり、ストリップ８２０はＦＥＴゲート用のコンタクトとなる。ソース及びゲートと反対のチップ側のＦＥＴドレインパッドは、領域１０１１である。

【0054】

図１１に示される次のプロセス工程において、はんだパッチ９３１及び９３２への取り付けのためピース部品１１１０が提供される。ピース部品は、フラットリードフレームプレート及びストリップの同一平面上のはんだパッチへの取り付けのため、はんだパッチ９３１上には端子１１１２、及びはんだパッチ９３２上には端子１１１２ａの、複数のリード（端子）１１１２及び１１１２ａを提供するように形成されている。端子をプレート形成と共に形成するのではなく、追加のピース部品としてフラットリードフレームプレートに付加する利点は、コスト及び製造時間を大幅に増加させることなく、顧客の希望を満たすために、すぐに端子の数、サイズ、及び位置をカスタマイズする機会である。更なる利点は、リードフレームと同じ金属（例えば銅）の端子１１１０をつくるか、又はそれらを異なる金属（例えばニッケル）にするという自由である。更なる利点は、はんだ付け性を高めるために、薄い金属層で端子１１１２及び１１１２ａの表面を選択的にめっきするというオプションであり、金属の例は、銀の層、又はニッケル、パラジウム、及び金を含む層のスタックを含む。端子の高さは、取り付け後、端子表面がチップ表面１０１１（チップの第３のコンタクトパッド）と同一平面となるように、チップ１０１０の厚みによって決定される。端子１１１２間の接続金属１１１１は、パッケージングプロセスの最終シンギュレーション工程において、トリミング技法（ソーイングなど）によって除去される。

【0055】

図９に示したように、同じ取り付け材料（例えばはんだ）がリードフレームプレート及びストリップに付けられる。ピース部品１１１０が整合され、はんだパッチ９３１及び９３２と接触させられた後、取り付けの最終工程はチップ及びピース部品に共通である。例えば、取り付け材料がはんだペーストである場合、はんだリフローに関する温度偏位は、パッチ９３０、９３０ａ、９３１、及び９３２のはんだに共通である。チップの第１のパッド（ソース）及び第２のパッド（ゲート）は、端子１１１２及び１１１２ａの取り付けと同時に取り付けられる。その結果は図１２に示される。したがって、第３のチップパッド（ドレイン）１０１１の表面並びに端子１１１２及び１１１２ａの表面は同一平面にあり、外部ボードへの取り付けに利用可能である。

【0056】

次のプロセス工程において、図１２のアセンブルされたデバイスは、図２に示したようなコヒーレントデバイスを形成するためにパッケージング化合物に封入される。好ましい封入方法は、電気的に絶縁しているエポキシベースの熱硬化性成形化合物を用いるトランスファー成形技法である。封入プロセスは、ＦＥＴチップ、リードフレーム、及び端子を、プレート（第１の）厚み及びチップ（第３の）厚みの合計にほぼ等しい厚みを有するパッケージに統合する。最終的に、図１２の破線１２００の方向に沿ったトリミング及びシンギュレーション工程が、図２に示したようなデバイス外形をつくる。封入プロセスが、リードフレームプレート１１０とリードフレームストリップ１２０（図２及び図１を参照のこと）の間の厚みの差、並びにチップ２１０と端子２１２及び２１２ａの間の如何なるスペースも充填することが強調されるべきである。したがって、パッケージング化合物は、頂部デバイス表面から見るとリードフレームストリップを覆う。また、デバイスの底部側（図２における１０２）上の封入化合物の表面は、第３のチップパッド（ドレイン、図２における２１１、図１２における１０１１）及び端子（図２における２１２及び２１２ａ、図１２における１１２及び１１２ａ）と同一平面にある。封入化合物の反対の表面（図１における１０１）はプレート表面１１１と同一平面にある。

【0057】

本発明は、電界効果トランジスタのみならず、他の適切なパワートランジスタにも適用される。また、パッケージングされたデバイスは、１つ、２つ、又はそれ以上の半導体チップを含み得る。複数のヒートシンクも含み得る。また、パワーＦＥＴチップは、一方のデバイス側にドレイン及びゲート端子を有し、（リードフレームプレートに取り付けられる）反対側にソース端子を有するように構成され得、又は、一方のデバイス側にソース及びゲート端子を有し、（リードフレームプレートに取り付けられる）反対側にドレイン端子を有するように構成され得る。

【0058】

当業者であれば、特許請求の範囲内で、説明された実施形態に対する追加の改変が成され得ること、及び、さらに多くの他の実施形態が可能であることを理解されよう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】