特許 6055275 半導体集積回路装置および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6055275

(24)【登録日】2016年12月9日

(45)【発行日】2016年12月27日

(54)【発明の名称】半導体集積回路装置および電子機器

(51)【国際特許分類】

   H01L 21/60 20060101AFI20161219BHJP

【ＦＩ】

   H01L21/60 311Q

   H01L21/92 602P

【請求項の数】18

【全頁数】25

(21)【出願番号】特願2012-243296(P2012-243296)

(22)【出願日】2012年11月5日

(65)【公開番号】特開2014-93432(P2014-93432A)

(43)【公開日】2014年5月19日

【審査請求日】2015年10月22日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100133514

【弁理士】

【氏名又は名称】寺山 啓進

(74)【代理人】

【識別番号】100122910

【弁理士】

【氏名又は名称】三好 広之

(72)【発明者】

【氏名】井ノ口 普之

(72)【発明者】

【氏名】橋本 健

(72)【発明者】

【氏名】酒井 智也

【審査官】 ▲高▼須 甲斐

(56)【参考文献】

【文献】 特開２００１−１５６４１８（ＪＰ，Ａ）

【文献】 特開２００１−１２７２１６（ＪＰ，Ａ）

【文献】 特開２００８−００３３９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／６０

(57)【特許請求の範囲】

【請求項1】

ＣＯＦ基板と、
前記ＣＯＦ基板上に実装され、低電圧で動作する低電圧回路部と、前記低電圧より高い高電圧で動作する高電圧回路部とをワンチップ化した半導体集積回路と、
前記ＣＯＦ基板と前記半導体集積回路とを封止する樹脂層と
を備え、
前記高電圧回路部は、パワー半導体デバイスを備え、
前記パワー半導体デバイスの各端子電極上に、電気的接続と放熱経路を兼ねるバンプを備え、
前記各端子電極は、ドレイン端子電極、ソース端子電極およびバックゲート端子電極を備え、
前記バンプは、それぞれ前記ドレイン端子電極に接続されるドレインバンプ、前記ソース端子電極に接続されるソースバンプおよび前記バックゲート端子電極に接続されるガードリングバンプを備えることを特徴とする半導体集積回路装置。

【請求項2】

前記半導体集積回路は、前記ＣＯＦ基板上にフリップチップに配置されることを特徴とする請求項１に記載の半導体集積回路装置。

【請求項3】

前記パワー半導体デバイスは、周辺部を囲繞し、前記バックゲート端子電極に接続されるガードリング領域を備え、
前記ガードリングバンプは、前記ガードリング領域上に配置されることを特徴とする請求項１に記載の半導体集積回路装置。

【請求項4】

前記ドレインバンプに接続されるドレインパワーラインと、
前記ソースバンプに接続されるソースパワーラインと、
前記ガードリングバンプに接続されるガードリングパワーラインと
を備えることを特徴とする請求項３に記載の半導体集積回路装置。

【請求項5】

前記ＣＯＦ基板上に配置されたＣＯＦ配線を備え、
前記ドレインパワーライン、前記ソースパワーラインおよび前記ガードリングパワーラインは、前記ＣＯＦ配線により形成されることを特徴とする請求項４に記載の半導体集積回路装置。

【請求項6】

前記ＣＯＦ配線は、前記ＣＯＦ基板上に配置された導体パターンにより形成されることを特徴とする請求項５に記載の半導体集積回路装置。

【請求項7】

前記ドレインパワーライン、前記ソースパワーラインおよび前記ガードリングパワーラインは、それぞれ、前記ドレインバンプ、前記ソースバンプおよび前記ガードリングバンプから離れるに従って幅が広くなることを特徴とする請求項４〜６のいずれか１項に記載の半導体集積回路装置。

【請求項8】

前記ドレインパワーライン、前記ソースパワーラインおよび前記ガードリングパワーラインは、前記パワー半導体デバイスの前記ガードリング領域より外側に向けて延設され、電気的接続と放熱経路を兼ねることを特徴とする請求項４〜７のいずれか１項に記載の半導体集積回路装置。

【請求項9】

前記ドレインパワーライン、前記ソースパワーラインおよび前記ガードリングパワーラインを構成する材料の熱伝導率は、前記ドレインバンプ、前記ソースバンプおよび前記ガードリングバンプを構成する材料の熱伝導率より高いことを特徴とする請求項４〜８のいずれか１項に記載の半導体集積回路装置。

【請求項10】

前記ドレインパワーライン、前記ソースパワーラインおよび前記ガードリングパワーラインを構成する材料は銅であり、前記ドレインバンプ、前記ソースバンプおよび前記ガードリングバンプを構成する材料は金であることを特徴とする請求項９に記載の半導体集積回路装置。

【請求項11】

前記パワー半導体デバイスは、ＭＯＳトランジスタ、ＤＭＯＳトランジスタ、若しくはＣＭＯＳトランジスタのいずれかで構成されることを特徴とする請求項１〜１０のいずれか１項に記載の半導体集積回路装置。

【請求項12】

請求項１〜１１のいずれか１項に記載の半導体集積回路装置を備えることを特徴とする電子機器。

【請求項13】

請求項１〜１１のいずれか１項に記載の半導体集積回路装置と、
前記半導体集積回路装置に接続される表示部と
を備えることを特徴とする表示装置。

【請求項14】

前記高電圧回路部は、前記表示部のパワーマネージメントＩＣおよびＬＥＤドライバを備え、
前記低電圧回路部は、前記表示部のソースドライバおよびタイミングコントローラを備えることを特徴とする請求項１３に記載の表示装置。

【請求項15】

前記パワーマネージメントＩＣは、ＤＣ／ＤＣコンバータ若しくはＬＤＯレギュレータを備えることを特徴とする請求項１４に記載の表示装置。

【請求項16】

前記ＣＯＦ基板に隣接して配置され、前記半導体集積回路装置に接続されるディスクリート部品を実装するＰＣＢ基板を備えることを特徴とする請求項１３〜１５のいずれか１項に記載の表示装置。

【請求項17】

前記ディスクリート部品は、インダクタンス、キャパシタンスおよびダイオードを備えることを特徴とする請求項１６に記載の表示装置。

【請求項18】

前記半導体集積回路装置からの発熱量は、前記ＣＯＦ配線を介して、前記ＰＣＢ基板に放熱されることを特徴とする請求項１７に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路装置および電子機器に関し、特に、チップオンフィルム（ＣＯＦ：Chip On Film）構造の半導体集積回路装置および電子機器に関する。

【背景技術】

【0002】

従来から薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）方式の液晶表示装置を駆動する液晶駆動モジュールとして、プリント基板上に、ソースドライバ回路、タイミングコントローラ、電源回路、発光ダイオード（ＬＥＤ：Light Emitting Diode）ドライバ回路等の半導体集積回路を個別に搭載する構成が用いられている。

【0003】

一方、柔軟性を有するフィルム状の基板を用いたＣＯＦ構造のパッケージでソースドライバ回路等の半導体集積回路を封止した液晶駆動モジュールも開発されている（例えば、特許文献１参照。）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−１６６４６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

プリント基板上に、個別に半導体集積回路を実装した液晶駆動モジュールは、部品点数が多く実装効率が低く、コストが嵩むという難点があった。

【0006】

本発明の目的は、低電圧回路部と高電圧回路部とを１チップ化して実装効率を向上させると共に、高電圧回路部から効率的に放熱可能のためＣＯＦ構造に実装可能な半導体集積回路装置および電子機器を提供することにある。

【課題を解決するための手段】

【0007】

上記目的を達成するための本発明の一態様によれば、ＣＯＦ基板と、前記ＣＯＦ基板上に実装され、低電圧で動作する低電圧回路部と、前記低電圧より高い高電圧で動作する高電圧回路部とをワンチップ化した半導体集積回路と、前記ＣＯＦ基板と前記半導体集積回路とを封止する樹脂層とを備え、前記高電圧回路部は、パワー半導体デバイスを備え、前記パワー半導体デバイスの各端子電極上に、電気的接続と放熱経路を兼ねるバンプを備え、前記各端子電極は、ドレイン端子電極、ソース端子電極およびバックゲート端子電極を備え、前記バンプは、それぞれ前記ドレイン端子電極に接続されるドレインバンプ、前記ソース端子電極に接続されるソースバンプおよび前記バックゲート端子電極に接続されるガードリングバンプを備える半導体集積回路装置が提供される。

【0008】

本発明の他の態様によれば、上記の半導体集積回路装置を備える電子機器が提供される。

【0009】

本発明の他の態様によれば、上記の半導体集積回路装置と、前記半導体集積回路装置に接続される表示部とを備える表示装置が提供される。

【発明の効果】

【0010】

本発明によれば、低電圧回路部と高電圧回路部とを１チップ化して実装効率を向上させると共に、高電圧回路部から効率的に放熱可能のためＣＯＦ構造に実装可能な半導体集積回路装置および電子機器を提供することができる。

【図面の簡単な説明】

【0011】

【図1】実施の形態に係る表示装置の模式的平面パターン構成図。

【図2】比較例に係る表示装置の模式的平面パターン構成図。

【図3】比較例１に係る半導体集積回路装置において、ＣＯＦ基板上に集積回路を配置し、かつ集積回路の周辺部にバンプを配置した構成例の模式的平面パターン構成図。

【図4】比較例２に係る半導体集積回路装置において、ＣＯＦ基板上に集積回路を配置し、かつＣＯＦ基板の裏面上にバンプを配置した構成例の模式的平面パターン構成図。

【図5】実施の形態に係る表示装置において、ＰＣＢ基板上に実装されるインダクタンス、ダイオード、キャパシタンス、抵抗、ＥＥＰＲＯＭなどの各素子の模式的平面パターン構成図。

【図6】実施の形態に係る表示装置において、ＰＣＢ基板上に配置されるインダクタンスＬ、ダイオードＤ、キャパシタＣからなる回路と、実施の形態に係る半導体集積回路装置上に配置されるＤＭＯＳＦＥＴとの接続回路例。

【図7】実施の形態に係る半導体集積回路装置に適用可能なＤＭＯＳＦＥＴ部分の模式的断面構造図。

【図8】実施の形態に係る半導体集積回路装置に適用可能なｎＭＯＳＦＥＴの接続回路例。

【図9】実施の形態に係る半導体集積回路装置に適用可能なｐＭＯＳＦＥＴの接続回路例。

【図10】実施の形態に係る半導体集積回路装置に適用可能なＣＭＯＳＦＥＴの接続回路例。

【図11】実施の形態に係る半導体集積回路装置に適用可能なＣＭＯＳＦＥＴ部分の模式的断面構造図。

【図12】ＣＯＦ基板上に半導体集積回路を配置した実施の形態に係る半導体集積回路装置の模式的平面パターン構成図。

【図13】ＣＯＦ基板上に高電圧回路部と低電圧回路部を集積化配置した実施の形態に係る半導体集積回路装置の模式的平面パターン構成図。

【図14】図１３のＩ−Ｉ線に沿う模式的断面構造図。

【図15】実施の形態に係る半導体集積回路装置において、ＣＯＦ基板上に配置される高電圧回路部内のＤＭＯＳＦＥＴの周辺ガードリングＧＲを含む模式的平面パターン構成例であって、ソース領域・ドレイン領域・ガードリング領域上にソースバンプ３０Ｓ・ドレインバンプ３０Ｄ・ガードリングバンプ３０ＳＢを配置した例。

【図16】図１５のＩＩ−ＩＩ線に沿う模式的断面構造図。

【図17】（ａ）実施の形態に係る半導体集積回路装置において、ＣＯＦ基板上に配置される高電圧回路部内のＤＭＯＳＦＥＴの周辺ガードリングＧＲを含む別の模式的平面パターン構成例であって、ソースパッド電極ＳＰ・ゲートパッド電極ＧＰ・ドレインパッド電極ＤＰを繰り返し配置して１個のＤＭＯＳＦＥＴを構成した例、（ｂ）図１７（ａ）に対応するＤＭＯＳＦＥＴの回路素子表現。

【図18】実施の形態に係る半導体集積回路装置において、ＣＯＦ基板上に配置される高電圧回路部内のＤＭＯＳＦＥＴの周辺ガードリングＧＲを含む模式的断面構造例であって、ソースパッド電極ＳＰ・ドレインパッド電極ＤＰ・ガードリングパッド電極ＧＲＰ上にソースバンプ３０Ｓ・ドレインバンプ３０Ｄ・ガードリングバンプ３０ＳＢを配置した例。

【図19】実施の形態に係る半導体集積回路装置において、ガードリング付き単位ＤＭＯＳＦＥＴを複数個配置して構成したＤＭＯＳＦＥＴの模式的平面パターン構成図。

【図20】（ａ）実施の形態に係る半導体集積回路装置において、ガードリング付きＤＭＯＳＦＥＴの別の模式的平面パターン構成図、（ｂ）図２０（ａ）のＩＩＩ―ＩＩＩ線に沿う模式的断面構造図。

【図21】（ａ）図２０（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図、（ｂ）図２０（ｂ）のＶ−Ｖ線に沿う模式的断面構造図。

【図22】（ａ）実施の形態に係る半導体集積回路装置において、ＣＯＦ基板上に半導体集積回路（スレーブチップ）を実装した表面写真例、（ｂ）図２２（ａ）の半導体集積回路（スレーブチップ）の模式的平面ブロック構成図。

【図23】（ａ）実施の形態に係る半導体集積回路装置において、ＣＯＦ基板上に半導体集積回路（マスターチップ）を実装した表面写真例、（ｂ）図２２（ａ）の半導体集積回路（マスターチップ）の模式的平面ブロック構成図。

【図24】実施の形態に係る半導体集積回路装置において使用される波形例であって、入力電圧波形ＶＩＮ、＋５Ｖを生成する波形Ｖ₁、−５Ｖを生成する波形Ｖ₂、−１０Ｖを生成する波形Ｖ₃。

【図25】実施の形態に係る半導体集積回路装置において、ＣＯＦ基板上に実装した別の半導体集積回路の模式的平面ブロック構成図。

【図26】実施の形態に係る表示装置において、ＬＥＤドライバによって駆動される４チャンネル×８個直列ＬＥＤアレイ部分の回路構成図。

【図27】（ａ）実施の形態に係る表示装置において、表示部に配置されるＴＦＴアレイセル部分の回路構成例、（ｂ）実施の形態に係る半導体集積回路装置および表示装置において、表示部に配置される別のＴＦＴアレイセル部分の回路構成例。

【発明を実施するための形態】

【0012】

次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

【0013】

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

【0014】

[実施の形態]
（表示装置）
実施の形態に係る表示装置５０は、図１に示すように、表示部１０と、表示部１０に接続され、半導体集積回路２６₁・２６₂を実装したＣＯＦ基板１４_１・１４₂と、ＣＯＦ基板１４_１・１４₂に接続され、各種のディスクリート部品を実装するＰＣＢ基板１６とを備える。表示部１０は、例えば、ＬＣＤパネルで構成可能である。

【0015】

半導体集積回路２６₁・２６₂は、ＣＯＦ基板１４_１・１４₂上に搭載されて、実施の形態に係る半導体集積回路装置を構成する。

【0016】

実施の形態に係る半導体集積回路装置は、ＣＯＦ基板１４（１４₁、１４₂）と、ＣＯＦ基板１４（１４₁、１４₂）上に実装され、低電圧で動作する低電圧回路部と、低電圧より高い高電圧で動作する高電圧回路部とをワンチップ化した半導体集積回路２６（２６₁、２６₂）と、ＣＯＦ基板１４と半導体集積回路２６とを封止する樹脂層とを備える。なお、半導体集積回路装置の詳細な構造については後述する。

【0017】

実施の形態に係る半導体集積回路装置は、高電圧回路部において大電流導通能力を有する複数のパワー半導体デバイスが発生する熱を低熱抵抗インピーダンスで外部基板（ＰＣＢ基板１６等）へ有効に放熱可能であるため、ＣＯＦ構造に実装可能である。

【0018】

（比較例）
液晶駆動モジュールでは、電源回路やＬＥＤドライバ回路に、例えば、２重拡散型絶縁ゲート電界効果トランジスタ（ＤＭＯＳ：Double-Diffused Meta-Oxide Semiconductor）構造のパワー半導体デバイスが用いられ、液晶表示装置の駆動に伴って、このパワー半導体デバイスが発熱するため放熱対策が必要である。

【0019】

特に、ＣＯＦ構造の液晶駆動モジュールでは、半導体集積回路の集積度が高まっているため、発熱量が増加する傾向にあり、効率的な放熱が必要となる。

【0020】

ところが、ＣＯＦ構造では、ヒートシンク等の放熱器具を取り付けることができないため、他の放熱対策を用いる必要がある。

【0021】

比較例に係る表示装置５０ａは、図２に示すように、表示部１１と、表示部１１に接続され、ソースドライバ２４を実装したＣＯＦ基板１５と、ＣＯＦ基板１５に接続され、各種のディスクリート部品と、ＬＥＤドライバ１８と、パワーマネージメントＩＣ２０と、タイミングコントローラ２２とを実装するＰＣＢ基板１７とを備える。

【0022】

ここで、比較例に係る表示装置５０ａを駆動する際には、ソースドライバ２４およびＰＣＢ基板１７に実装された各電子部品から熱を生じる。

【0023】

ＣＯＦ基板１５に実装された３パッケージのソースドライバ２４からは、例えば、約４００ｍＷに相当する熱が発生し、ＰＣＢ基板１７に実装されたＬＥＤドライバ１８からは約５００ｍＷ、パワーマネージメントＩＣ２０からは約５０ｍＷ、タイミングコントローラ２２からは約５０ｍＷに相当する熱が発生する。このような熱は、表示装置５０ａの画像を乱すなどの影響を与える。そのため、比較例に係る表示装置５０ａでは、ＰＣＢ基板１７に実装するＬＥＤドライバ１８、パワーマネージメントＩＣ２０およびタイミングコントローラ２２について、ヒートシンク付きパッケージや裏メタルパッケージとする放熱対策が採られている。

【0024】

一方、ＣＯＦ基板１５では、ソースドライバ２４をＣＯＦ用のフィルム上に実装するため、ヒートシンク付きパッケージや裏メタルパッケージとするなどの放熱対策を採ることができず、素子温度が上昇する傾向となる。

【0025】

一方、セットコストの低減化、部品総数の削減化、実装の容易化などの観点から、ソースドライバ２４、ＬＥＤドライバ１８、パワーマネージメントＩＣ２０およびタイミングコントローラ２２などを１チップ化してＣＯＦ基板１５に実装することが期待されるが、各素子からの発熱が１チップに集中し、発熱量は、例えば、約９９０ｍＷに達してしまう。

【0026】

比較例１に係る半導体集積回路装置６０ａにおいて、ＣＯＦ基板１４ａ上に半導体集積回路２６ａを配置し、かつ半導体集積回路２６ａの周辺部にバンプ３０を配置した模式的平面パターン構成例は、図３に示すように表される。

【0027】

比較例１に係る半導体集積回路装置６０ａにおいて、バンプ３０は、ＣＯＦ基板１４ａ上に実装された半導体集積回路２６ａに対する配線を容易にするために、チップの周辺に配置されている。ＰＬ１・ＰＬ２・ＰＬ３は、パワーライン用のＣＯＦ配線例を示す。バンプ３０は、半導体集積回路２６ａのチップの周辺に配置されているため、半導体集積回路２６ａにおいて発生された熱の放散経路Ｔは、図３に示すように、バンプ３０と半導体集積回路２６ａとの間の距離に依存している。

【0028】

比較例１に係る半導体集積回路装置６０ａにおいては、発熱領域である半導体集積回路２６ａとバンプ３０との間に距離があるため、バンプ３０からＣＯＦ配線ＰＬ１・ＰＬ２・ＰＬ３へと放散される熱量が少ない。多くの熱は、バンプ形成領域２７の内側のＣＯＦ基板１４内を流れてしまうため、温度上昇を引き起こす。

【0029】

また、比較例２に係る半導体集積回路装置６０ａにおいて、ＣＯＦ基板１４ａ上に半導体集積回路２６ａを配置し、かつＣＯＦ基板１４ａの裏面上に複数のバンプ３０を配置した模式的平面パターン構成例は、図４に示すように表される。

【0030】

比較例２に係る半導体集積回路装置６０ａにおいては、ＣＯＦ基板１４ａの裏面に多数のバンプ３０を配置して、半導体集積回路２６ａからの放熱を実施している。

【0031】

比較例２に係る半導体集積回路装置６０ａにおいては、バンプ形成領域２７の内側の中央部のＣＯＦ基板１４にも多数のバンプ３０を形成しているため、半導体集積回路２６ａの発熱源とＣＯＦ配線が重なる箇所では、効率的に熱が伝導する可能性がある。すなわち、中央部のＣＯＦ基板１４に設けられたバンプ３０には、電源配線・接地用配線・サブストレート用配線などのＣＯＦ配線が接続される場合があり、半導体集積回路装置６０ａ内のパワー半導体デバイスのドレイン・ソース・サブストレートの各端子にそれぞれ接続される場合には、効率的に熱が伝導する。しかしながら、パワー半導体デバイスの各端子に接続されないＣＯＦ配線では、放熱が困難となる。さらに、半導体集積回路２６ａの発熱源とＣＯＦ配線が重ならない箇所では、比較例１と同様に、熱は、バンプ形成領域２７の内側のＣＯＦ基板１４内を流れてしまうため温度上昇を引き起こす。

【0032】

（ＰＣＢ基板）
実施の形態に係る表示装置５０において、ＰＣＢ基板１６上に実装されるインダクタンス、ダイオード、キャパシタ、抵抗、ＥＥＰＲＯＭなどの各素子の模式的平面パターン構成は、図５に示すように表される。図５においては、インダクタンス・ダイオード・キャパシタ・抵抗・ＥＥＰＲＯＭの各ブロックを１６₁・１６₂・１６₃・１６₄・１６₅で表している。このように、実施の形態に係る表示装置５０においては、ＰＣＢ基板１６は、ディスクリート部品のみを搭載するため、比較例（図２）のＰＣＢ基板１７に比べて、小型化可能である。具体的には、例えば、インダクタンスは４個、ダイオードは６個、キャパシタは６０個、抵抗は２０個、ＥＥＰＲＯＭは２個配置可能である。

【0033】

（パワー半導体デバイス）
実施の形態に係る表示装置５０において、ＰＣＢ基板１６上に配置されるインダクタンスＬ、ダイオードＤ、キャパシタＣからなる回路と半導体集積回路２６上に配置されるＤＭＯＳＦＥＴとの接続回路例は、図６に示すように表される。

【0034】

半導体集積回路２６上に配置されるＤＭＯＳＦＥＴにおいて、発熱に関係する電流は、ドレイン・ソース間の導通電流Ｉ_DSと、ドレインとサブストレート間の寄生容量Ｃ_pを介して導通する容量性電流である。このため、高電圧回路部８０上に配置されるＤＭＯＳＦＥＴにおいては、ドレイン・ソース・サブストレートに熱源が存在し、回路構成上は、ドレイン端子電極ＤＴ、ソース端子電極ＳＴおよびサブストレート端子電極ＳＢＴに発熱源が存在していることになる。

【0035】

実施の形態に係る表示装置５０を駆動する半導体集積回路装置６０に適用可能なパワー半導体デバイス３４部分の模式的断面構造の一例は、図７に示すように表される。

【0036】

実施の形態に係る表示装置５０を駆動する半導体集積回路装置６０に適用可能なＤＭＯＳＦＥＴ３４は、図７に示すように、ｎ^＋基板１００上にｐウェル拡散によって形成されたｐウェル領域１０２と、ｐウェル領域１０２にｐ型拡散によって形成されたｐ型ベース領域１１０と、ｐ型ベース領域１１０内にｎ⁺拡散によって形成されたｎ⁺ソース領域１０６と、ｐウェル領域１０２にｎ⁺拡散によって形成されたｎ⁺ドレイン領域１０８と、ｎ⁺ソース領域１０６・ｎ⁺ドレイン領域１０８間のｐウェル領域１０２上に配置されたゲート絶縁膜１１４と、ゲート絶縁膜１１４上に配置されたゲート電極１１２とを備える。

【0037】

ここで、ＤＭＯＳＦＥＴ３４は、図７に示すように、ｐウェル領域１０２にｎ⁺拡散によって形成されたガードリング領域（ＧＲ）１０４を備え、ＤＭＯＳＦＥＴは、ガードリング領域（ＧＲ）１０４によって囲まれている。

【0038】

ｎ⁺ソース領域１０６にはソース端子Ｓ、ｎ⁺ドレイン領域１０８にはドレイン端子Ｄ、ゲート電極１１２にはゲート端子Ｇが接続される。一方、ｎ^＋基板１００には、サブストレート端子ｓｕｂが接続される。ｎ^＋基板１００には、ｎ⁺拡散によって形成されたガードリング領域（ＧＲ）１０４が接続されるため、ガードリング領域（ＧＲ）１０４は、ｎ^＋基板１００と同電位になる。従って、ガードリング領域（ＧＲ）１０４に対してデバイス表面側から電極を形成することによって、サブストレート端子電極ＳＢＴと同電位とすることができる（図６）。同様に、ソース端子Ｓは、ソース端子電極ＳＴ、ドレイン端子Ｄは、ドレイン端子電極ＤＴと同電位となる（図６）。

【0039】

実施の形態に係る半導体集積回路装置６０では、パワー半導体デバイスを搭載する半導体集積回路２６をＣＯＦ基板１４上に実装するため、ｎ^＋基板１００側から放熱を実施することができないが、パワー半導体デバイスのガードリング領域（ＧＲ）１０４にサブストレート端子電極ＳＢＴを接続させているため、ソース端子電極ＳＴ、ドレイン端子電極ＤＴに加えて、サブストレート端子電極ＳＢＴからも放熱を実施可能である。すなわち、ソース端子電極ＳＴ・ドレイン端子電極ＤＴ・サブストレート端子電極ＳＢＴ上にそれぞれマイクロバンプ３０を配置し、マイクロバンプ３０に接続されたＣＯＦ配線を介して外部に放熱することができる。このような構成は、パワー半導体デバイスを構成可能なｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ、ＣＭＯＳＦＥＴにおいても同様である。

【0040】

実施の形態に係る半導体集積回路装置６０に適用可能なｎチャネルＭＯＳＦＥＴの接続回路例は、図８に示すように表され、ｐチャネルＭＯＳＦＥＴの接続回路例は、図９に示すように表され、ＣＭＯＳＦＥＴの接続回路例は、図１０に示すように表される。

【0041】

ｎＭＯＳＦＥＴのドレイン端子電極ＤＴ・サブストレート端子電極ＳＢＴ間には、図８に示すように、ドレイン基板間寄生容量Ｃ_pnが形成されている。

【0042】

ｐＭＯＳＦＥＴのドレイン端子電極ＤＴ・サブストレート端子電極ＳＢＴ間には、図９に示すように、ドレイン基板間寄生容量Ｃ_ppが形成されている。

【0043】

ＣＭＯＳＦＥＴのドレイン端子電極ＤＴ・サブストレート端子電極ＳＢＴ間には、図１０に示すように、ドレイン基板間寄生容量Ｃ_pn，Ｃ_ppが形成されている。

【0044】

実施の形態に係る表示装置５０を駆動する半導体集積回路装置６０に適用可能なＣＭＯＳＦＥＴ３４は、図１１に示すように、ｎ^＋基板１００上にｐウェル拡散によって形成されたｐウェル領域１０２と、ｐウェル領域１０２にｎウェル拡散によって形成されたｎウェル領域１１６と、ｎウェル領域１１６内のｐ⁺拡散によって形成されたｐ⁺ソース領域１１８・ｐ⁺ドレイン領域１２０と、ｐウェル領域１０２にｎ⁺拡散によって形成されたｎ⁺ソース領域１０６・ｎ⁺ドレイン領域１０８と、ｎ⁺ソース領域１０６・ｎ⁺ドレイン領域１０８間のｐウェル領域１０２上に配置されたゲート絶縁膜１１４と、ゲート絶縁膜１１４上に配置されたゲート電極１１２と、ｐ⁺ソース領域１１８・ｐ⁺ドレイン領域１２０間のｎウェル領域１１６上に配置されたゲート絶縁膜１２４と、ゲート絶縁膜１２４上に配置され、ゲート電極１１２と共通接続されたゲート電極１２２とを備える。

【0045】

ここで、パワー半導体デバイス３４は、図１１に示すように、ｐウェル領域１０２にｎ⁺拡散によって形成されたガードリング領域（ＧＲ）１０４を備え、ＣＭＯＳＦＥＴは、ガードリング領域（ＧＲ）１０４によって囲まれている。

【0046】

ｎ⁺ソース領域１０６にはソース端子Ｓ、ｎ⁺ドレイン領域１０８・ｐ⁺ドレイン領域１２０には出力端子Ｖout、ゲート電極１１２・ゲート電極１２２には入力端子Ｖin、ｐ⁺ソース領域１１８には電源端子Ｖssが接続されている。一方、ｎ^＋基板１００には、サブストレート端子ｓｕｂが接続される。ｎ^＋基板１００には、ｎ⁺拡散によって形成されたガードリング領域（ＧＲ）１０４が接続されるため、ガードリング領域（ＧＲ）１０４は、ｎ^＋基板１００と同電位になる。従って、ガードリング領域（ＧＲ）１０４に対してデバイス表面側から電極を取ることによって、サブストレート端子電極ＳＢＴと同電位とすることができる（図１０）。

【0047】

（半導体集積回路装置）
実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に半導体集積回路２６を配置した模式的平面パターン構成は、図１２に示すように表される。

【0048】

また、ＣＯＦ基板１４上に高電圧回路部８０と低電圧回路部７０を集積化配置した実施の形態に係る半導体集積回路装置６０の模式的平面パターン構成は、図１３に示すように表され、図１３のＩ−Ｉ線に沿う模式的断面構造は、図１４に示すように表される。

【0049】

実施の形態に係る半導体集積回路装置６０においては、図１２に示すように、半導体集積回路２６のワンチップ上にソースドライバ２４Ａ・２４Ｂ、タイミングコントローラ２８、ＬＥＤドライバ１８、パワーマネージメントＩＣ２０Ａ・２０Ｂを搭載する。

【0050】

パワーマネージメントＩＣ２０Ａ・２０ＢおよびＬＥＤドライバ１８上には、発熱源となるパワー半導体デバイスとして、例えば、ＤＭＯＳＦＥＴが内蔵されており、この発生熱をＣＯＦ配線（ＳＰＬ（ソースパワーライン）、ＤＰＬ（ドレインパワーライン）、ＧＲＬ（ガードリングパワーライン））を用いて放散させるレイアウトを実施している。

【0051】

ＤＭＯＳＦＥＴは、例えば、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）、チャージポンプ回路、スイッチングレギュレータなどで用いられる。ＤＭＯＳＦＥＴ内で発熱を引き起こす電流経路は、図６および図７を参照して説明したように、ＤＭＯＳＦＥＴのドレイン・ソース間のオン電流導通経路およびドレイン・バックゲート（サブストレート）間の寄生容量Ｃ_pを介した容量性電流導通経路である。

【0052】

すなわち、ドレイン端子電極ＤＴ・ソース端子電極ＳＴ・サブストレート端子電極ＳＢＴの３点に発熱を引き起こす経路が集中している。

【0053】

このため、ドレイン端子電極ＤＴ・ソース端子電極ＳＴ・サブストレート端子電極ＳＢＴに接続されるドレイン領域１０８・ソース領域１０６・ガードリング領域１０４の実レイアウト上に意図的にそれぞれ複数のドレインバンプ３０Ｄ・ソースバンプ３０Ｓ・ガードリングバンプ３０ＳＢを配置すると放熱性が良好になる。

【0054】

すなわち、上記のようにそれぞれ複数のドレインバンプ３０Ｄ・ソースバンプ３０Ｓ・ガードリングバンプ３０ＳＢを配置することによって、ドレインバンプ３０Ｄ・ソースバンプ３０Ｓ・ガードリングバンプ３０ＳＢにそれぞれ接続されるドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬ・ガードリングパワーラインＧＲＬから低熱抵抗（低熱インピーダンス）で熱を放散させることができる。

【0055】

ドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬ・ガードリングパワーラインＧＲＬは、ＣＯＦ基板１４上に形成されたＣＯＦ配線パターン（銅箔パターン１２）によって形成される（図１４参照）。

【0056】

ドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬ・ガードリングパワーラインＧＲＬは、ＰＣＢ基板１６（図１）上に配置されるインダクタンス・ダイオード・キャパシタ・抵抗・ＥＥＰＲＯＭなどからなる回路に接続される。

【0057】

このように、ＣＯＦ配線パターンで形成されるドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬ・ガードリングパワーラインＧＲＬを通じて大電流とそれに伴う発熱をＰＣＢ基板１６側に放散させる構成を実現することができる（図１２参照）。

【0058】

なお、ドレインバンプ３０Ｄ・ソースバンプ３０Ｓ・ガードリングバンプ３０ＳＢは、例えば、熱伝導率がＣＯＦ配線パターンを構成する銅（Ｃｕの熱伝導率は約３９８Ｗ／ｍ・ｋ）よりも小さい金（Ａｕの熱伝導率は約３２０Ｗ／ｍ・ｋ）で形成される。

【0059】

これにより、ＤＭＯＳＦＥＴで発生した熱は、金で形成されたドレインバンプ３０Ｄ・ソースバンプ３０Ｓ・ガードリングバンプ３０ＳＢに伝導された後、相対的により熱伝導率が高い銅で形成されたＣＯＦ配線（ソースパワーラインＳＰＬ、ドレインパワーラインＤＰＬ、ガードリングパワーラインＧＲＬ）に伝導されて、ＣＯＦ基板１４の外部（例えば、図１に示すＰＣＢ基板１６）へ容易に放熱可能である。

【0060】

実施の形態に係る半導体集積回路装置６０は、図１３および図１４に示すように、ＣＯＦ基板１４と、ＣＯＦ基板１４上に実装され、低電圧で動作する低電圧回路部７０と、低電圧より高い高電圧で動作する高電圧回路部８０とをワンチップ化した半導体集積回路２６と、ＣＯＦ基板１４と半導体集積回路２６とを封止する樹脂層２５とを備える。

【0061】

また、実施の形態に係る半導体集積回路装置６０において、半導体集積回路２６は、図１４に示すように、ＣＯＦ基板１４上にフリップチップに配置される。

【0062】

また、実施の形態に係る半導体集積回路装置６０において、高電圧回路部８０は、図１３および図１４に示すように、パワー半導体デバイス３４を備える。

【0063】

ここで、パワー半導体デバイス３４の各端子電極上には、電気的接続と放熱経路を兼ねるマイクロバンプ３０が配置される。また、パワー半導体デバイス３４の各端子電極は、ドレイン端子電極ＤＴ、ソース端子電極ＳＴおよびサブストレート端子電極ＳＢＴを備える。

【0064】

マイクロバンプ３０は、それぞれドレイン端子電極ＤＴに接続されるドレインバンプ３０Ｄ、ソース端子電極ＳＴに接続されるソースバンプ３０Ｓおよびサブストレート端子電極ＳＢＴに接続されるガードリングバンプ３０ＳＢを備える。

【0065】

また、実施の形態に係る半導体集積回路装置６０は、図１３および図１４に示すように、ＣＯＦ基板１４上に配置されたＣＯＦ配線１２（１２Ｓ・１２Ｄ・１２ＳＵＢ）を備え、ドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬ・ガードリングパワーラインＧＲＬは、ＣＯＦ配線１２Ｓ・１２Ｄ・１２ＳＵＢにより形成される。

【0066】

ＣＯＦ配線１２（１２Ｓ・１２Ｄ・１２ＳＵＢ）は、ＣＯＦ基板１４上に配置された導体パターンにより形成される。この導体パターンは、例えば、銅箔パターンにより形成される。

【0067】

また、実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に配置される高電圧回路部（ＨＶＩＣ）８０内のＤＭＯＳＦＥＴの周辺ガードリングＧＲを含む模式的平面パターン構成例であって、ソース領域（Ｓ）１０６・ドレイン領域（Ｄ）１０８・ガードリング領域（ＧＲ）１０４上にソースバンプ３０Ｓ・ドレインバンプ３０Ｄ・ガードリングバンプ３０ＳＢを配置した例は、図１５に示すように表され、図１５のＩＩ−ＩＩ線に沿う模式的断面構造は、図１６に示すように表される。

【0068】

実施の形態に係る半導体集積回路装置６０に適用可能なＤＭＯＳＦＥＴ３４は、図１５および図１６に示すように、ｎ^＋基板１００上にｐウェル拡散によって形成されたｐウェル領域１０２と、ｐウェル領域１０２にｐ型拡散によって形成されたｐ型ベース領域１１０と、ｐ型ベース領域１１０内にｎ⁺拡散によって形成されたｎ⁺ソース領域１０６と、ｐウェル領域１０２にｎ⁺拡散によって形成されたｎ⁺ドレイン領域１０８と、ｎ⁺ソース領域１０６・ｎ⁺ドレイン領域１０８間のｐウェル領域１０２上に配置されたゲート絶縁膜１１４と、ゲート絶縁膜１１４上に配置されたゲート電極１１２とを備える。

【0069】

ここで、パワー半導体デバイス３４は、図１１に示すように、ｐウェル領域１０２にｎ⁺拡散によって形成されたガードリング領域（ＧＲ）１０４を備え、ＤＭＯＳＦＥＴは、ガードリング領域（ＧＲ）１０４によって囲まれている。なお、ｐウェル領域１０２などの表面は、図１６に示すように、層間絶縁膜４４によって被覆されている。

【0070】

すなわち、パワー半導体デバイス３４は、図１５および図１６に示すように、周辺部を囲繞し、サブストレート端子電極ＳＢＴに接続されるガードリング領域１０４を備え、ガードリングバンプ３０ＳＢは、ガードリング領域１０４上に配置される。

【0071】

また、パワー半導体デバイス３４は、図１５および図１６に示すように、ｎ⁺ソース領域１０６・ｎ⁺ドレイン領域１０８上に配置されたソースバンプ３０Ｓ・ドレインバンプ３０Ｄを備える。

【0072】

また、パワー半導体デバイス３４は、図１５および図１６に示すように、ドレインバンプ３０Ｄに接続されるドレインパワーラインＤＰＬと、ソースバンプ３０Ｓに接続されるソースパワーラインＳＰＬと、ガードリングバンプ３０ＳＢに接続されるガードリングパワーラインＧＲＬとを備える。

【0073】

また、パワー半導体デバイス３４は、ＭＯＳトランジスタ、ＤＭＯＳトランジスタ、若しくはＣＭＯＳトランジスタのいずれかで構成可能である。

【0074】

図１５に示すように、ソース領域１０６には、ソースバンプ３０Ｓを介してソースパワーラインＳＰＬ、ドレイン領域１０８には、ドレインバンプ３０Ｄを介してドレインパワーラインＤＰＬ、ガードリング領域１０４には、３０ＳＢを介してガードリングパワーラインＧＲＬがそれぞれ接続されている。

【0075】

また、ドレインパワーラインＤＰＬ、ソースパワーラインＳＰＬおよびガードリングパワーラインＧＲＬは、図１５に示すように、パワー半導体デバイス３４のガードリング領域（ＧＲ）１０４より外側に向けて延設され、電気的接続と放熱経路を兼ねている。

【0076】

また、ドレインパワーラインＤＰＬ、ソースパワーラインＳＰＬおよびガードリングパワーラインＧＲＬは、それぞれ、ドレインバンプ３０Ｄ、ソースバンプ３０Ｓおよびガードリングバンプ３０ＳＢから離れるに従って幅が広くなるように構成されていても良い。すなわち、ドレインパワーラインＤＰＬ、ソースパワーラインＳＰＬおよびガードリングパワーラインＧＲＬは、例えば、扇型形状、撥型形状、逆台形型形状、逆テーパー形状に形成されていても良い。このような形状に形成することによって、大電流および発生した熱を効率的に伝導することができる。

【0077】

また、ドレインパワーラインＤＰＬ、ソースパワーラインＳＰＬおよびガードリングパワーラインＧＲＬを構成する材料の熱伝導率は、ドレインバンプ３０Ｄ、ソースバンプ３０Ｓおよびガードリングバンプ３０ＳＢを構成する材料の熱伝導率より高いことが望ましい。ドレインバンプ３０Ｄ、ソースバンプ３０Ｓおよびガードリングバンプ３０ＳＢから熱を有効にドレインパワーラインＤＰＬ、ソースパワーラインＳＰＬおよびガードリングパワーラインＧＲＬを伝導させるためである。

【0078】

例えば、ドレインパワーラインＤＰＬ、ソースパワーラインＳＰＬおよびガードリングパワーラインＧＲＬを構成する材料としては銅（Ｃｕ）、ドレインバンプ３０Ｄ、ソースバンプ３０Ｓおよびガードリングバンプ３０ＳＢを構成する材料としては金（Ａｕ）を適用することができる。

【0079】

また、ソースバンプ３０Ｓ、ドレインバンプ３０Ｄは、それぞれ、ソース領域１０６、ドレイン領域１０８の上に複数個（図１５に示す例では２個ずつ）配置されていても良い。また、ガードリングバンプ３０ＳＢは、ガードリング領域１０４の上に複数個配置されていても良い。

【0080】

なお、各マイクロバンプ（ＢＭＰ）３０（３０Ｓ、３０Ｄ、３０ＳＢ）は、フォトマスク等を用いたリソグラフィー技術などを用いて形成することができる。

【0081】

実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に配置される高電圧回路部（ＨＶＩＣ）８０内のＤＭＯＳＦＥＴのドレイン領域（Ｄ）１０８・ソース領域（Ｓ）１０６間で発生した熱は、ドレインバンプ３０Ｄ・ソースバンプ３０ＳからＣＯＦ配線で形成されたドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬへと伝導される。すなわち、ドレインバンプ３０Ｄ・ソースバンプ３０Ｓが金（Ａｕ）で形成され、ドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬが銅（Ｃｕ）で形成される場合には、相対的に熱伝導率の低いドレインバンプ３０Ｄ・ソースバンプ３０Ｓから、相対的に熱伝導率の高いドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬへと効率的に熱の伝導が行われる。ここで、Ａｕの熱伝導率は、例えば、約３２０（Ｗ／ｍ・Ｋ）、Ｃｕの熱伝導率は、例えば、約３９８（Ｗ／ｍ・Ｋ）であるため、Ａｕで形成されドレインバンプ３０Ｄ・ソースバンプ３０Ｓから、Ｃｕで形成されるドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬへと効率的に熱の伝導が行われる。

【0082】

実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に配置される高電圧回路部（ＨＶＩＣ）８０内のＤＭＯＳＦＥＴのドレイン領域（Ｄ）１０８・ソース領域（Ｓ）１０６間で発生した熱の一部は、高電圧回路部（ＨＶＩＣ）８０内部を伝導されるが、ＤＭＯＳＦＥＴの周辺部のガードリング領域（ＧＲ）１０４上にガードリングバンプ３０ＳＢを配置したことによって、ガードリングバンプ３０ＳＢに接続されるガードリングパワーラインＧＲＬから低熱抵抗インピーダンスで熱を放散させることができる。ここで、シリコン（Ｓｉ）の熱伝導率は、Ｃｕの約４０％であり、例えば、約１６８（Ｗ／ｍ・Ｋ）であるため、高電圧回路部（ＨＶＩＣ）８０内部を伝導される熱をガードリングバンプ３０ＳＢに接続されるガードリングパワーラインＧＲＬから低熱抵抗インピーダンスで熱を放散させることができる。

【0083】

実施の形態に係る半導体集積回路装置６０においては、ドレイン領域（Ｄ）１０８・ソース領域（Ｓ）１０６間で発生した熱は、ドレインバンプ３０Ｄ・ソースバンプ３０Ｓ・ガードリングバンプ３０ＳＢからドレインパワーラインＤＰＬ・ソースパワーラインＳＰＬ・ガードリングパワーラインＧＲＬを介して外部に効率的に放散可能であり、半導体集積回路２６内の他の部分への熱伝導を実質的に低減化することができるため、半導体集積回路装置６０の温度上昇を抑制することができる。

【0084】

尚、上記の説明では、ＤＭＯＳＦＥＴの例を記載したが、ＤＭＯＳＦＥＴに限定されるのもではなく、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、ＣＭＯＳＦＥＴであっても良い。

【0085】

また、高電圧回路部（ＨＶＩＣ）８０に搭載される高電圧集積回路としては、例えば、パワーマネージメントＩＣやＬＥＤドライバなどがある。ここで、パワーマネージメントＩＣには、例えば、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）、チャージポンプ回路などが適用される。

【0086】

また、実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に配置される高電圧回路部（ＨＶＩＣ）８０内のＤＭＯＳＦＥＴの周辺ガードリングＧＲを含む別の模式的平面パターン構成例であって、ソースパッド電極ＳＰ・ゲートパッド電極ＧＰ・ドレインパッド電極ＤＰを繰り返し配置して１個のＤＭＯＳＦＥＴを構成した例は、図１７（ａ）に示すように表され、図１７（ａ）に対応するＤＭＯＳＦＥＴの回路素子表現は、図１７（ｂ）に示すように表される。

【0087】

図１７（ａ）に示すように、ソースパッド電極ＳＰには、ソースパワーラインＳＰＬ、ドレインパッド電極ＤＰには、ドレインパワーラインＤＰＬ、ガードリングＧＲには、ガードリングパワーラインＧＲＬがそれぞれ接続される。

【0088】

なお、ソースパワーラインＳＰＬ、ドレインパワーラインＤＰＬおよびガードリングパワーラインＧＲＬは、接続端子から離れるに従って幅が広くなる。これにより、大電流および発生した熱を効率的に伝導することができる。

【0089】

また、マイクロバンプ（ＢＭＰ）３０Ｓ、３０Ｄは、それぞれ、ソースパッド電極ＳＰ、ドレインパッド電極ＤＰ上に複数個（図１７（ａ）に示す例では２個ずつ）配置される。また、マイクロバンプ（ＢＭＰ）３０ＳＢは、ガードリングＧＲの上に複数個配置される。

【0090】

また、実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に配置される高電圧回路部（ＨＶＩＣ）８０内のＤＭＯＳＦＥＴの周辺ガードリングＧＲを含む模式的断面構造例であって、ソースパッド電極ＳＰ・ドレインパッド電極ＤＰ・ガードリングパッド電極ＧＲＰ上にソースバンプ３０Ｓ・ドレインバンプ３０Ｄ・ガードリングバンプ３０ＳＢを配置した例は、図１８に示すように表される。ソースパッド電極ＳＰ・ドレインパッド電極ＤＰ・ガードリングパッド電極ＧＲＰ上には、図１８に示すように、それぞれ複数個のソースバンプ３０Ｓ・ドレインバンプ３０Ｄ・ガードリングバンプ３０ＳＢを配置可能である。なお、ｐウェル領域１０２などの表面は、図１８に示すように、層間絶縁膜４４によって被覆されている。

【0091】

さらに、実施の形態に係る半導体集積回路装置６０において、ガードリング付き単位ＤＭＯＳＦＥＴ３４１・３４２・３４２…を複数個配置して構成したＤＭＯＳＦＥＴ３４の模式的平面パターン構成は、図１９に示すように表される。実施の形態に係る半導体集積回路装置６０においては、図１９に示すように、高電圧回路部（ＨＶＩＣ）８０内のＤＭＯＳＦＥＴをガードリング付き単位ＤＭＯＳＦＥＴ３４１・３４２・３４２…を複数個配置し、それぞれ並列接続して構成しても良い。

【0092】

また、実施の形態に係る半導体集積回路装置６０において、ガードリング付きＤＭＯＳＦＥＴの別の模式的平面パターン構成は、図２０（ａ）に示すように表され、図２０（ａ）のＩＩＩ―ＩＩＩ線に沿う模式的断面構造は、図２０（ｂ）に示すように表される。さらに、図２０（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造は、図２１（ａ）に示すように表され、図２０（ｂ）のＶ−Ｖ線に沿う模式的断面構造は、図２１（ｂ）に示すように表される。

【0093】

実施の形態に係る半導体集積回路装置６０に適用可能なガードリング付きＤＭＯＳＦＥＴは、図２０（ａ）および図２０（ｂ）に示すように、ガードリングパッド電極ＧＲＰ上に、ガードリングバンプ３０ＳＢが配置され、ソースパッド電極ＳＰ上に、ソースバンプ３０Ｓが配置され、ドレインパッド電極ＤＰ上に、ドレインバンプ３０Ｄが配置されている。また、図２１（ａ）および図２１（ｂ）に示すように、ソースパッド電極ＳＰの上には、ソースバンプ３０Ｓが複数個配置され、ドレインパッド電極ＤＰの上には、ドレインバンプ３０Ｄが複数個配置されている。

【0094】

また、実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に半導体集積回路（スレーブチップ）２６₂を実装した表面写真例は、図２２（ａ）に示すように表され、図２２（ａ）の半導体集積回路（スレーブチップ）２６₁の模式的平面ブロック構成は、図２２（ｂ）に示すように表される。

【0095】

実施の形態に係る半導体集積回路装置６０においては、半導体集積回路２６₂・２６₁部分は、図２２（ａ）・図２２（ｂ）に示すように、フィルム形状のＣＯＦ構造に実装されている。図２２（ａ）および図２２（ｂ）に示されたＣＯＦ基板１４の実装寸法は、約１．３ｍｍ×２３．０ｍｍである。尚、このようなフィルム形状のＣＯＦ基板１４は、フレキシブルであるため、接続される表示部１０の裏側に折り曲げて配置可能である。

【0096】

半導体集積回路（スレーブチップ）２６₂内には、図２２（ｂ）に示すように、例えば、レベルシフタ（Ｌ／Ｓ）６、タイミングコントローラ（ＴＣＯＮ）１ａ、低電圧作動シグナリング（ＬＶＤＳ）８ａ、ＤＣ／ＤＣコンバータ４₁、４₂、４₃、電圧制御ＩＣ（ＶＣＯＮ）３、ＬＤＯレギュレータ２およびソースドライバ（Ｓ／Ｄ）７ａが搭載されている。なお、ＤＣ／ＤＣコンバータ４₁、４₂は、それぞれ、＋５Ｖ、−５Ｖ用であり、ソースドライバ（Ｓ／Ｄ）７ａの上側電源、下側電源に用いられる。また、ＤＣ／ＤＣコンバータ４₃は、＋２５Ｖ用であり、ゲートドライバの上側電源に用いられる。

【0097】

また、実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に半導体集積回路（マスターチップ）２６₁を実装した表面写真例は、図２３（ａ）に示すように表され、図２３（ａ）の半導体集積回路（マスターチップ）２６₁の模式的平面ブロック構成は、図２３（ｂ）に示すように表される。

【0098】

半導体集積回路（マスターチップ）２６₁内には、図２３（ｂ）に示すように、例えば、ＬＥＤドライバ５、タイミングコントローラ（ＴＣＯＮ）１ｂ、低電圧作動シグナリング（ＬＶＤＳ）８ｂ、ＤＣ／ＤＣコンバータ４₄、ソースドライバ（Ｓ／Ｄ）７ｂおよび４ｃｈカレントシンク９が搭載されている。

【0099】

実施の形態に係る半導体集積回路装置６０において得られた半導体集積回路（スレーブチップ）２６₂の温度上昇は、動作時において、約５０℃程度であり、半導体集積回路（マスターチップ）２６₁の温度上昇は、動作時において、約５２℃程度である。

【0100】

従って、実施の形態によれば、高電圧回路部から効率的に放熱可能のため、ＣＯＦ構造の半導体集積回路装置６０を提供可能である。

【0101】

実施の形態に係る半導体集積回路装置６０において使用される波形例であって、入力電圧波形ＶＩＮ、＋５Ｖを生成する波形Ｖ₁、−５Ｖを生成する波形Ｖ₂、−１０Ｖを生成する波形Ｖ₃は、それぞれ図２４に示すように表される。

【0102】

また、実施の形態に係る半導体集積回路装置６０において、ＣＯＦ基板１４上に実装した別の半導体集積回路２６の模式的平面ブロック構成は、図２５に示すように表される。

【0103】

図２５に示す例では、ＣＯＦ基板１４に実装された半導体集積回路２６には、ＬＥＤドライバ５、低電圧作動シグナリング（ＬＶＤＳ）８、レベルシフタ（Ｌ／Ｓ）６、タイミングコントローラ（ＴＣＯＮ）１、ＬＤＯレギュレータ２、ＤＣ／ＤＣコンバータ４１、４２、電圧コンパレータ（ＶＣＯＭ）３１、チャージポンプ（ＰＵＭＰ）３２、ソースドライバ（Ｓ／Ｄ）７が搭載されている。

【0104】

ＤＣ／ＤＣコンバータ４１は、＋１０Ｖ用であり、ソースドライバの上側電源（ＡＶＤＤ）に用いられる。ＤＣ／ＤＣコンバータ４２は、＋２５Ｖ用であり、ゲートドライバの上側電源（ＶＧＨ）に用いられる。チャージポンプ（ＰＵＭＰ）３２は、ゲートドライバの下側電源（ＶＧＬ）に用いられる。

【0105】

なお、図２２、図２３および図２５に示されたＣＯＦ基板１４上に実装した半導体集積回路２６の構成は、これらに限定されるものではなく、表示部１０の構成や用途に応じて適宜変更可能である。

【0106】

（ＬＥＤアレイ）
実施の形態に係る表示装置５０において、ＬＥＤドライバ５によって駆動される４チャンネル×８個直列ＬＥＤアレイ部分の回路構成例は、図２６に示すように表される。図２６に示す例では、アノードラインＡＬとカソードラインＫＬとの間に、８個のＬＥＤ（Ｄ１、Ｄ２、…、Ｄ８）を直列接続した４チャンネルのＬＥＤアレイが接続されている。この各ＬＥＤアレイは、例えば、約３０Ｖ〜４０Ｖ程度の駆動電圧を供給可能なＬＥＤドライバ５によって駆動され、実施の形態に係る表示装置５０のバックライトとして機能する。

【0107】

（表示部に配置されるＴＦＴアレイ）
実施の形態に係る表示装置５０において、表示部１０に配置されるＴＦＴアレイセル部分の回路構成例は、図２７（ａ）に示すように表され、別のＴＦＴアレイセル部分の回路構成例は、図２７（ｂ）に示すように表される。

【0108】

図２７（ａ）に示すように、ＴＦＴアレイセル部分は、ソースラインＳ１、Ｓ２、…と、ゲートラインＧ１、Ｇ２、…に接続されるトランジスタＱ１、Ｑ２、…を備える。

【0109】

ソースドライバ（Ｓ／Ｄ）７およびゲートドライバによりトランジスタＱ１、Ｑ２、…のソースラインＳ１、Ｓ２…と、ゲートラインＧ１、Ｇ２…が駆動され、各トランジスタが選択される。

【0110】

図２７（ｂ）に示す例では、１つのセル（ＣＥＬＬ）には、２個のトランジスタＱ１、Ｑ２が配置され、それぞれソースドライバ（Ｓ／Ｄ）７およびゲートドライバにより各セルのソースラインＳ１、Ｓ２…と、ゲートラインＧ１、Ｇ２…が駆動される。各セルは、ＲＧＢの各セルを構成する。表示部１０を高解像度に構成する場合には、例えば、ソースラインＳ１、Ｓ２…の本数＝１３６６ＲＧＢ×（１／２）×（１／２）＝１０２６本、ゲートラインＧ１、Ｇ２、…の本数＝７６８本であり、表示部１０には、１３６６ＲＧＢ×７６８のＴＦＴが配置可能である。

【0111】

（電子機器）
実施の形態に係る半導体集積回路装置６０は、さまざまな電子機器に適用可能である。すなわち、実施の形態に係る半導体集積回路装置６０を適用することによって、さまざまな電子機器を提供可能である。実施の形態に係る半導体集積回路装置６０は、例えば、携帯電話、デジタルカメラ、ビデオカメラ、タブレット端末、デスクトップコンピュータ、プリンタ、テレビ受像機、ノートブックコンピュータ、電子玩具、各種表示装置などの電子機器に内蔵されていてもよい。

【0112】

上記の実施の形態において、半導体パワーデバイスとしては、集積化の容易なＭＯＳＦＥＴの例を説明したが、例えば、絶縁ゲートバイポーラトランジスタ（ＩＢＧＴ：Insulated Gate Bipolar Transistor）、サイリスタ、トライアックなど他のパワーデバイスも適用可能である。また、ＳｉＣ系パワーデバイス、ＧａＮ系パワーデバイス、ヘテロジャンクションバイポーラトランジスタ、ＳｉＧｅ系デバイスなど他のパワーデバイスも適用可能である。

【0113】

[その他の実施の形態]
上記のように、実施の形態に係る溶液検査装置について記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

【0114】

このように、本発明はここでは記載していない様々な実施の形態などを含む。

【産業上の利用可能性】

【0115】

本発明の半導体集積回路装置は、高電圧回路部と低電圧回路部を有する同一チップの半導体集積回路をＣＯＦパッケージに実装可能であることから、液晶表示装置、バックライト制御装置などの電子機器に適用可能であり、さらに、フレキシブルエレクトロニクス分野、透明エレクトロニクス分野など幅広い応用分野に適用可能である。

【符号の説明】

【0116】

１、１ａ、１ｂ、２２、２８…タイミングコントローラ（ＴＣＯＮ）
２…ＬＤＯレギュレータ
３、３１、３２…電圧制御ＩＣ（ＶＣＯＮ）
４、４₁、４₂、４₃、４₄、４１、４２…ＤＣ／ＤＣコンバータ
５、１８…ＬＥＤドライバ
６…レベルシフタ（Ｌ／Ｓ）
７ａ、７ｂ、２４、２４Ａ、２４Ｂ…ソースドライバ（Ｓ／Ｄ）
８ａ、８ｂ…低電圧作動シグナリング（ＬＶＤＳ）
９…４ｃｈカレントシンク
１０…表示部（ＬＣＤパネル）
１２、１２Ｓ、１２Ｄ、１２ＳＵＢ…ＣＯＦ配線（銅箔パターン）
１４、１４ａ、１４₁、１４₂、１５…ＣＯＦ基板
１６、１７…ＰＣＢ基板
１６₁…インダクタンス
１６₂…ダイオード
１６₃…キャパシタンス
１６₄…抵抗
１６₅…ＥＥＰＲＯＭ
２０、２０Ａ、２０Ｂ…パワーマネージメントＩＣ
２５…樹脂層
２６、２６ａ、２６₁、２６₂…半導体集積回路
２７…バンプ形成領域
３０…マイクロバンプ（ＢＭＰ）
３０Ｓ…ソースバンプ
３０Ｄ…ドレインバンプ
３０ＳＢ…ガードリングバンプ
３１…電圧コンパレータ（ＶＣＯＭ）
３２…チャージポンプ（ＰＵＭＰ）
３４、３４₁、３４₂、３４₃、３４₄、３４１、３４２、３４３、Ｑ…パワー半導体デバイス（ＤＭＯＳ、ｎＭＯＳ、ｐＭＯＳ、ＣＭＯＳ)
４４…層間絶縁膜
５０、５０ａ…表示装置
６０、６０ａ…半導体集積回路装置
７０…低電圧回路部（ＬＶＩＣ）
８０…高電圧回路部（ＨＶＩＣ）
１００…基板
１０２…ｐ型基板（ｐウェル領域）
１０４…ガードリング領域（ＧＲ）
１０６、１２０…ソース領域
１０８、１１８…ドレイン領域
１１０…ｐ型ベース領域
１１２、１２２…ゲート電極
１１４、１２４…ゲート絶縁膜
１１６…ｎウェル領域
ＡＬ…アノードライン
ＫＬ…カソードライン
Ｄ１、Ｄ２、…、Ｄ８…ＬＥＤ
Ｑ１、Ｑ２…薄膜トランジスタ（ＴＦＴ）
Ｓ１、Ｓ２…ソースライン
Ｇ１、Ｇ２…ゲートライン
ＤＴ…ドレイン端子電極
ＳＴ…ソース端子電極
ＳＢＴ…サブストレート端子電極
ＧＲ…ガードリング
Ｃ_p、Ｃ_pp、Ｃ_pn…ドレイン基板間寄生容量
ＩＮ…入力端子
ＯＵＴ…出力端子
ＧＮＤ…接地端子
ＰＬ１、ＰＬ２、ＰＬ３…ＣＯＦ配線（パワーライン）
ＳＰＬ…ＣＯＦ配線（ソースパワーライン）
ＤＰＬ…ＣＯＦ配線（ドレインパワーライン）
ＧＲＬ…ＣＯＦ配線（ガードリングパワーライン）
ＧＲＰ…ガードリングパッド電極
ＳＰ…ソースパッド電極
ＧＰ…ゲートパッド電極
ＤＰ…ドレインパッド電極
ＣＥＬＬ…ＴＦＴアレイセル部分

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】