特許 6056342 保護回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6056342

(24)【登録日】2016年12月16日

(45)【発行日】2017年1月11日

(54)【発明の名称】保護回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20161226BHJP

   H01L 27/04 20060101ALI20161226BHJP

【ＦＩ】

   H01L27/04 H

【請求項の数】4

【全頁数】15

(21)【出願番号】特願2012-221444(P2012-221444)

(22)【出願日】2012年10月3日

(65)【公開番号】特開2014-75435(P2014-75435A)

(43)【公開日】2014年4月24日

【審査請求日】2015年6月30日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100119987

【弁理士】

【氏名又は名称】伊坪 公一

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(74)【代理人】

【識別番号】100135976

【弁理士】

【氏名又は名称】宮本 哲夫

(72)【発明者】

【氏名】橋本 賢治

(72)【発明者】

【氏名】荒川 雅人

【審査官】 市川 武宜

(56)【参考文献】

【文献】 米国特許出願公開第２００６／００７２２６７（ＵＳ，Ａ１）

【文献】 特開２０１３−１１８２５６（ＪＰ，Ａ）

【文献】 特開２００９−１６４８２９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

第１電源端子と第２電源端子との間を順に直列接続された第1スイッチ及び第２スイッチと、
前記第1電源端子に接続する第1ドレインと、前記第1スイッチのゲート端子に接続する第1ソースと、第1ゲートとを有する第１ｎＭＯＳトランジスタを有し、前記第１ゲート及び前記第1電源端子に接続する第1抵抗素子と、前記第１ゲート及び前記第２電源端子に接続する第２抵抗素子と、を有するバイアス回路と、
前記第２電源端子に接続する第1容量素子と、前記第1容量素子及び前記第1スイッチのゲート端子に接続する第３抵抗素子と、前記第１容量素子及び前記第３抵抗素子に接続するゲート及び前記第1スイッチのゲート端子に接続するソースを有する第１ｐＭＯＳトランジスタと、前記第１容量素子及び前記第３抵抗素子に接続するゲート及び前記第２電源端子に接続するソースを有する第２ｎＭＯＳトランジスタと、を有し、前記第１ｐＭＯＳトランジスタのドレイン及び前記第２ｎＭＯＳトランジスタのドレインが、前記第２スイッチのゲートと接続するＲＣトリガー回路と、
を有することを特徴とする保護回路。

【請求項2】

第１電源端子と第２電源端子との間を順に直列接続された第1スイッチ及び第２スイッチと、
前記第1電源端子に接続する第1ドレインと、前記第２スイッチのゲート端子に接続する第1ソースと、第1ゲートとを有する第１ｎＭＯＳトランジスタを有し、前記第１ゲート及び前記第1電源端子に接続する第1抵抗素子と、前記第１ゲート及び前記第２電源端子に接続する第２抵抗素子と、を有するバイアス回路と、
前記第１電源端子に接続する第1容量素子と、前記第1容量素子及び前記第２スイッチのゲート端子に接続する第３抵抗素子と、前記第１容量素子及び前記第３抵抗素子に接続する第２ゲート及び前記第1電源端子に接続する第２ソースを有する第１ｐＭＯＳトランジスタと、前記第１容量素子及び前記第３抵抗素子に接続する第３ゲート及び前記第２スイッチのゲート端子に接続する第３ソースを有する第２ｎＭＯＳトランジスタと、を有し、前記第１ｐＭＯＳトランジスタのドレイン及び前記第２ｎＭＯＳトランジスタのドレインが、前記第１スイッチのゲート端子と接続する第１ＲＣトリガー回路と、
を有することを特徴とする保護回路。

【請求項3】

第１電源端子と第２電源端子との間を順に直列接続された第1スイッチ及び第２スイッチ、第３スイッチと、
前記第1電源端子に接続する第1ドレインと、前記第1スイッチのゲート端子に接続する第1ソースと、第1ゲートとを有する第１ｎＭＯＳトランジスタを有し、前記第１ゲート及び前記第1電源端子に接続する第1抵抗素子と、前記第１ゲート及び前記第２電源端子に接続する第２抵抗素子と、を有する第1バイアス回路と、
前記第1スイッチのゲート電源端子に接続する第２ドレインと、前記第２スイッチのゲート端子に接続する第２ソースと、第２ゲートとを有する第２ｎＭＯＳトランジスタを有し、前記第２ゲート及び前記第1スイッチのゲート端子に接続する第３抵抗素子と、前記第２ゲート及び前記第２電源端子に接続する第４抵抗素子と、を有する第２バイアス回路と、
前記第２電源端子に接続する第1容量素子と、前記第1容量素子及び前記第２スイッチのゲート端子に接続する第５抵抗素子と、前記第１容量素子及び前記第５抵抗素子に接続する第３ゲート及び前記第２スイッチのゲート端子に接続する第３ソースを有する第１ｐＭＯＳトランジスタと、前記第１容量素子及び前記第５抵抗素子に接続する第４ゲート及び前記第２電源端子に接続する第４ソースを有する第３ｎＭＯＳトランジスタと、を有し、前記第１ｐＭＯＳトランジスタのドレイン及び前記第３ｎＭＯＳトランジスタのドレインが、前記第３スイッチのゲートと接続する第１ＲＣトリガー回路と、
を有することを特徴とする保護回路。

【請求項4】

第１電源端子と第２電源端子との間を順に直列接続された第1スイッチ及び第２スイッチ、第３スイッチと、
前記第1電源端子に接続する第1ドレインと、前記第２スイッチのゲート端子に接続する第1ソースと、第1ゲートとを有する第１ｎＭＯＳトランジスタを有し、前記第１ゲート及び前記第1電源端子に接続する第1抵抗素子と、前記第１ゲート及び前記第２電源端子に接続する第２抵抗素子と、を有する第1バイアス回路と、
前記第２スイッチのゲート電源端子に接続する第２ドレインと、前記第３スイッチのゲート端子に接続する第２ソースと、第２ゲートとを有する第２ｎＭＯＳトランジスタを有し、前記第２ゲート及び前記第２スイッチのゲート端子に接続する第３抵抗素子と、前記第２ゲート及び前記第２電源端子に接続する第４抵抗素子と、を有する第２バイアス回路と、
前記第１電源端子に接続する第1容量素子と、前記第1容量素子及び前記第２スイッチのゲート端子に接続する第５抵抗素子と、前記第１容量素子及び前記第５抵抗素子に接続する第３ゲート及び前記第１電源端子に接続する第３ソースを有する第１ｐＭＯＳトランジスタと、前記第１容量素子及び前記第５抵抗素子に接続する第４ゲート及び前記第２スイッチのゲート端子に接続する第４ソースを有する第３ｎＭＯＳトランジスタと、を有し、前記第１ｐＭＯＳトランジスタのドレイン及び前記第３ｎＭＯＳトランジスタのドレインが、前記第１スイッチのゲートと接続する第１ＲＣトリガー回路と、
を有することを特徴とする保護回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、素子をサージ電圧から保護するための保護回路に関する。

【背景技術】

【0002】

テクノロジの進歩及び半導体装置の高速化、低電力、低電圧化に伴い、高速インターフェイス回路等の付加価値の高いＩＰ（intellectual property）コアを有する半導体装置では、従来から使用されている低速Ｉ／Ｏ回路並びにＡＤＣ、及びＤＡＣ等のアナログ回路を有する半導体装置の半分程度の電圧で動作させる場合がある。

【0003】

一方、従来製品との互換性を持たせるために上記の低速Ｉ／Ｏ、アナログ回路の動作電圧は従来通りの動作電圧であることが必要となる場合がある。

【0004】

このため、半導体装置は、従来回路向けの高電圧Ｉ／Ｏ回路と、高速インタフェース向けの低電圧動作Ｉ／Ｏ回路と、内部ロジック回路の３つの電源電圧で動作するＩ／Ｏ回路を有することがある。従来の半導体装置では、３度酸化プロセスを採用することで各電源電圧用のトランジスタを用意するか、Ｉ／Ｏ用トランジスタのゲート長制約変更(オーバドライブ、アンダードライブ）をすることにより対応してきた。

【0005】

しかしながら、３度酸化プロセスではトランジスタを形成するためのマスクが増加するため、コストが増加してしまう。一方、高電圧動作向けＩ／Ｏトランジスタのアンダードライブで低電圧動作Ｉ／Ｏ回路を構成すると、Ｉ／Ｏ回路の動作速度が遅くなってしまう。このため、例えば１．８Ｖトランジスタで構成し、３．３Ｖ電源で動作するＩ／Ｏ回路が形成されてきている。

【0006】

半導体装置は、Ｉ／Ｏ回路をＥＳＤ（Electro Static Discharge）から保護するための保護回路を有する。３．３Ｖ電源で動作するＩ／Ｏ回路の保護回路を１．８Ｖトランジスタで形成する場合、１．８Ｖトランジスタのソース-ドレイン間耐圧を越えてしまい、信頼性が低下するおそれがある。

【0007】

この問題を解決するために、電源電圧間に直列接続されるＭＯＳトランジスタを有し、電源電圧に対応した耐圧を持つように形成され、電流サージを、ＭＯＳトランジスタに形成される寄生バイポーラトランジスタを介して流す保護回路が知られている。

【0008】

また、電源端子間に直列接続された第１及び第２クランプ回路を有し、且つ第１及び第２クランプ回路の間の中間ノードが内部回路用電源に結合される保護回路が知られている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００９−１４７０４０号公報

【特許文献2】特開２０１０−５０２１３０号公報

【特許文献3】特開２００４−１４９２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、寄生バイポーラトランジスタを利用する保護回路は、電流サージが印加されるときに、ブレークダウン電圧Ｖ_t1及び保持電圧Ｖ_hold以上の電圧がトランジスタに印加される。また、通常動作時に３．３Ｖ電源及び１．８Ｖ電源等の２つの異なる電圧レベルを有する電源から電源電圧が供給されている保護回路では、２つの電源から電源電圧が供給されるため、回路構成が複雑になる。

【課題を解決するための手段】

【0011】

上記課題を解決するために、保護回路は、第１電源端子と第２電源端子との間を短絡する短絡回路を形成する、直列接続された２以上のＮ個の短絡スイッチを有する。さらに、保護回路は、バイアス回路とＲＣトリガー回路とを有する。バイアス回路は、通常動作時に、中間ノードの電圧を第１電源電圧と第２電源電圧との間の値である電圧に維持するとともに、少なくとも２つの短絡スイッチの少なくとも１つをオフして短絡回路を開放する。ＲＣトリガー回路は、第１電源端子に電流サージが印加される期間は、Ｎ個の短絡スイッチの全てをオンして短絡回路を短絡する。

【発明の効果】

【0012】

一実施形態では、保護回路は、通常動作時に、中間ノードの電圧を第１電源電圧と第２電源電圧との間の値である電圧に維持するバイアス回路を有する。このため、保護回路は、通常動作時に単一の電源電圧で動作できる。また、保護回路は、第１電源端子に電流サージが印加される期間は、Ｎ個の短絡スイッチの全てをオンして短絡回路を短絡するＲＣトリガー回路を有する。このため、電流サージ印加時にＭＯＳ動作でサージを流すことができる。

【図面の簡単な説明】

【0013】

【図1】第１実施形態に係る保護回路の回路ブロック図である。

【図2】図１の保護回路の電流サージ印加時の動作を示す図である。

【図3】第２実施形態に係る保護回路の回路ブロック図である。

【図4】第３実施形態に係る保護回路の回路ブロック図である。

【図5】第４実施形態に係る保護回路の回路ブロック図である。

【図6】第５実施形態に係る保護回路の回路ブロック図である。

【図7】第６実施形態に係る保護回路の回路ブロック図である。

【発明を実施するための形態】

【0014】

まず、図１及び２を参照して、保護回路の第１実施形態について説明する。

【0015】

図１は、保護回路１を示す図である。

【0016】

保護回路１は、正サージ短絡回路１０と、制御回路１１と、負サージ短絡回路９０とを有する。

【0017】

正サージ短絡回路１０は、カスケード接続された第１及び第２短絡スイッチ８１及び８２を有する。第１及び第２短絡スイッチ８１及び８２はそれぞれ、トランジスタサイズが同一であるｎＭＯＳトランジスタを有する。第１及び第２短絡スイッチ８１及び８２はそれぞれ、第１電源端子ＶＤＥに電流サージが印加される期間、ゲート端子の電圧とドレイン端子の電圧とを同一にしてオンすることにより、第１電源端子ＶＤＥと第２電源端子ＶＳＳとの間に短絡回路を形成する。

【0018】

制御回路１１は、第１バイアス回路２０と、第１ＲＣトリガー回路３０と、第２ＲＣトリガー回路４０とを有する。制御回路１１は、第１電源電圧ＶＤＥに３．３Ｖの電圧が印加され、第２電源電圧ＶＳＳが接地される通常動作時に、第１中間ノードｎｏｄｅ１の電圧を１．６５Ｖに維持する。また、制御回路１１は、第１電源端子ＶＤＥに電流サージが印加される期間、第１電源端子ＶＤＥ及び第２電源端子ＶＳＳとの間を短絡するように正サージ短絡回路１０を制御する。

【0019】

第１バイアス回路２０は、第１バイアススイッチ２１と、第１バイアス抵抗素子２２と、第２バイアス抵抗素子２３とを有する。第１バイアススイッチ２１は、しきい値電圧がＶ_bswであるｎＭＯＳトランジスタを有する。第１バイアススイッチ２１のゲート端子は、第１バイアス抵抗素子２２及び第２バイアス抵抗素子２３により分圧された電圧が入力される。第１バイアススイッチ２１のドレイン端子は、第１電源端子ＶＤＥに接続される。第１電源端子ＶＤＥに３．３Ｖが印加され、第２電源端子ＶＳＳが接地される通常動作時には、第１バイアススイッチ２１のドレイン端子は、３．３Ｖが印加される。第１バイアススイッチ２１のソース端子は、第１中間ノードｎｏｄｅ１に接続される。第１バイアス抵抗素子２２と、第２バイアス抵抗素子２３とは、第１電源端子ＶＤＥと第２電源端子ＶＳＳとの間に直列接続される。

【0020】

第１バイアス回路２０は、通常動作時に、第１中間ノードｎｏｄｅ１の電位を第１電源電圧ＶＤＥと第２電源電圧ＶＳＳとの間の値である中間ノード電圧に維持する機能を有する。

【0021】

第１電源電圧ＶＤＥに３．３Ｖの電圧が印加され、第２電源電圧ＶＳＳが接地される通常動作時に、第１バイアススイッチ２１のゲート端子には、３．３Ｖの電位差を第１バイアス抵抗素子２２と第２バイアス抵抗素子２３とで分圧した電圧が印加される。第１バイアススイッチ２１のゲート端子の電圧を１．６５Ｖ＋Ｖ_bswになるように第１バイアス抵抗素子２２及び第２バイアス抵抗素子２３の抵抗を配置することにより、第１中間ノードｎｏｄｅ１の電位は、１．６５Ｖに維持される。

【0022】

すなわち、第１中間ノードｎｏｄｅ１の電位がリーク電流等の影響で１．６５Ｖから低下すると、第１バイアススイッチ２１のゲート端子とソースとの電位差がしきい値電圧よりも大きくなるので、第１バイアススイッチ２１がオンする。次いで、第１中間ノードｎｏｄｅ１の電位が１．６５Ｖに戻ると、第１バイアススイッチ２１のゲート端子とソースとの電位差がしきい値電圧と等しくなるので、第１バイアススイッチ２１がオフする。このように第１バイアススイッチ２１により、第１中間ノードｎｏｄｅ１の電位は１．６５Ｖに維持される。

【0023】

第１ＲＣトリガー回路３０は、第１オーバードライブスイッチ３１と、第１ＲＣトリガー抵抗素子３２と、第１ＲＣトリガー容量素子３３とを有する。第１オーバードライブスイッチ３１は、ｐＭＯＳトランジスタを有する。第１オーバードライブスイッチ３１のゲート端子は、第１ＲＣトリガー抵抗素子３２と、第１ＲＣトリガー容量素子３３とに接続される。第１ＲＣトリガー容量素子３３は、配線層間の容量により形成される。

【0024】

第１ＲＣトリガー抵抗素子３２及び第１ＲＣトリガー容量素子３３は、第１電源端子ＶＤＥに電流サージが印加される期間、第１オーバードライブスイッチ３１のゲート端子を第２電源端子ＶＳＳの電圧レベルに維持する時定数回路として機能する。第１ＲＣトリガー抵抗素子３２の抵抗値及び第１ＲＣトリガー容量素子３３の容量値により規定される時定数τ₁が第１電源端子に電流サージが印加される期間よりも十分に大きくなるように設定される。これにより、第１電源端子ＶＤＥに電流サージが印加される期間、第１オーバードライブスイッチ３１のゲート端子を第２電源端子ＶＳＳの電圧レベルに維持し、第１オーバードライブスイッチ３１をオンする。第１オーバードライブスイッチ３１がオンすることにより、第１中間ノードｎｏｄｅ１の電圧は、第１電源端子ＶＤＥの電圧と同一にする。

【0025】

第２ＲＣトリガー回路４０は、インバータ素子４１と、第２ＲＣトリガー抵抗素子４４と、第２ＲＣトリガー容量素子４５とを有する。インバータ素子４１は、ソース端子が第１中間ノードｎｏｄｅ１に接続されたｐＭＯＳトランジスタ４２と、ソース端子が第２電源端子ＶＳＳに接続されたｎＭＯＳトランジスタ４３とを有する。インバータ素子４１の入力端子は、第２ＲＣトリガー抵抗素子４４と、第２ＲＣトリガー容量素子４５とに接続される。

【0026】

第２ＲＣトリガー抵抗素子４４及び第２ＲＣトリガー容量素子４５は、第１電源端子に電流サージが印加される期間、インバータ素子４１の入力端子をＬレベルに維持する時定数回路として機能する。ここで電流サージが印加される時間に対して適切な時定数τ₂を第２ＲＣトリガー抵抗素子４４の抵抗値及び第２ＲＣトリガー容量素子４５の容量値で設定することにより、第１電源端子ＶＤＥに電流サージが印加される期間、インバータ素子４１のゲート端子を第２電源端子ＶＳＳの電圧レベルに維持し、インバータ素子４１の出力端子の電圧を、第１中間ノードｎｏｄｅ１の電圧と同一にする。

【0027】

負サージ短絡回路９０は、ダイオード素子９１を有する。ダイオード素子９１は、第２電源端子に電流サージが印加される期間オンして、第１電源端子と第２電源端子との間に短絡回路を形成する。

【0028】

次に、通常動作時における保護回路１の動作について説明する。

【0029】

通常動作時には、第１電源端子ＶＤＥに３．３Ｖが印加され、第２電源端子ＶＳＳが接地される。第１中間ノードｎｏｄｅ１は、第１バイアススイッチ２１により、中間電位である１．６５Ｖに維持される。第１オーバードライブスイッチ３１は、第１ＲＣトリガー容量素子３３が充電されて、ゲート端子及びソース端子に３．３Ｖの電圧が印加されるのでオフする。

【0030】

インバータ素子４１は、第２ＲＣトリガー容量素子４５が充電されて、入力端子に第１中間ノードｎｏｄｅ１の電圧である１．６５Ｖが印加され、第２電源端子ＶＳＳの電圧を出力端子に出力する。

【0031】

正サージ短絡回路１０の第２短絡スイッチ８２は、ゲート端子及びソース端子に第２電源端子ＶＳＳの電圧が印加されてオフする。このため、通常動作時には正サージ短絡回路１０は、第１電源端子ＶＤＥと第２電源端子ＶＳＳとの間に短絡回路を形成しない。

【0032】

通常動作時には、第１中間ノードｎｏｄｅ１の電圧は、中間電圧である１．６５Ｖに維持される。このため、第１バイアススイッチ２１、第１オーバードライブスイッチ３１及びインバータ素子４１をそれぞれ形成するトランジスタのソース端子とドレイン端子に印加される電圧は最大１．６５Ｖとなる。また、第１及び第２短絡スイッチ８１及び８２はトランジスタサイズが等しいので、それぞれのトランジスタのソース端子とドレイン端子に印加される電圧は１．６５Ｖとなる。このように、保護回路１を形成するトランジスタのソース端子、ドレイン端子、ゲート端子の各端子間に印加される電圧は最大１．６５Ｖとなるので、１．８Ｖトランジスタを使用して保護回路１を形成する場合でも、トランジスタのソース-ドレイン間耐圧を越えない。

【0033】

次に、第１電源端子ＶＤＥに電流サージが印加される期間における保護回路１の動作について説明する。

【0034】

図２は、保護回路１の第１電源端子ＶＤＥに電流サージが印加されたときの動作を示す図である。

【0035】

第１電源端子ＶＤＥに電流サージが印加されると、第１オーバードライブスイッチ３１のソース端子の電圧は電流サージによる電圧が印加される。このとき、第１オーバードライブスイッチ３１のゲート端子の電圧は、第１ＲＣトリガー抵抗素子３２及び第１ＲＣトリガー容量素子３３により形成される時定数回路により第２電源端子ＶＳＳの電圧レベルに維持される。これにより、第１オーバードライブスイッチ３１はオンする。第１オーバードライブスイッチ３１がオンして、第１中間ノードｎｏｄｅ１の電圧が電流サージによる電圧と等しくなると、第１短絡スイッチ８１がオンする。

【0036】

また、第１中間ノードｎｏｄｅ１に電流サージによる電圧が印加されると、インバータ素子４１の正電源端子の電圧は電流サージによる電圧が印加される。このとき、インバータ素子４１の入力端子の電圧は、第２ＲＣトリガー抵抗素子４４及び第２ＲＣトリガー容量素子４５により形成される時定数回路により第２電源端子ＶＳＳの電圧レベルに維持され、ｐＭＯＳトランジスタ４２がオンする。ｐＭＯＳトランジスタ４２がオンして、インバータ素子４１の出力端子の電圧が電流サージによる電圧と等しくなり、第２短絡スイッチ８２がオンする。

【0037】

第１及び第２短絡スイッチ８１及び８２がそれぞれオンすることにより、第１電源端子ＶＤＥと第２電源端子ＶＳＳとの間に短絡回路が形成され、第１電源端子に印加された電流サージに相当する電流がＥＳＤ電流として第２電源端子ＶＳＳに流れる。

【0038】

保護回路１では、通常動作時に、第１バイアス回路２０により第１中間ノードｎｏｄｅ１の電位は、第１電源電圧ＶＤＥと第２電源電圧ＶＳＳとの間の値である中間ノード電圧に維持される。このため、耐圧が第１電源端子と第２電源端子との間に印加される電源電圧の半分であるトランジスタにより保護回路１を形成できる。

【0039】

また、保護回路１では、第１電源端子ＶＤＥに電流サージが印加される期間に、第１及び第２短絡スイッチ８１及び８２をＭＯＳトランジスタとして動作させて短絡回路を形成する。このため、バイポーラトランジスタを介してサージ電流を流す場合の保持電圧
Ｖ_holdよりも低い電圧でトランジスタを動作させることができる。

【0040】

以上、保護回路１について説明した。

【0041】

次に、図３を参照して、保護回路の第２実施形態について説明する。

【0042】

図３は、保護回路２を示す図である。

【0043】

保護回路２は、図１に示される制御回路１１の代わりに制御回路１２を有することが保護回路１と相違する。制御回路１２は、第１バイアス回路２０と第１ＲＣトリガー回路３０とを併せた機能を有する第１バイアス・ドライブ複合回路５０を有する。

【0044】

第１バイアス・ドライブ複合回路５０は、第１バイアス・ドライブ複合回路用スイッチ５１と、第１バイアス・ドライブ複合回路用抵抗素子５２と、第２バイアス・ドライブ複合回路用抵抗素子５３と、第１バイアス・ドライブ複合回路用容量素子５４を有する。

【0045】

第１バイアス・ドライブ複合回路用スイッチ５１は、しきい値電圧がＶ_bswであるｎＭＯＳトランジスタを有する。第１バイアス・ドライブ複合回路用スイッチ５１のゲート端子は、第１及び第２バイアス・ドライブ複合回路用抵抗素子５２及び５３により分圧された電圧が入力される。第１バイアス・ドライブ複合回路用スイッチ５１は、第１電源端子ＶＤＥに接続される。通常動作時には、第１バイアス・ドライブ複合回路用スイッチ５１のドレイン端子は、３．３Ｖが印加される。第１バイアススイッチ２１のソース端子は、第１中間ノードｎｏｄｅ１に接続される。第１バイアス・ドライブ複合回路用抵抗素子５２と、第２バイアス・ドライブ複合回路用抵抗素子５３とは、第１電源端子ＶＤＥと第２電源端子ＶＳＳとの間に直列接続される。

【0046】

第１バイアス・ドライブ複合回路用スイッチ５１のゲート端子の電圧を１．６５Ｖ＋Ｖ_bswになるように第１及び第２バイアス・ドライブ複合回路用抵抗素子５２及び５３の抵抗を配置することにより、通常動作時に、第１中間ノードｎｏｄｅ１の電位は、１．６５Ｖに維持される。

【0047】

第２バイアス・ドライブ複合回路用抵抗素子５３及び第１バイアス・ドライブ複合回路用容量素子５４は、第１電源端子ＶＤＥに電流サージが印加される期間、第１オーバードライブスイッチ３１のゲート端子を第２電源端子ＶＳＳの電圧レベルに維持する時定数回路として機能する。ここで電流サージが印加される時間に対して適切な時定数τ₃を第２バイアス・ドライブ複合回路用抵抗素子５３の抵抗値及び第１バイアス・ドライブ複合回路用容量素子５４の容量値で設定することにより、第１電源端子ＶＤＥに電流サージが印加される期間、第１バイアス・ドライブ複合回路用スイッチ５１をオンして、第１中間ノードｎｏｄｅ１の電圧を第１電源端子ＶＤＥの電圧と同一にする。

【0048】

保護回路２では、通常動作時に、第１バイアス・ドライブ複合回路用容量素子５４に印加される電圧は、３．３Ｖ電源電圧を第１バイアス・ドライブ複合回路用抵抗素子５２と第２バイアス・ドライブ複合回路用抵抗素子５３とで分圧した電圧になる。このため、第１バイアス・ドライブ複合回路用容量素子５４の耐圧は、電源電圧よりも低くすることができるので、第１バイアス・ドライブ複合回路用容量素子５４を配線層間の容量により形成せずに１．８Ｖトランジスタで形成できる。したがって、保護回路２は、配線層よりも面積が小さいトランジスタ素子で第１バイアス・ドライブ複合回路用容量素子５４を形成できるので、保護回路１よりも面積を小さくできる。

【0049】

以上、保護回路２について説明した。

【0050】

次に、図４を参照して、保護回路の第３実施形態について説明する。

【0051】

図４は、保護回路３を示す図である。

【0052】

保護回路３は、正サージ短絡回路１３と、制御回路１４と、負サージ短絡回路９０とを有する。

【0053】

正サージ短絡回路１３は、３段にカスケード接続された第１〜第３短絡スイッチ８１〜８３を有する。第１〜第３短絡スイッチ８１〜８３はそれぞれ、トランジスタサイズが同一であるｎＭＯＳトランジスタを有する。第１〜第３短絡スイッチ８１〜８３はそれぞれ、第１電源端子ＶＤＥに電流サージが印加される期間、ゲート端子の電圧とドレイン端子の電圧とを同一にしてオンすることにより、第１電源端子ＶＤＥと第２電源端子ＶＳＳとの間に短絡回路を形成する。

【0054】

制御回路１４は、制御回路１１と比較すると、第１バイアス回路２０と、第１ＲＣトリガー回路３０と、第２ＲＣトリガー回路４０とに加えて、第２バイアス回路２５と、第３ＲＣトリガー回路３５とをさらに有する。

【0055】

第２バイアス回路２５は、第２バイアススイッチ２６と、第３バイアス抵抗素子２７と、第４バイアス抵抗素子２８とを有する。第２バイアススイッチ２６は、しきい値電圧がＶ_bswであるｎＭＯＳトランジスタを有する。第２バイアススイッチ２６のゲート端子は、第３バイアス抵抗素子２７及び第４バイアス抵抗素子２８により分圧された電圧が入力される。第２バイアススイッチ２６のドレイン端子は、第１中間ノードｎｏｄｅ１に接続される。第２バイアススイッチ２６のソース端子は、第２中間ノードｎｏｄｅ２に接続される。第３バイアス抵抗素子２７と、第４バイアス抵抗素子２８とは、第１中間ノードｎｏｄｅ１と第２電源端子ＶＳＳとの間に直列接続される。

【0056】

第１バイアス抵抗素子２２及び第２バイアス抵抗素子２３の抵抗値は、通常動作時に、第１バイアススイッチ２１のゲート端子の電圧を２．２Ｖ＋Ｖ_bswになるように配置される。第３バイアス抵抗素子２７及び第４バイアス抵抗素子２８の抵抗値は、通常動作時に、第２バイアススイッチ２６のゲート端子の電圧を１．１Ｖ＋Ｖ_bswになるように配置される。

【0057】

第３ＲＣトリガー回路３５は、第２オーバードライブスイッチ３６と、第３ＲＣトリガー抵抗素子３７と、第３ＲＣトリガー容量素子３８とを有する。第２オーバードライブスイッチ３６は、ｐＭＯＳトランジスタを有する。第２オーバードライブスイッチ３６のゲート端子は、第３ＲＣトリガー抵抗素子３７と、第３ＲＣトリガー容量素子３８とに接続される。第２オーバードライブスイッチ３６のソース端子は、第１中間ノードｎｏｄｅ１に接続される。第２オーバードライブスイッチ３６のドレイン端子は、第２中間ノードｎｏｄｅ２に接続される。第３ＲＣトリガー抵抗素子３７と、第３ＲＣトリガー容量素子３８とは、第１中間ノードｎｏｄｅ１と第２電源端子ＶＳＳとの間に直列接続される。

【0058】

第３ＲＣトリガー抵抗素子３７及び第３ＲＣトリガー容量素子３８は、第１電源端子に電流サージが印加される期間、第２オーバードライブスイッチ３６のゲート端子を第２電源端子の電圧レベルに維持する時定数回路として機能する。ここで電流サージが印加される時間に対して適切な時定数τ₄を第３ＲＣトリガー抵抗素子３７の抵抗値及び第３ＲＣトリガー容量素子３８の容量値で設定することにより、第１電源端子ＶＤＥに電流サージが印加される期間、第２オーバードライブスイッチ３６をオンして、第２中間ノードｎｏｄｅ２の電圧を第１中間ノードｎｏｄｅ１の電圧と同一にする。

【0059】

第１電源端子ＶＤＥに３．３Ｖが印加され、第２電源端子ＶＳＳが接地される通常動作時には、第１中間ノードｎｏｄｅ１及び第２中間ノードｎｏｄｅ２の電圧はそれぞれ、第１及び第２バイアス回路２０及び２５により、２．２Ｖ、１．１Ｖに維持される。

【0060】

第１電源端子ＶＤＥに電流サージが印加される期間には、第１中間ノードｎｏｄｅ１及び第２中間ノードｎｏｄｅ２の電圧はそれぞれ、第１及び第３ＲＣトリガー回路３０及び３５により、電流サージによる電圧と同一となる。

【0061】

保護回路３では、通常動作時に、第１及び第２バイアス回路２０及び２５により第１中間ノードｎｏｄｅ１及び第２中間ノードｎｏｄｅ２の電位は、電源電圧の１／３に維持される。このため、素子の耐圧が第１電源端子と第２電源端子との間に印加される電源電圧の１／３であるトランジスタにより保護回路３を形成できる。

【0062】

以上、保護回路３について説明した。

【0063】

次に、図５を参照して、保護回路の第４実施形態について説明する。

【0064】

図５は、保護回路４を示す図である。

【0065】

保護回路４は、第１バイアス・ドライブ複合回路５０と、第２バイアス・ドライブ複合回路５５とを有することが図４に示す保護回路３と相違する。第１バイアス・ドライブ複合回路５０は、第１バイアス回路２０と第１ＲＣトリガー回路３０とを併せた機能を有し、第２バイアス・ドライブ複合回路５５は、第２バイアス回路２５と第３ＲＣトリガー回路３５とを併せた機能を有する。

【0066】

以上、保護回路４について説明した。

【0067】

次に、図６を参照して、保護回路の第５実施形態について説明する。

【0068】

図６は、保護回路５を示す図である。

【0069】

保護回路５は、正サージ短絡回路１６がそれぞれｐＭＯＳトランジスタを有する第４及び第５短絡スイッチ８４及び８５を有することが、図１に示す保護回路１と相違する。また、第２ＲＣトリガー回路４０の第２オーバードライブ抵抗４４及び第２オーバードライブ容量４５は、第１電源端子ＶＤＥと第１中間ノードｎｏｄｅ１との間に接続される。また、第１ＲＣトリガー回路３０の代わりに第４ＲＣトリガー回路６０が配置される。

【0070】

第４ＲＣトリガー回路６０は、第３オーバードライブスイッチ６１と、第４ＲＣトリガー抵抗素子６２と、第４ＲＣトリガー容量素子６３とを有する。第３オーバードライブスイッチ６１は、ｎＭＯＳトランジスタを有する。第３オーバードライブスイッチ６１のゲート端子は、第４ＲＣトリガー抵抗素子６２と、第４ＲＣトリガー容量素子６３とに接続される。

【0071】

第４ＲＣトリガー抵抗素子６２及び第４ＲＣトリガー容量素子６３は、第１電源端子ＶＤＥに電流サージが印加される期間、第３オーバードライブスイッチ６１のゲート端子を第１電源端子ＶＤＳの電圧レベルに維持する時定数回路として機能する。ここで電流サージが印加される時間に対して適切な時定数τ₅を第４ＲＣトリガー抵抗素子６２の抵抗値及び第４ＲＣトリガー容量素子６３の容量値で設定することにより、第１電源端子ＶＤＥに電流サージが印加される期間、第３オーバードライブスイッチ６１をオンして、第１中間ノードｎｏｄｅ１の電圧を第２電源端子ＶＳＳの電圧と同一にする。

【0072】

第１電源端子ＶＤＥに３．３Ｖが印加され、第２電源端子ＶＳＳが接地される通常動作時には、第１中間ノードｎｏｄｅ１の電圧は、第１バイアス回路により、１．６５Ｖに維持される。

【0073】

第１電源端子ＶＤＥに電流サージが印加される期間には、第１中間ノードｎｏｄｅ１の電圧は、第４ＲＣトリガー回路６０により、第２電源端子ＶＳＳの電圧と同一になる。次いで、第５短絡スイッチ８５のゲート端子とドレイン端子とが同電位となり、第５短絡スイッチ８５がオンする。

【0074】

次いで、第２ＲＣトリガー抵抗素子４４及び第２ＲＣトリガー容量素子４５が時定数回路として機能して、インバータ素子４１の出力端子が第２電源端子ＶＳＳの電圧と同電位になり、第４短絡スイッチ８４がオンする。そして、正サージ短絡回路１６の第４及び第５短絡スイッチ８４及び８５が短絡回路を形成する。

【0075】

以上、保護回路５について説明した。

【0076】

次に、図７を参照して、保護回路の第６実施形態について説明する。

【0077】

図７は、保護回路６を示す図である。

【0078】

保護回路６は、正サージ短絡回路１８と、制御回路１９と、負サージ短絡回路９０とを有する。

【0079】

正サージ短絡回路１８は、３段にカスケード接続された第４〜第６短絡スイッチ８４〜８６を有する。第４〜第６短絡スイッチ８４〜８６はそれぞれ、トランジスタサイズが同一であるｐＭＯＳトランジスタを有する。第４〜第６短絡スイッチ８４〜８６はそれぞれ、第１電源端子ＶＤＥに電流サージが印加される期間、ゲート端子の電圧とドレイン端子の電圧とを同一にしてオンすることにより、第１電源端子ＶＤＥと第２電源端子ＶＳＳとの間に短絡回路を形成する。

【0080】

制御回路１９は、図６の保護回路５の制御回路１７と比較すると、第１バイアス回路２０と、第２ＲＣトリガー回路４０と、第４ＲＣトリガー回路６０とに加えて、第２バイアス回路２５と、第５ＲＣトリガー回路６５とをさらに有する。

【0081】

第１バイアス抵抗素子２２及び第２バイアス抵抗素子２３の抵抗値は、通常動作時に、第１バイアススイッチ２１のゲート端子の電圧を２．２Ｖ＋Ｖ_bswになるように配置される。第３バイアス抵抗素子２７及び第４バイアス抵抗素子２８の抵抗値は、通常動作時に、第２バイアススイッチ２６のゲート端子の電圧を１．１Ｖ＋Ｖ_bswになるように配置される。

【0082】

第５ＲＣトリガー回路６５は、第４オーバードライブスイッチ６６と、第５ＲＣトリガー抵抗素子６７と、第５ＲＣトリガー容量素子６８とを有する。第４オーバードライブスイッチ６６は、ｎＭＯＳトランジスタを有する。第４オーバードライブスイッチ６６のゲート端子は、第５ＲＣトリガー抵抗素子６７と、第５ＲＣトリガー容量素子６８とに接続される。第４オーバードライブスイッチ６６のソース端子は、第２中間ノードｎｏｄｅ２に接続される。第４オーバードライブスイッチ６６のドレイン端子は、第１中間ノードｎｏｄｅ１に接続される。第５ＲＣトリガー抵抗素子６７と、第５ＲＣトリガー容量素子６８とは、第１電源端子ＶＤＥと第２中間ノードｎｏｄｅ２との間に直列接続される。

【0083】

第５ＲＣトリガー抵抗素子６７及び第５ＲＣトリガー容量素子６８は、第１電源端子に電流サージが印加される期間、第４オーバードライブスイッチ６６のゲート端子を第１電源端子の電圧レベルに維持する時定数回路として機能する。ここで電流サージが印加される時間に対して適切な時定数τ₆を第５ＲＣトリガー抵抗素子６７の抵抗値及び第５ＲＣトリガー容量素子６８の容量値の容量値で設定することにより、第１電源端子ＶＤＥに電流サージが印加される期間、第４オーバードライブスイッチ６６をオンして、第１中間ノードｎｏｄｅ１の電圧を第２中間ノードｎｏｄｅ２の電圧と同一にする。

【0084】

第１電源端子ＶＤＥに３．３Ｖが印加され、第２電源端子ＶＳＳが接地される通常動作時には、第１中間ノードｎｏｄｅ１及び第２中間ノードｎｏｄｅ２の電圧はそれぞれ、第１及び第２バイアス回路２０及び２５により、２．２Ｖ、１．１Ｖに維持される。

【0085】

第１電源端子ＶＤＥに電流サージが印加される期間には、第１中間ノードｎｏｄｅ１及び第２中間ノードｎｏｄｅ２の電圧はそれぞれ、第４及び第５ＲＣトリガー回路６０及び６５により、第２電源端子ＶＳＳの電圧と同一となる。

【0086】

以上、保護回路６について説明した。

【0087】

以下、他の実施形態について説明する。

【0088】

保護回路１〜６の正サージ短絡回路１０、１３、１６及び１８を形成する短絡スイッチはそれぞれ、２段又は３段カスケード接続されるが、短絡スイッチは４段以上カスケード接続して正サージ短絡回路を形成してもよい。

【0089】

また、短絡スイッチが２段カスケード接続される保護回路１、２及び５では、第１中間ノードｎｏｄｅ１の電圧は、第１電源端子ＶＤＥに印加される電圧の半分の電圧となるように抵抗素子が配置されている。しかしながら、保護回路１、２及び５をそれぞれ形成するトランジスタのソース、ドレイン、ゲートの各端子間電圧が素子耐圧を越えないようにすれば、第１電源端子ＶＤＥに印加される電圧の半分の電圧でなくてもよい。例えば、第１電源端子ＶＤＥに３．３Ｖの電圧が印加されるときに、第１中間ノードｎｏｄｅ１の電圧が１．８Ｖになるように抵抗素子の抵抗値を設定してもよい。

【0090】

また、短絡スイッチが３段カスケード接続される保護回路３、４及び６では、第１中間ノードｎｏｄｅ１及び第２中間ノードｎｏｄｅ２の電圧は、第１電源端子ＶＤＥに印加される電圧の１／３の電圧となるように抵抗素子が配置されている。しかしながら、保護回路１、２及び５をそれぞれ形成するトランジスタのソース、ドレイン、ゲートの各端子間電圧が素子耐圧を越えないようにすれば、第１電源端子ＶＤＥに印加される電圧の１／３の電圧でなくてもよい。

【0091】

また、保護回路１〜６の正サージ短絡回路１０、１３、１６及び１８を形成する短絡スイッチのトランジスタは、サイズが同一である。しかしながら、トランジスタのソース、ドレイン、ゲートの各端子間電圧が素子耐圧を越えないようにすれば、短絡スイッチとしてサイズが異なるトランジスタを短絡スイッチのトランジスタとして採用してもよい。

【0092】

また、保護回路１〜６では、第１電源端子に３．３Ｖの電圧が印加されているが、回路を構成するトランジスタの素子耐圧次第で３．３Ｖより高い電圧、又は３．３Ｖよりも低い電圧を第１電源端子に印加してもよい。

【0093】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【符号の説明】

【0094】

１、２、３、４、５、６ 保護回路
１０、１３、１６、１８ 正サージ短絡回路
１１、１２、１４、１５、１７、１９ 制御回路
２０ 第１バイアス回路
３０ 第１ＲＣトリガー回路
３５ 第３ＲＣトリガー回路
４０ 第２ＲＣトリガー回路
５０ 第１バイアス・ドライブ複合回路
６０ 第４ＲＣトリガー回路
６５ 第５ＲＣトリガー回路
９０ 負サージ短絡回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】