【図1】埋め込み可能なアセンブリの説明図である。

【図2】図１の埋め込み可能なアセンブリを組み込むシステムの説明図である。

【図3A】図１の埋め込み可能なアセンブリの神経刺激デバイスとともに使用するための例示的な電極アレイの第１の実施形態の説明図である。

【図3B】図１の埋め込み可能なアセンブリの神経刺激デバイスとともに使用するための例示的な電極アレイの第２の実施形態の説明図である。

【図4】図１の埋め込み可能なアセンブリの神経刺激デバイスによって生成され得る波形の説明図である。

【図5】埋め込み可能なアセンブリおよび外部システムの第１の実施形態のブロック図である。

【図6A】図５の埋め込み可能なアセンブリの神経刺激デバイスのマルチプレクサ分岐回路の回路図の一番左の部分である。

【図6B】図５の埋め込み可能なアセンブリの神経刺激デバイスのマルチプレクサ分岐回路の回路図の一番右の部分である。

【図7】図５の埋め込み可能なアセンブリの神経刺激デバイスの刺激装置回路の回路図である。

【図8】図５の埋め込み可能なアセンブリの神経刺激デバイスのコントローラ回路の回路図である。

【図9】図５の埋め込み可能なアセンブリの神経刺激デバイスの無線電力回路の回路図である。

【図10】埋め込み可能なアセンブリの第２の実施形態のブロック図である。

【図11】埋め込み可能なアセンブリおよび外部システムの第３の実施形態のブロック図である。

【図12A】図１１の埋め込み可能なアセンブリの神経刺激デバイスの刺激装置回路網および無線トランシーバのブロック図である。

【図12B】図１２Ａの刺激装置回路網の代替の実施形態のブロック図である。

【図13】硬膜外位置に設置される電極アレイの２７個の電極実装例を伴う、哺乳類の脊髄の電気特性の物理的な多コンパートメントモデルの説明図である。

【図14】図１３に示される哺乳類の脊髄のモデルを通る、２電極刺激例の刺激電場の等電位曲線を示す双極活性化された電極を横断する水平断面図である。

【図15】図１３および図１４の刺激された脊髄におけるアレイ刺激パラメータのガウス過程最適化のための学習反復（「クエリ数」と呼ばれる）に対する瞬間リグレット（機械学習エラーの尺度）を示す。乏しいパフォーマンスの「バースト」は、以前に開拓されていないが、乏しいパフォーマンスを有すると考えられるパラメータ空間の領域までの学習アルゴリズムの可動域に相当する。

【図16】学習反復に対する累積平均リグレットを示す。累積平均リグレットは、最適な刺激パラメータの選択におけるアルゴリズムの全体的な進展をより良好に示すリグレットパフォーマンス関数の平滑化バージョンである。

【図17】図２のシステムのコンピューティングデバイスを実装することができるハードウェア環境および動作環境の略図である。