特許 6060637 並直列変換回路、インタフェース回路、及び制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6060637

(24)【登録日】2016年12月22日

(45)【発行日】2017年1月18日

(54)【発明の名称】並直列変換回路、インタフェース回路、及び制御装置

(51)【国際特許分類】

   H03M 9/00 20060101AFI20170106BHJP

【ＦＩ】

   H03M9/00 200

【請求項の数】7

【全頁数】30

(21)【出願番号】特願2012-250188(P2012-250188)

(22)【出願日】2012年11月14日

(65)【公開番号】特開2014-99746(P2014-99746A)

(43)【公開日】2014年5月29日

【審査請求日】2015年7月29日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100105957

【弁理士】

【氏名又は名称】恩田 誠

(74)【代理人】

【識別番号】100068755

【弁理士】

【氏名又は名称】恩田 博宣

(72)【発明者】

【氏名】池田 紳一郎

(72)【発明者】

【氏名】小島 和美

(72)【発明者】

【氏名】佐野 弘幸

【審査官】 北村 智彦

(56)【参考文献】

【文献】 特開２００８−０５４３２４（ＪＰ，Ａ）

【文献】 特開２０１２−１０４１９５（ＪＰ，Ａ）

【文献】 特開２０１１−１６０３６９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ ３／００−１１／００

(57)【特許請求の範囲】

【請求項1】

複数ビットの入力信号を１ビットの出力信号に変換する並直列変換回路であって、
前記複数ビットの入力信号が入力され、各ビットの出力タイミングを調整した複数ビットの出力信号を出力する調整回路と、
基準クロック信号に基づいて、前記基準クロック信号に対する位相が互いに異なる複数のクロック信号を生成し、前記複数のクロック信号に応じて前記複数ビットの出力信号を順次選択して、前記１ビットの出力信号に並直列変換する変換回路と、
位相情報に従って第１の制御信号と第２の制御信号を生成する制御回路と、
を有し、
前記調整回路は、前記第１の制御信号に基づいて、前記各ビットの出力タイミングを、前記基準クロック信号の半周期の単位で調整し、
前記変換回路は、前記複数のクロック信号のうちの１つのクロック信号の前記基準クロック信号に対する位相差を前記第２の制御信号に基づいて制御し、前記複数のクロック信号のうちの他のクロック信号の前記１つのクロック信号に対する位相差を所定の位相差に制御すること、
を特徴とする並直列変換回路。

【請求項2】

前記変換回路は、
前記複数のクロック信号を出力する複数の遅延同期ループ回路と、
前記複数のクロック信号に応じて前記複数ビットの出力信号を順次選択し、前記１ビットの出力信号を出力する選択回路と、
を含むことを特徴とする請求項１に記載の並直列変換回路。

【請求項3】

前記調整回路は、前記第１の制御信号に基づいて、前記変換回路に対する前記複数ビットの出力信号の出力位置を調整すること、
を特徴とする請求項１または２に記載の並直列変換回路。

【請求項4】

前記調整回路は、
前記基準クロック信号に基づいて前記複数ビットの入力信号をラッチするラッチ回路と、
前記基準クロック信号と、前記基準クロック信号を反転した反転クロック信号に基づいて、前記ラッチ回路の出力信号を前記第１の制御信号に応じて遅延して前記複数ビットの出力信号を生成する遅延制御回路と、
を有することを特徴とする請求項１〜３のいずれか１項に記載の並直列変換回路。

【請求項5】

２ⁿビットの入力信号を１ビットの出力信号に変換する並直列変換回路であって、
前記２ⁿビットの入力信号が入力され、各ビットの出力タイミングを調整した２ⁿビットの出力信号を出力する調整回路と、
基準クロック信号に基づいて、前記基準クロック信号に対する位相が互いに異なるｎ個のクロック信号を生成し、前記ｎ個のクロック信号は、前記基準クロック信号の周波数と等しく、前記基準クロック信号の周期Ｔの１／２ⁿの位相差に設定され、前記ｎ個のクロック信号に応じて前記２ⁿビットの出力信号を順次選択して、前記１ビットの出力信号に並直列変換する変換回路と、
位相情報に従って第１の制御信号と第２の制御信号を生成する制御回路と、
を有し、
前記調整回路は、前記第１の制御信号に基づいて、前記各ビットの出力タイミングを、前記基準クロック信号の半周期の単位で調整し、
前記変換回路は、前記ｎ個のクロック信号のうちの１つのクロック信号の前記基準クロック信号に対する位相差を前記第２の制御信号に基づいて制御し、前記ｎ個のクロック信号のうちの他のクロック信号の前記１つのクロック信号に対する位相差を所定の位相差に制御すること、
を特徴とする並直列変換回路。

【請求項6】

メモリをアクセスする制御装置に含まれ、前記メモリに対するアクセスを制御するメモリコントローラの指示にしたがってクロック信号とデータとストローブ信号を出力するインタフェース回路であって、
複数ビットの入力信号を１ビットのデータに変換する並直列変換回路を含み、
前記並直列変換回路は、
前記複数ビットの入力信号が入力され、各ビットの出力タイミングを調整した複数ビットの出力信号を出力する調整回路と、
前記メモリが前記クロック信号と前記ストローブ信号に応じて出力するスキュー情報に応じて前記メモリコントローラが設定する位相情報および、基準クロック信号に基づいて、前記基準クロック信号に対する位相が互いに異なる複数のクロック信号を生成し、前記複数のクロック信号に応じて前記複数ビットの出力信号を順次選択して、前記１ビットの出力信号に並直列変換する変換回路と、
位相情報に従って第１の制御信号と第２の制御信号を生成する制御回路と、
を有し、
前記調整回路は、前記第１の制御信号に基づいて、前記各ビットの出力タイミングを、前記基準クロック信号の半周期の単位で調整し、
前記変換回路は、前記複数のクロック信号のうちの１つのクロック信号の前記基準クロック信号に対する位相差を前記第２の制御信号に基づいて制御し、前記複数のクロック信号のうちの他のクロック信号の前記１つのクロック信号に対する位相差を所定の位相差に制御すること、
を特徴とするインタフェース回路。

【請求項7】

メモリをアクセスする制御装置であって、
前記メモリに対するアクセスを制御するメモリコントローラと、
前記メモリコントローラの指示にしたがってクロック信号とデータとストローブ信号を出力するインタフェース回路と、
を有し、
前記メモリは、前記クロック信号と前記ストローブ信号の間のスキュー情報を出力し、
前記メモリコントローラは、前記スキュー情報に基づく位相情報を前記インタフェース回路に設定し、
前記インタフェース回路は、複数ビットの入力信号を１ビットのデータに変換する並直列変換回路を含み、
前記並直列変換回路は、
前記複数ビットの入力信号が入力され、各ビットの出力タイミングを調整した複数ビットの出力信号を出力する調整回路と、
前記位相情報に基づいて、基準クロック信号に基づいて、前記基準クロック信号に対する位相が互いに異なる複数のクロック信号を生成し、前記複数のクロック信号に応じて前記複数ビットの出力信号を順次選択して、前記１ビットの出力信号に並直列変換する変換回路と、
位相情報に従って第１の制御信号と第２の制御信号を生成する制御回路と、
を有し、
前記調整回路は、前記第１の制御信号に基づいて、前記各ビットの出力タイミングを、前記基準クロック信号の半周期の単位で調整し、
前記変換回路は、前記複数のクロック信号のうちの１つのクロック信号の前記基準クロック信号に対する位相差を前記第２の制御信号に基づいて制御し、前記複数のクロック信号のうちの他のクロック信号の前記１つのクロック信号に対する位相差を所定の位相差に制御すること、
を特徴とする制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

並直列変換回路、インタフェース回路、及び制御装置に関する。

【背景技術】

【0002】

従来、パラレル−シリアル変換回路（並直列変換回路）は、所定周波数のクロック信号に基づいて、パラレルデータをシリアルデータに変換する（例えば、特許文献１，２参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平８−２３７１４２号公報

【特許文献2】特開２００６−２１７４８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、例えば、同期式の半導体記憶装置に対するデータを出力する制御装置は、パラレルデータによって処理を行い、半導体記憶装置に対してシリアルデータを出力する。この制御装置において、半導体記憶装置に出力する信号（例えば、クロック信号）に対してシリアルデータの出力タイミングを調整する必要がある。このため、並直列変換回路において、シリアルデータの出力タイミングを容易に調整することが望まれている。

【課題を解決するための手段】

【0005】

本発明の一観点によれば、複数ビットの入力信号を１ビットの出力信号に変換する並直列変換回路であって、前記複数ビットの入力信号が入力され、各ビットの出力タイミングを調整した複数ビットの出力信号を出力する調整回路と、基準クロック信号に基づいて、前記基準クロック信号に対する位相が互いに異なる複数のクロック信号を生成し、前記複数のクロック信号に応じて前記複数ビットの出力信号を順次選択して、前記１ビットの出力信号に並直列変換する変換回路と、位相情報に従って第１の制御信号と第２の制御信号を生成する制御回路と、を有し、前記調整回路は、前記第１の制御信号に基づいて、前記各ビットの出力タイミングを、前記基準クロック信号の半周期の単位で調整し、前記変換回路は、前記複数のクロック信号のうちの１つのクロック信号の前記基準クロック信号に対する位相差を前記第２の制御信号に基づいて制御し、前記複数のクロック信号のうちの他のクロック信号の前記１つのクロック信号に対する位相差を所定の位相差に制御する。

【発明の効果】

【0006】

本発明の一観点によれば、パラレルデータをシリアルデータに並直列変換し、そのシリアルデータの出力タイミングを容易に調整することができる。

【図面の簡単な説明】

【0007】

【図1】システムの概略ブロック図である。

【図2】インタフェース回路の概略ブロック図である。

【図3】インタフェース回路の回路図である。

【図4】制御コード生成回路の動作を示す説明図である。

【図5】制御コード生成回路の動作を示す説明図である。

【図6】インタフェース回路の動作を示すタイミング図である。

【図7】インタフェース回路の動作を示すタイミング図である。

【図8】インタフェース回路の動作を示すタイミング図である。

【図9】インタフェース回路の動作を示すタイミング図である。

【図10】インタフェース回路の概略ブロック図である。

【図11】インタフェース回路の回路図である。

【図12】制御コード生成回路の動作を示す説明図である。

【図13】制御コード生成回路の動作を示す説明図である。

【図14】インタフェース回路の動作を示すタイミング図である。

【図15】インタフェース回路の動作を示すタイミング図である。

【図16】インタフェース回路の動作を示すタイミング図である。

【図17】インタフェース回路の動作を示すタイミング図である。

【図18】インタフェース回路の回路図である。

【図19】遅延制御回路の回路図である。

【図20】（ａ），（ｂ）は制御コード生成回路の動作を示す説明図である。

【図21】インタフェース回路の動作を示すタイミング図である。

【図22】インタフェース回路の動作を示すタイミング図である。

【図23】インタフェース回路の動作を示すタイミング図である。

【図24】インタフェース回路の動作を示すタイミング図である。

【発明を実施するための形態】

【0008】

（第一実施形態）
以下、第一実施形態を説明する。
図１に示すように、システムは、制御装置１１と、制御装置１１によってアクセスされるメモリ装置１２とを有している。制御装置１１は、例えば１つのチップ（半導体集積回路装置：ＬＳＩ）である。メモリ装置１２は、同期式の半導体記憶装置、例えばＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）である。

【0009】

制御装置１１は、コア回路２１，メモリコントローラ２２，インタフェース回路２３を有している。
コア回路２１は、例えば中央処理装置（Central Processing Unit:ＣＰＵ）である。コア回路２１は、実行する処理に応じて、メモリ装置１２のデータを読み込むためのリード要求と、そのデータが格納されたアドレスとをメモリコントローラ２２に出力する。また、コア回路２１は、メモリ装置１２にデータを書き込むためのライト要求と、そのデータを格納するアドレスとをメモリコントローラ２２に出力する。

【0010】

メモリコントローラ２２は、当該メモリコントローラ２２の内部クロック信号ＣＬＫをインタフェース回路２３に出力する。インタフェース回路２３は、内部クロック信号ＣＬＫに基づいて動作する。インタフェース回路２３は、データの転送に応じた相補のクロック信号ＣＫ，ＸＣＫを出力する。

【0011】

また、メモリコントローラ２２は、コア回路２１からの要求に応じて、インタフェース回路２３を介してメモリ装置１２にアクセスする。
例えば、コア回路２１からの要求がライト要求の場合、メモリコントローラ２２は、ライトコマンド、アドレス、データＤＱを出力する。インタフェース回路２３は、コマンドＣＭＤ、アドレス、データストローブ信号ＤＱＳ、及びデータＤＱを出力する。メモリ装置１２は、クロック信号ＣＫ，ＸＣＫとデータストローブ信号ＤＱＳに基づいてデータＤＱを受け取り、コマンドＣＭＤに基づいて、アドレスに応じた領域にデータＤＱを記憶する。

【0012】

コア回路２１からの要求がリード要求の場合、メモリコントローラ２２は、インタフェース回路２３を介してコマンドＣＭＤ（ここでは、リードコマンド）及びアドレスをメモリ装置１２に供給する。メモリ装置１２は、リードコマンドに応答し、データストローブ信号（ストローブ信号）ＤＱＳを出力し、データストローブ信号ＤＱＳの遷移タイミングに同期してアドレスに応じた領域から読み出したデータＤＱを出力する。インタフェース回路２３は、データストローブ信号ＤＱＳに基づいてデータＤＱを受け取り、データＤＱを出力する。メモリコントローラ２２は、データＤＱを受け取り、そのデータＤＱに応じたデータを出力する。

【0013】

メモリコントローラ２２は、所定のタイミングで、データストローブ信号ＤＱＳとデータＤＱのタイミングを調整するトレーニング動作を行う。所定のタイミングは、例えば、電源投入後に実行される初期化処理のとき、パワーオンリセット信号が入力されてから一定期間の後、等のように、コア回路２１がメモリ装置１２をアクセスしない期間である。

【0014】

メモリ装置１２は、内部クロック信号ＣＬＫとデータストローブ信号ＤＱＳの間のスキュー情報を出力する。メモリコントローラ２２は、スキュー情報に基づいて、インタフェース回路２３から出力されるデータストローブ信号ＤＱＳ，データＤＱ，コマンドＣＭＤ，クロック信号ＣＫ，ＸＣＫがメモリ装置１２に到達するタイミングを調整する。例えば、メモリコントローラ２２は、スキュー情報に基づいて生成した位相情報をインタフェース回路２３に出力する。インタフェース回路２３は、位相情報に応じたタイミングでデータストローブ信号ＤＱＳ，データＤＱを出力する。メモリコントローラ２２は、メモリ装置１２のスキュー情報に基づいて、データストローブ信号ＤＱＳ，データＤＱとコマンドＣＭＤ，クロック信号ＣＫ，ＸＣＫが同時にメモリ装置１２に到達するように設定した位相情報をインタフェース回路２３に出力する。インタフェース回路２３は、位相情報に応じたタイミングでデータストローブ信号ＤＱＳ，データＤＱを出力する。

【0015】

図２に示すように、メモリコントローラ２２は、データＩＤＱ０［０：３］〜ＩＤＱ３［０：３］を出力する。図２において、メモリコントローラ２２とインタフェース回路２３の間のデータＤＱと、インタフェース回路２３から出力されるデータＤＱとを区別するため、メモリコントローラ２２とインタフェース回路２３の間のデータをＩＤＱとした。なお、［０：３］はデータのビットを示す。各データＩＤＱ０［０：３］〜ＩＤＱ３［０：３］は４ビットのパラレルデータである。インタフェース回路２３は、４ビットのデータＩＤＱ０［０：３］を１ビットのデータＤＱ０に変換する。同様に、インタフェース回路２３は、各データＩＤＱ１［０：３］〜ＩＤＱ３［０：３］をデータＤＱ１〜ＤＱ３に変換する。

【0016】

インタフェース回路２３は、各データＩＤＱ０［０：３］〜ＩＤＱ３［０：３］に対応する４つのパラレル−シリアル（並直列）変換回路３１０〜３１３と、４つの出力バッファ３２０〜３２３を有している。

【0017】

パラレル−シリアル変換回路３１０は、４ビットのデータＩＤＱ０［０：３］を１ビットのデータＳＤ０に変換する。出力バッファ３２０は、データＳＤ０に基づいてデータＤＱ０を出力する。同様に、各パラレル−シリアル変換回路３１１〜３１３は、各データＩＤＱ１〜ＩＤＱ３をデータＳＤ１〜ＳＤ３に変換する。出力バッファ３２１〜３２３は、データＳＤ１〜ＳＤ３に基づいてデータＤＱ１〜ＤＱ３を出力する。

【0018】

パラレル−シリアル変換回路３１０は、制御コード生成回路４００，タイミング調整回路４１０，変換回路４２０を有している。制御コード生成回路４００，タイミング調整回路４１０，変換回路４２０は、位相同期ループ回路（ＰＬＬ回路）２４により生成されたクロック信号ＣＫ１に基づいて動作する。このクロック信号ＣＫ１の周波数は、上記のメモリコントローラ２２が出力する内部クロック信号ＣＬＫの周波数と等しい。メモリコントローラ２２は、内部クロック信号ＣＬＫに同期してデータＩＤＱ０［０：３］〜ＩＤＱ３［０：３］を出力する。パラレル−シリアル変換回路３１０は、クロック信号ＣＫ１に同期してデータＩＤＱ０［０：３］をデータＳＤ０に変換する。

【0019】

制御コード生成回路４００は、位相情報ＰＩ０に基づいて、タイミング調整回路４１０に対する制御信号ＣＳ０と、変換回路４２０に対する制御信号ＣＩ０を生成する。制御コード生成回路４００は制御回路の一例である。

【0020】

タイミング調整回路４１０は、制御信号ＣＳ０にしたがって、データＩＤＱ０［０：３］の各ビットデータに対する遅延時間を、クロック信号ＣＫ１の２分の１周期（Ｔ／２）単位で制御する。そして、タイミング調整回路４１０は、その制御した遅延時間によってデータＩＤＱ０［０：３］の各ビットデータを遅延した遅延データＤＤＱ０「０：３」を出力する。

【0021】

変換回路４２０は、制御信号ＣＩ０にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号を生成する。基準となるクロック信号ＣＫ１と、生成した複数のクロック信号の位相差は、上記の位相情報ＰＩ０に対応する。変換回路４２０は、生成した複数のクロック信号に基づいて、タイミング調整回路４１０から出力される４ビットの遅延データＤＤＱ０［０：３］を１ビットのデータＳＤ０に変換する。つまり、変換回路４２０は、パラレル−シリアル変換と位相制御を行う。そして、変換回路４２０は、データＳＤ０を出力する。

【0022】

同様に、パラレル−シリアル変換回路３１１は、制御コード生成回路４０１，タイミング調整回路４１１，変換回路４２１を有している。制御コード生成回路４０１は、位相情報ＰＩ１に基づいて、タイミング調整回路４１１に対する制御信号ＣＳ１と、変換回路４２１に対する制御信号ＣＩ１を生成する。タイミング調整回路４１１は、制御信号ＣＳ１にしたがって、データＩＤＱ１［０：３］に応じた遅延データＤＤＱ１「０：３」を出力する。変換回路４２１は、制御信号ＣＩ１にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号に基づいて、タイミング調整回路４１１から出力される遅延データＤＤＱ１［０：３］を１ビットのデータＳＤ１に変換する。

【0023】

また、パラレル−シリアル変換回路３１２は、制御コード生成回路４０２，タイミング調整回路４１２，変換回路４２２を有している。制御コード生成回路４０２は、位相情報ＰＩ２に基づいて、タイミング調整回路４１２に対する制御信号ＣＳ２と、変換回路４２２に対する制御信号ＣＩ２を生成する。タイミング調整回路４１２は、制御信号ＣＳ２にしたがって、データＩＤＱ２［０：３］に応じた遅延データＤＤＱ２「０：３」を出力する。変換回路４２２は、制御信号ＣＩ２にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号に基づいて、タイミング調整回路４１２から出力される遅延データＤＤＱ２［０：３］を１ビットのデータＳＤ２に変換する。

【0024】

そして、パラレル−シリアル変換回路３１３は、制御コード生成回路４０３，タイミング調整回路４１３，変換回路４２３を有している。制御コード生成回路４０３は、位相情報ＰＩ３に基づいて、タイミング調整回路４１３に対する制御信号ＣＳ３と、変換回路４２３に対する制御信号ＣＩ３を生成する。タイミング調整回路４１３は、制御信号ＣＳ３にしたがって、データＩＤＱ３［０：３］に応じた遅延データＤＤＱ３「０：３」を出力する。変換回路４２３は、制御信号ＣＩ３にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号に基づいて、タイミング調整回路４１３から出力される遅延データＤＤＱ３［０：３］を１ビットのデータＳＤ３に変換する。

【0025】

次に、パラレル−シリアル変換回路３１０に含まれるタイミング調整回路４１０，変換回路４２０，制御コード生成回路４００を説明する。なお、パラレル−シリアル変換回路３１１〜３１３は、パラレル−シリアル変換回路３１０と同じであるため、図面及び説明を省略する。

【0026】

図３に示すように、タイミング調整回路４１０は、ラッチ回路５００、遅延調整回路５０１を有している。なお、図３において、図２に示すデータＩＤＱ０［０：３］をデータＤ０〜Ｄ３とする。つまり、１ビットのデータＩＤＱ０［０］をデータＤ０とする。同様に、データＩＤＱ０［１］〜ＩＤＱ０［３］をデータＤ１〜Ｄ３とする。また、図３において、図２に示す遅延データＤＤＱ０［０：３］を遅延データＤＤ０〜ＤＤ３とする。つまり、１ビットの遅延データＤＤＱ０［０］を遅延データＤＤ０とする。同様に、遅延データＤＤＱ０［１］〜ＤＤＱ０［３］を遅延データＤＤ１〜ＤＤ３とする。

【0027】

ラッチ回路５００は、データＤ０〜Ｄ３に対応する４つのフリップフロップ回路５１０〜５１３を有している。フリップフロップ回路５１０〜５１３の入力端子（データ端子）には、データＤ０〜Ｄ３が供給される。なお、各フリップフロップ回路５１０〜５１３のクロック端子にはクロック信号ＣＫ１が供給される。フリップフロップ回路５１０〜５１３は、例えばＨレベルのクロック信号ＣＫ１に応答してデータＤ０〜Ｄ３をそれぞれラッチし、ラッチしたレベルと等しいデータＤ０ａ〜Ｄ３ａを出力する。

【0028】

遅延調整回路５０１は、フリップフロップ回路５２０〜５２３，５３０〜５３３、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３，インバータ回路５４を有している。
図２に示す制御コード生成回路４００から出力される制御信号ＣＳ０は、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号を含む。必要に応じて、対応を判り易くするため、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３それぞれに対する制御信号を同じ符号を用いて説明する。

【0029】

インバータ回路５４は、クロック信号ＣＫ１のレベルを論理反転したレベルの反転クロック信号ｘＣＫ１を出力する。クロック信号ＣＫ１はフリップフロップ回路５２０〜５２３のクロック端子に供給される。反転クロック信号ｘＣＫ１はフリップフロップ回路５３０〜５３３のクロック端子に供給される。

【0030】

データＤ０ａ〜Ｄ３ａはフリップフロップ回路５２０〜５２３のデータ端子と選択回路ＳＡ０〜ＳＡ３の第１端子に供給される。フリップフロップ回路５２０〜５２３は、例えばＨレベルのクロック信号ＣＫ１に応答してデータＤ０ａ〜Ｄ３ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。フリップフロップ回路５２０〜５２３の出力信号は選択回路ＳＡ０〜ＳＡ３の第２端子に供給される。選択回路ＳＡ０〜ＳＡ３は、制御信号ＳＡ０〜ＳＡ３に応じた第１端子または第２端子を選択する。選択回路ＳＡ０〜ＳＡ３は例えば、Ｌレベル（倫理値「０」）の制御信号ＳＡ０〜ＳＡ３に応答して第１端子を選択し、Ｈレベル（論理値「１」）の制御信号ＳＡ０〜ＳＡ３に応答して第２端子を選択する。各選択回路ＳＡ０〜ＳＡ３は、選択した端子に供給される信号と等しい信号Ｓ０ａ〜Ｓ３ａを出力する。

【0031】

選択回路ＳＡ０〜ＳＡ３の出力信号Ｓ０ａはフリップフロップ回路５３０〜５３３のデータ端子と選択回路ＳＢ０〜ＳＢ３の第１端子に供給される。フリップフロップ回路５３０〜５３３は、例えばＨレベルの反転クロック信号ｘＣＫ１に応答して信号Ｓ０ａ〜Ｓ３ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。フリップフロップ回路５３０〜５３３の出力信号は選択回路ＳＢ０〜ＳＢ３の第２端子に供給される。選択回路ＳＢ０〜ＳＢ３は、制御信号ＳＢ０〜ＳＢ３に応じた第１端子または第２端子を選択する。選択回路ＳＢ０〜ＳＢ３は例えば、Ｌレベル（倫理値「０」）の制御信号ＳＢ０〜ＳＢ３に応答して第１端子を選択し、Ｈレベル（論理値「１」）の制御信号ＳＢ０〜ＳＢ３に応答して第２端子を選択する。各選択回路ＳＢ０〜ＳＢ３は、選択した端子に供給される信号と等しい信号ＤＤ０〜ＤＤ３を出力する。

【0032】

変換回路４２０は、２つの遅延同期ループ回路（ＤＬＬ回路）６０１，６０２、選択回路６１０を含む。遅延同期ループ回路６０１にはクロック信号ＣＫ１と制御信号ＣＩ０が供給される。遅延同期ループ回路６０１は、制御信号ＣＩ０に応じてクロック信号ＣＫ１を遅延したクロック信号ＣＫ２ａを生成する。したがって、クロック信号ＣＫ２ａの周期は、クロック信号ＣＫ１の周期と等しい。遅延同期ループ回路６０１は、クロック信号ＣＫ１に対するクロック信号ＣＫ２ａの位相差を、制御信号ＣＩ０に応じて制御する。遅延同期ループ回路６０１は、クロック信号ＣＫ１に対するクロック信号ＣＫ２ａを所定の範囲（例えば、４５度（ｄｅｇ．）〜４０５度（ｄｅｇ．））で制御可能である。

【0033】

クロック信号ＣＫ２ａは遅延同期ループ回路６０２と選択回路６１０に供給される。遅延同期ループ回路６０２は、クロック信号ＣＫ２ａを遅延してクロック信号ＣＫ２ｂを生成する。したがって、クロック信号ＣＫ２ｂの周期は、クロック信号ＣＫ２ａの周期と等しい。クロック信号ＣＫ２ａに対するクロック信号ＣＫ２ｂの位相差は、所定の位相差（例えば９０度（ｄｅｇ．））である。クロック信号ＣＫ２ｂは選択回路６１０に供給される。

【0034】

選択回路６１０は、４つの入力端子ｎ０〜ｎ３を有している。入力端子ｎ０〜ｎ３には信号ＤＤ０〜ＤＤ３が供給される。図５に示すように、選択回路６１０は、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにしたがって４つの入力端子ｎ０〜ｎ３のうちの１つを選択する。選択回路６１０は、選択した端子に供給される信号と等しい信号、つまり１ビットのデータＳＤ０を出力する。

【0035】

次に、上記のパラレル−シリアル変換回路３１０の作用を説明する。
図３に示すように、ラッチ回路５００のフリップフロップ回路５１０〜５１３は、クロック信号ＣＫ１に応答してデータＤ０〜Ｄ３をラッチし、ラッチしたレベルと等しいレベルの信号Ｄ０ａ〜Ｄ３ａを出力する。そして、遅延調整回路５０１のフリップフロップ回路５２０〜５２３は、クロック信号ＣＫ１に応答してデータＤ０ａ〜Ｄ３ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。したがって、フリップフロップ回路５２０〜５２３は、データＤ０ａ〜Ｄ３ａに対して、クロック信号ＣＫ１の１周期分遅れて信号を出力する。選択回路ＳＡ０〜ＳＡ３は、論理値「０」の制御信号に応答して第１端子に供給される信号と等しい信号Ｓ０ａ〜Ｓ３ａを出力し、論理値「１」の制御信号に応答して第２端子に供給される信号と等しい信号Ｓ０ａ〜Ｓ３ａを出力する。

【0036】

遅延調整回路５０１のフリップフロップ回路５３０〜５３３は、反転クロック信号ｘＣＫ１に応答して信号Ｓ０ａ〜Ｓ３ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。したがって、フリップフロップ回路５３０〜５３３は、信号Ｓ０ａ〜Ｓ３ａに対して、クロック信号ＣＫ１の半周期分遅れて信号を出力する。選択回路ＳＢ０〜ＳＢ３は、論理値「０」の制御信号に応答して第１端子に供給される信号と等しい信号ＤＤ０〜ＤＤ３を出力し、論理値「１」の制御信号に応答して第２端子に供給される信号と等しい信号ＤＤ０〜ＤＤ３を出力する。

【0037】

上記したように、図２に示す制御コード生成回路４００は、位相情報ＰＩ０に応じて、図３に示す選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号ＣＳ０（制御信号ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３）を生成する。制御信号ＣＳ０は、クロック信号ＣＫ１に対する位相差に対応する。また、制御コード生成回路４００は、位相情報ＰＩ０に応じて、図３に示す遅延同期ループ回路６０１に対する制御信号ＣＩ０を生成する。

【0038】

図５は、所望の位相に対して、遅延同期ループ回路６０１における位相調整範囲と、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値の一例を示す。
例えば、データＳＤ０（ＤＱ０）に対する所望の位相が「４５ｄｅｇ．〜１３５ｄｅｇ．」の場合、遅延同期ループ回路６０１における位相の調整範囲は「４５ｄｅｇ．〜１３５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「０，０，０，０」，「０，０，１，１」である。

【0039】

選択回路ＳＡ０は、論理値「０」の制御信号に応答して、フリップフロップ回路５２０をバイパスした信号、つまりデータＤ０ａと等しいタイミングの信号Ｓ０ａを出力する。選択回路ＳＢ０は、論理値「０」の制御信号に応答して、フリップフロップ回路５２０をバイパスした信号、つまり信号Ｓ０ａと等しいタイミングで信号ＤＤ０を出力する。これにより、図６に示すように、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０が供給される。

【0040】

選択回路ＳＡ１は、論理値「０」の制御信号に応答して、フリップフロップ回路５２１をバイパスした信号、つまりデータＤ１ａと等しいタイミングの信号Ｓ１ａを出力する。選択回路ＳＢ１は、論理値「０」の制御信号に応答して、フリップフロップ回路５２１をバイパスした信号、つまり信号Ｓ１ａと等しいタイミングで信号ＤＤ１を出力する。これにより、図６に示すように、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差０度にてデータＤ１が供給される。

【0041】

選択回路ＳＡ２は、論理値「０」の制御信号に応答して、フリップフロップ回路５２２をバイパスした信号、つまりデータＤ２ａと等しいタイミングの信号Ｓ２ａを出力する。選択回路ＳＢ２は、論理値「１」の制御信号に応答して、フリップフロップ回路５２２によりラッチした信号、つまり信号Ｓ２ａよりクロック信号ＣＫ１の半周期分遅れたタイミングで信号ＤＤ２を出力する。これにより、図６に示すように、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ２が供給される。

【0042】

選択回路ＳＡ３は、論理値「０」の制御信号に応答して、フリップフロップ回路５２３をバイパスした信号、つまりデータＤ３ａと等しいタイミングの信号Ｓ３ａを出力する。選択回路ＳＢ３は、論理値「１」の制御信号に応答して、フリップフロップ回路５２３によりラッチした信号、つまり信号Ｓ３ａよりクロック信号ＣＫ１の半周期分遅れたタイミングで信号ＤＤ３を出力する。これにより、図６に示すように、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ３が供給される。

【0043】

図６において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。例えば、Ｈレベルのクロック信号ＣＫ２ａとＬレベルのクロック信号ＣＫ２ｂの期間、図３に示す選択回路６１０の端子ｎ０が選択され、その端子ｎ０に供給される信号、つまりデータＤ０がデータＳＤ０（ＤＱ０）として出力される。また、Ｈレベルのクロック信号ＣＫ２ａとＨレベルのクロック信号ＣＫ２ｂの期間、図３に示す選択回路６１０の端子ｎ１が選択され、その端子ｎ１に供給される信号、つまりデータＤ１がデータＳＤ０（ＤＱ０）として出力される。また、Ｌレベルのクロック信号ＣＫ２ａとＨレベルのクロック信号ＣＫ２ｂの期間、図３に示す選択回路６１０の端子ｎ２が選択され、その端子ｎ２に供給される信号、つまりデータＤ２がデータＳＤ０（ＤＱ０）として出力される。そして、Ｌレベルのクロック信号ＣＫ２ａとＬレベルのクロック信号ＣＫ２ｂの期間、図３に示す選択回路６１０の端子ｎ３が選択され、その端子ｎ３に供給される信号、つまりデータＤ３がデータＳＤ０（ＤＱ０）として出力される。

【0044】

図４に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「１３５ｄｅｇ．〜２２５ｄｅｇ．」の場合、遅延同期ループ回路６０１における位相の調整範囲は「１３５ｄｅｇ．〜２２５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「０，０，０，１」，「０，１，１，０」である。

【0045】

図７に示すように、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０が供給される。また、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ１が供給される。また、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ２が供給される。そして、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差２７０度にてデータＤ３が供給される。

【0046】

図７において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が１３５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。図６に示す場合と同様に、クロック信号ＣＫ２ａとクロック信号ＣＫ２ｂの論理レベルにしたがって端子ｎ０，ｎ１，ｎ２，ｎ３が順次選択される。そして、各端子ｎ０，ｎ１，ｎ２，ｎ３に供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータＳＤ０（ＤＱ０）として出力される。

【0047】

図４に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「２２５ｄｅｇ．〜３１５ｄｅｇ．」の場合、遅延同期ループ回路６０１における位相の調整範囲は「２２５ｄｅｇ．〜３１５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「０，０，１，１」，「１，１，０，０」である。

【0048】

図８に示すように、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ０が供給される。また、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ１が供給される。また、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差２７０度にてデータＤ２が供給される。そして、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差２７０度にてデータＤ３が供給される。

【0049】

図８において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が２２５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。図６，図７に示す場合と同様に、クロック信号ＣＫ２ａとクロック信号ＣＫ２ｂの論理レベルにしたがって端子ｎ０，ｎ１，ｎ２，ｎ３が順次選択される。そして、各端子ｎ０，ｎ１，ｎ２，ｎ３に供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータＳＤ０（ＤＱ０）として出力される。

【0050】

図４に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「３１５ｄｅｇ．〜４０５ｄｅｇ．」の場合、遅延同期ループ回路６０１における位相の調整範囲は「３１５ｄｅｇ．〜４０５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「０，１，１，１」，「１，０，０，１」である。

【0051】

図９に示すように、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ０が供給される。また、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差２７０度にてデータＤ１が供給される。また、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差２７０度にてデータＤ２が供給される。そして、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差３６０度にてデータＤ３が供給される。

【0052】

図９において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が３１５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。図６〜図８に示す場合と同様に、クロック信号ＣＫ２ａとクロック信号ＣＫ２ｂの論理レベルにしたがって端子ｎ０，ｎ１，ｎ２，ｎ３が順次選択される。そして、各端子ｎ０，ｎ１，ｎ２，ｎ３に供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータＳＤ０（ＤＱ０）として出力される。

【0053】

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）パラレル−シリアル変換回路３１０は、制御コード生成回路４００，タイミング調整回路４１０，変換回路４２０を有している。制御コード生成回路４００は、位相情報ＰＩ０に基づいて、タイミング調整回路４１０に対する制御信号ＣＳ０と、変換回路４２０に対する制御信号ＣＩ０を生成する。タイミング調整回路４１０は、制御信号ＣＳ０にしたがって、データＩＤＱ０［０：３］の各ビットデータに対する遅延時間を、クロック信号ＣＫ１の２分の１周期（Ｔ／２）単位で制御する。そして、タイミング調整回路４１０は、その制御した遅延時間によってデータＩＤＱ０［０：３］の各ビットデータを遅延した遅延データＤＤＱ０「０：３」を出力する。変換回路４２０は、制御信号ＣＩ０にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号を生成する。そして、変換回路４２０は、生成した複数のクロック信号に基づいて、タイミング調整回路４１０から出力される４ビットの遅延データＤＤＱ０［０：３］を１ビットのデータＳＤ０に変換する。変換回路４２０は、パラレル−シリアル変換と位相制御を行う。従って、変換により生成した１ビットのデータＳＤ０を位相情報ＰＩ０に応じたタイミングで出力することができる。

【0054】

（１−２）遅延調整回路５０１のフリップフロップ回路５２０〜５２３は、クロック信号ＣＫ１に応答してデータＤ０ａ〜Ｄ３ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。選択回路ＳＡ０〜ＳＡ３は、制御信号に応じて、フリップフロップ回路５２０〜５２３に供給されるデータＤ０ａ〜Ｄ３ａ、またはフリップフロップ回路５２０〜５２３の出力信号を選択し、選択した信号と等しい信号Ｓ０ａ〜Ｓ３ａを出力する。

【0055】

フリップフロップ回路５３０〜５３３は、インバータ回路５４によりクロック信号ＣＫ１を反転した反転クロック信号ｘＣＫ１に応答して選択回路ＳＢ０〜ＳＢ３の出力信号Ｓ０ａ〜Ｓ３ａをラッチし、ラッチしたレベルと等しい信号を出力する。選択回路ＳＢ０〜ＳＢ３は、制御信号に応じて、フリップフロップ回路５３０〜５３３に供給されるデータＳ０ａ〜Ｓ３ａ、またはフリップフロップ回路５３０〜５３３の出力信号を選択し、選択した信号と等しい信号ＤＤ０〜ＤＤ３を出力する。

【0056】

クロック信号ＣＫ１に対し、反転クロック信号ｘＣＫ１の位相は、クロック信号ＣＫ１の周期の１／２遅れている。したがって、フリップフロップ回路５３０〜５３３が信号をラッチするタイミングは、フリップフロップ回路５２０〜５２３が信号をラッチするタイミングよりも、クロック信号ＣＫ１，ｘＣＫ１の１／２周期遅れている。このため、データＤ０ａ〜Ｄ３ａに対して、クロック信号ＣＫ１，ｘＣＫ１の１／２周期の単位で遅れた信号を容易に生成することができる。

【0057】

（１−３）変換回路４２０の遅延同期ループ回路６０１は、制御信号ＣＩ０に応じてクロック信号ＣＫ１を遅延したクロック信号ＣＫ２ａを生成する。遅延同期ループ回路６０２は、クロック信号ＣＫ２ａを遅延し、クロック信号ＣＫ２ａに対して所定の位相差（例えば９０度（ｄｅｇ．））のクロック信号ＣＫ２ｂを生成する。選択回路６１０は、４つの入力端子ｎ０〜ｎ３を有している。入力端子ｎ０〜ｎ３には信号ＤＤ０〜ＤＤ３が供給される。選択回路６１０は、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにしたがって４つの入力端子ｎ０〜ｎ３のうちの１つを選択し、その選択した端子に供給される信号と等しい信号、つまり１ビットのデータＳＤ０を出力する。

【0058】

このように、所定の位相差のクロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルの組み合わせによって選択された信号ＤＤ０〜ＤＤ３、つまりデータＤ０〜Ｄ３が順次データＳＤ０として出力される。このため、クロック信号ＣＫ１（ＣＫ２ａ，ＣＫ２ｂ）より高周波のクロック信号を必要とせず、パラレル−シリアル変換を行うことができる。そして、基準となるクロック信号ＣＫ１に対するクロック信号ＣＫ２ａ，ＣＫ２ｂの位相を調整することで、データＳＤ０の出力タイミングを容易に調整することができる。

【0059】

（第二実施形態）
以下、第二実施形態を説明する。
なお、第一実施形態と同じ部材については同じ符号を付し、それらに対する説明の全て又は一部を省略する。

【0060】

図１０に示すように、制御装置１３はメモリコントローラ２２、インタフェース回路２５を有している。メモリコントローラ２２は、データＩＤＱ０［０：３］〜ＩＤＱ３［０：３］を出力する。各データＩＤＱ０［０：３］〜ＩＤＱ３［０：３］は４ビットのパラレルデータである。インタフェース回路２５は、４ビットのデータＩＤＱ０［０：３］を１ビットのデータＤＱ０に変換する。同様に、インタフェース回路２５は、各データＩＤＱ１〜ＩＤＱ３をデータＤＱ１〜ＤＱ３に変換する。

【0061】

インタフェース回路２５は、各データＩＤＱ０［０：３］〜ＩＤＱ３［０：３］に対応する４つのパラレル−シリアル（並直列）変換回路３３０〜３３３と、４つの出力バッファ３２０〜３２３を有している。

【0062】

パラレル−シリアル変換回路３３０は、４ビットのデータＩＤＱ０［０：３］を１ビットのデータＳＤ０に変換する。出力バッファ３２０は、データＳＤ０に基づいてデータＤＱ０を出力する。同様に、各パラレル−シリアル変換回路３３１〜３３３は、各データＩＤＱ１〜ＩＤＱ３をデータＳＤ１〜ＳＤ３に変換する。出力バッファ３２１〜３２３は、データＳＤ１〜ＳＤ３に基づいてデータＤＱ１〜ＤＱ３を出力する。

【0063】

パラレル−シリアル変換回路３３０は、制御コード生成回路４４０，タイミング調整回路４５０，変換回路４２０を有している。制御コード生成回路４４０，タイミング調整回路４５０，変換回路４２０は、位相同期ループ回路（ＰＬＬ回路）２４により生成されたクロック信号ＣＫ１に基づいて動作する。このクロック信号ＣＫ１の周波数は、上記のメモリコントローラ２２が出力する内部クロック信号ＣＬＫの周波数と等しい。メモリコントローラ２２は、内部クロック信号ＣＬＫに同期してデータＩＤＱ０［０：３］〜ＩＤＱ３［０：３］を出力する。パラレル−シリアル変換回路３３０は、クロック信号ＣＫ１に同期してデータＩＤＱ０［０：３］をデータＳＤ０に変換する。

【0064】

制御コード生成回路４４０は、位相情報ＰＩ０に基づいて、タイミング調整回路４５０に対する制御信号ＣＳ１０と、変換回路４２０に対する制御信号ＣＩ１０を生成する。
タイミング調整回路４５０は、制御信号ＣＳ１０にしたがって、データＩＤＱ０［０：３］の各ビットデータに対する遅延時間を、クロック信号ＣＫ１の２分の１周期（Ｔ／２）単位で制御する。そして、タイミング調整回路４５０は、その制御した遅延時間によってデータＩＤＱ０［０：３］の各ビットデータを遅延した遅延データＤＤＱ０「０：３」を出力する。

【0065】

変換回路４２０は、制御信号ＣＩ１０にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号を生成する。基準となるクロック信号ＣＫ１と、生成した複数のクロック信号の位相差は、上記の位相情報ＰＩ０に対応する。変換回路４２０は、生成した複数のクロック信号に基づいて、タイミング調整回路４５０から出力される４ビットの遅延データＤＤＱ０［０：３］を１ビットのデータＳＤ０に変換する。つまり、変換回路４２０は、パラレル−シリアル変換と位相制御を行う。そして、変換回路４２０は、データＳＤ０を出力する。

【0066】

同様に、パラレル−シリアル変換回路３３１は、制御コード生成回路４４１，タイミング調整回路４５１，変換回路４２１を有している。制御コード生成回路４４１は、位相情報ＰＩ１に基づいて、タイミング調整回路４５１に対する制御信号ＣＳ１１と、変換回路４２１に対する制御信号ＣＩ１１を生成する。タイミング調整回路４５１は、制御信号ＣＳ１１にしたがって、データＩＤＱ１［０：３］に応じた遅延データＤＤＱ１「０：３」を出力する。変換回路４２１は、制御信号ＣＩ１１にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号に基づいて、タイミング調整回路４５１から出力される遅延データＤＤＱ１［０：３］を１ビットのデータＳＤ１に変換する。

【0067】

また、パラレル−シリアル変換回路３３２は、制御コード生成回路４４２，タイミング調整回路４５２，変換回路４２２を有している。制御コード生成回路４４２は、位相情報ＰＩ２に基づいて、タイミング調整回路４５２に対する制御信号ＣＳ１２と、変換回路４２２に対する制御信号ＣＩ１２を生成する。タイミング調整回路４５２は、制御信号ＣＳ１２にしたがって、データＩＤＱ２［０：３］に応じた遅延データＤＤＱ２「０：３」を出力する。変換回路４２２は、制御信号ＣＩ１２にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号に基づいて、タイミング調整回路４５２から出力される遅延データＤＤＱ２［０：３］を１ビットのデータＳＤ２に変換する。

【0068】

そして、パラレル−シリアル変換回路３３３は、制御コード生成回路４４３，タイミング調整回路４５３，変換回路４２３を有している。制御コード生成回路４４３は、位相情報ＰＩ３に基づいて、タイミング調整回路４５３に対する制御信号ＣＳ１３と、変換回路４２３に対する制御信号ＣＩ１３を生成する。タイミング調整回路４５３は、制御信号ＣＳ１３にしたがって、データＩＤＱ３［０：３］に応じた遅延データＤＤＱ３「０：３」を出力する。変換回路４２３は、制御信号ＣＩ１３にしたがって、クロック信号ＣＫ１に対して位相調整した複数のクロック信号に基づいて、タイミング調整回路４５３から出力される遅延データＤＤＱ３［０：３］を１ビットのデータＳＤ３に変換する。

【0069】

次に、パラレル−シリアル変換回路３３０に含まれるタイミング調整回路４５０，変換回路４２０，制御コード生成回路４４０を説明する。なお、パラレル−シリアル変換回路３３１〜３３３は、パラレル−シリアル変換回路３３０と同じであるため、図面及び説明を省略する。

【0070】

図１１に示すように、タイミング調整回路４５０は、ラッチ回路５００、遅延調整回路５０２を有している。なお、図１１において、図１０に示すデータＩＤＱ０［０：３］をデータＤ０〜Ｄ３とする。つまり、１ビットのデータＩＤＱ０［０］をデータＤ０とする。同様に、データＩＤＱ０［１］〜ＩＤＱ０［３］をデータＤ１〜Ｄ３とする。

【0071】

ラッチ回路５００のフリップフロップ回路５１０〜５１３は、例えばＨレベルのクロック信号ＣＫ１に応答してデータＤ０〜Ｄ３をそれぞれラッチし、ラッチしたレベルと等しいデータＤ０ａ〜Ｄ３ａを出力する。

【0072】

遅延調整回路５０２は、フリップフロップ回路５２０〜５２３，５３０〜５３３、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３，インバータ回路５４，選択回路ＳＣ０〜ＳＣ３を有している。

【0073】

図１０に示す制御コード生成回路４４０から出力される制御信号ＣＳ１０は、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３，ＳＣ０〜ＳＣ３に対する制御信号を含む。必要に応じて、対応を判り易くするため、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３，ＳＣ０〜ＳＣ３それぞれに対する制御信号を同じ符号を用いて説明する。

【0074】

選択回路ＳＣ０〜ＳＣ３は、データＤ０ａ〜Ｄ３ａに対応する４つの入力端子を有している。データＤ０ａ〜Ｄ３ａは選択回路ＳＣ０〜ＳＣ３の入力端子に対して、循環シフトして供給される。詳述すると、データＤ０ａは、選択回路ＳＣ０の第１端子と、選択回路ＳＣ１の第２端子と、選択回路ＳＣ２の第３端子と、選択回路ＳＣ３の第４端子に供給される。データＤ１ａは、選択回路ＳＣ１の第１端子と、選択回路ＳＣ２の第２端子と、選択回路ＳＣ３の第３端子と、選択回路ＳＣ０の第４端子に供給される。データＤ２ａは、選択回路ＳＣ２の第１端子と、選択回路ＳＣ３の第２端子と、選択回路ＳＣ０の第３端子と、選択回路ＳＣ１の第４端子に供給される。データＤ３ａは、選択回路ＳＣ３の第１端子と、選択回路ＳＣ０の第２端子と、選択回路ＳＣ１の第３端子と、選択回路ＳＣ２の第４端子に供給される。

【0075】

各選択回路ＳＣ０〜ＳＣ３は、図１０に示す制御コード生成回路４４０から供給される制御信号に応答して４つの入力端子のうちの１つを選択し、選択した入力端子に供給される信号と等しい信号Ｓ０ｃ〜Ｓ３ｃを出力する。各選択回路ＳＣ０〜ＳＣ３に対する制御信号は２ビットの信号である。図１１において、選択回路ＳＣ０〜ＳＣ３に記載された符号「００」「０１」「１０」「１１」は、２ビットの制御信号の論理値と、制御信号により選択される端子の対応を示す。例えば、選択回路ＳＣ０は、論理値「００」の制御信号に応答して第１端子を選択し、第１端子に供給される信号（Ｄ０ａ）と等しい信号Ｓ０ｃを出力する。また、選択回路ＳＣ０は、論理値「０１」の制御信号に応答して第２端子を選択し、第２端子に供給される信号（Ｄ３ａ）と等しい信号Ｓ０ｃを出力する。また、選択回路ＳＣ０は、論理値「１０」の制御信号に応答して第３端子を選択し、第３端子に供給される信号（Ｄ２ａ）と等しい信号Ｓ０ｃを出力する。そして、選択回路ＳＣ０は、論理値「１１」の制御信号に応答して第４端子を選択し、第４端子に供給される信号（Ｄ１ａ）と等しい信号Ｓ０ｃを出力する。

【0076】

同様に、選択回路ＳＣ１は、制御信号の論理値「００」（「０１」，「１０」，「１１」）に対応する端子を選択し、選択した端子に供給される信号Ｄ１ａ（Ｄ０ａ，Ｄ３ａ，Ｄ２ａ）と等しい信号Ｓ１ｃを出力する。同様に、選択回路ＳＣ２は、制御信号の論理値「００」（「０１」，「１０」，「１１」）に対応する端子を選択し、選択した端子に供給される信号Ｄ２ａ（Ｄ１ａ，Ｄ０ａ，Ｄ３ａ）と等しい信号Ｓ２ｃを出力する。同様に、選択回路ＳＣ３は、制御信号の論理値「００」（「０１」，「１０」，「１１」）に対応する端子を選択し、選択した端子に供給される信号Ｄ３ａ（Ｄ２ａ，Ｄ１ａ，Ｄ０ａ）と等しい信号Ｓ３ｃを出力する。

【0077】

選択回路ＳＣ０〜ＳＣ３から出力される信号Ｓ０ｃ〜Ｓ３ｃは、フリップフロップ回路５２０〜５２３のデータ端子と選択回路ＳＡ０〜ＳＡ３の第１端子に供給される。フリップフロップ回路５２０〜５２３は、例えばＨレベルのクロック信号ＣＫ１に応答して信号Ｓ０ｃ〜Ｓ３ｃをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。フリップフロップ回路５２０〜５２３の出力信号は選択回路ＳＡ０〜ＳＡ３の第２端子に供給される。選択回路ＳＡ０〜ＳＡ３は、制御信号ＳＡ０〜ＳＡ３に応じた第１端子または第２端子を選択する。選択回路ＳＡ０〜ＳＡ３は例えば、Ｌレベル（倫理値「０」）の制御信号ＳＡ０〜ＳＡ３に応答して第１端子を選択し、Ｈレベル（論理値「１」）の制御信号ＳＡ０〜ＳＡ３に応答して第２端子を選択する。各選択回路ＳＡ０〜ＳＡ３は、選択した端子に供給される信号と等しい信号Ｓ０ａ〜Ｓ３ａを出力する。

【0078】

選択回路ＳＡ０〜ＳＡ３の出力信号Ｓ０ａ〜Ｓ３ａはフリップフロップ回路５３０〜５３３のデータ端子と選択回路ＳＢ０〜ＳＢ３の第１端子に供給される。フリップフロップ回路５３０〜５３３は、例えばＨレベルの反転クロック信号ｘＣＫ１に応答して信号Ｓ０ａ〜Ｓ３ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。フリップフロップ回路５３０〜５３３の出力信号は選択回路ＳＢ０〜ＳＢ３の第２端子に供給される。選択回路ＳＢ０〜ＳＢ３は、制御信号ＳＢ０〜ＳＢ３に応じた第１端子または第２端子を選択する。選択回路ＳＢ０〜ＳＢ３は例えば、Ｌレベル（倫理値「０」）の制御信号ＳＢ０〜ＳＢ３に応答して第１端子を選択し、Ｈレベル（論理値「１」）の制御信号ＳＢ０〜ＳＢ３に応答して第２端子を選択する。各選択回路ＳＢ０〜ＳＢ３は、選択した端子に供給される信号と等しい信号ＤＤ０〜ＤＤ３を出力する。

【0079】

変換回路４２０は、２つの遅延同期ループ回路（ＤＬＬ回路）６０１，６０２、選択回路６１０を含む。遅延同期ループ回路６０１にはクロック信号ＣＫ１と制御信号ＣＩ１０が供給される。遅延同期ループ回路６０１は、クロック信号ＣＫ１を制御信号ＣＩ１０に応じて遅延したクロック信号ＣＫ２ａを生成する。したがって、クロック信号ＣＫ２ａの周期は、クロック信号ＣＫ１の周期と等しい。遅延同期ループ回路６０１は、クロック信号ＣＫ１に対するクロック信号ＣＫ２ａの位相差を、制御信号ＣＩ１０に応じて制御する。遅延同期ループ回路６０１は、クロック信号ＣＫ１に対するクロック信号ＣＫ２ａを所定の範囲（例えば、４５度（ｄｅｇ．）〜１３５度（ｄｅｇ．））で制御可能である。

【0080】

クロック信号ＣＫ２ａは遅延同期ループ回路６０２と選択回路６１０に供給される。遅延同期ループ回路６０２は、クロック信号ＣＫ２ａを遅延してクロック信号ＣＫ２ｂを生成する。したがって、クロック信号ＣＫ２ｂの周期は、クロック信号ＣＫ２ａの周期と等しい。クロック信号ＣＫ２ａに対するクロック信号ＣＫ２ｂの位相差は、所定の位相差（例えば９０度（ｄｅｇ．））である。クロック信号ＣＫ２ｂは選択回路６１０に供給される。

【0081】

選択回路６１０は、４つの入力端子ｎ０〜ｎ３を有している。入力端子ｎ０〜ｎ３には信号ＤＤ０〜ＤＤ３が供給される。選択回路６１０は、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにしたがって４つの入力端子ｎ０〜ｎ３のうちの１つを選択する。選択回路６１０は、選択した端子に供給される信号と等しい信号、つまり１ビットのデータＳＤ０を出力する。

【0082】

次に、上記のパラレル−シリアル変換回路３３０の作用を説明する。
図１１に示すように、ラッチ回路５００のフリップフロップ回路５１０〜５１３は、クロック信号ＣＫ１に応答してデータＤ０〜Ｄ３をラッチし、ラッチしたレベルと等しいレベルの信号Ｄ０ａ〜Ｄ３ａを出力する。選択回路ＳＣ０〜ＳＣ３は、制御信号に応じて選択した入力端子に供給される信号Ｄ０ａ〜Ｄ３ａと等しい信号Ｓ０ｃ〜Ｓ３ｃを出力する。そして、遅延調整回路５０２のフリップフロップ回路５２０〜５２３は、クロック信号ＣＫ１に応答して信号Ｓ０ｃ〜Ｓ３ｃをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。したがって、フリップフロップ回路５２０〜５２３は、信号Ｓ０ｃ〜Ｓ３ｃに対して、クロック信号ＣＫ１の１周期分遅れて信号を出力する。選択回路ＳＡ０〜ＳＡ３は、論理値「０」の制御信号に応答して第１端子に供給される信号と等しい信号Ｓ０ａ〜Ｓ３ａを出力し、論理値「１」の制御信号に応答して第２端子に供給される信号と等しい信号Ｓ０ａ〜Ｓ３ａを出力する。

【0083】

遅延調整回路５０２のフリップフロップ回路５３０〜５３３は、反転クロック信号ｘＣＫ１に応答して信号Ｓ０ａ〜Ｓ３ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。したがって、フリップフロップ回路５３０〜５３３は、信号Ｓ０ａ〜Ｓ３ａに対して、クロック信号ＣＫ１の半周期分遅れて信号を出力する。選択回路ＳＢ０〜ＳＢ３は、論理値「０」の制御信号に応答して第１端子に供給される信号と等しい信号ＤＤ０〜ＤＤ３を出力し、論理値「１」の制御信号に応答して第２端子に供給される信号と等しい信号ＤＤ０〜ＤＤ３を出力する。

【0084】

上記したように、図１０に示す制御コード生成回路４４０は、位相情報ＰＩ０に応じて、図１１に示す選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３，ＳＣ０〜ＳＣ３に対する制御信号ＣＳ１０（制御信号ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３，ＳＣ０〜ＳＣ３）を生成する。制御信号ＣＳ１０は、クロック信号ＣＫ１に対する位相差に対応する。また、制御コード生成回路４４０は、位相情報ＰＩ０に応じて、図１１に示す遅延同期ループ回路６０１に対する制御信号ＣＩ１０を生成する。

【0085】

図１２は、所望の位相に対して、図１０に示す制御コード生成回路４４０から選択回路ＳＣ０〜ＳＣ３に出力される制御信号の論理値（２ビット）と、各選択回路ＳＣ０〜ＳＣ３において選択されるデータＤ０〜Ｄ３の対応を示す。図１３は、所望の位相に対して、遅延同期ループ回路６０１における位相調整範囲と、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値の一例を示す。

【0086】

例えば、図１２に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「４５ｄｅｇ．〜１３５ｄｅｇ．」の場合、論理値「００」の制御信号が選択回路ＳＣ０〜ＳＣ３に供給される。図１３に示すように、遅延同期ループ回路６０１における位相の調整範囲は「４５ｄｅｇ．〜１３５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「０，０，０，０」，「０，０，１，１」である。

【0087】

選択回路ＳＣ０は、論理値「００」の制御信号に応答して、データＤ０ａと等しい信号Ｓ０ｃを出力する。同様に、選択回路ＳＣ１〜ＳＣ３は、論理値「００」の制御信号に応答して、データＤ１ａ〜Ｄ３ａと等しい信号Ｓ１ｃ〜Ｓ３ｃを出力する。

【0088】

選択回路ＳＡ０は、論理値「０」の制御信号に応答して、フリップフロップ回路５２０をバイパスした信号、つまりデータＤ０ａと等しいタイミングの信号Ｓ０ａを出力する。選択回路ＳＢ０は、論理値「０」の制御信号に応答して、フリップフロップ回路５３０をバイパスした信号、つまり信号Ｓ０ａと等しいタイミングで信号ＤＤ０を出力する。これにより、図１４に示すように、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０が供給される。

【0089】

選択回路ＳＡ１は、論理値「０」の制御信号に応答して、フリップフロップ回路５２１をバイパスした信号、つまりデータＤ１ａと等しいタイミングの信号Ｓ１ａを出力する。選択回路ＳＢ１は、論理値「０」の制御信号に応答して、フリップフロップ回路５２１をバイパスした信号、つまり信号Ｓ１ａと等しいタイミングで信号ＤＤ１を出力する。これにより、図１４に示すように、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差０度にてデータＤ１が供給される。

【0090】

選択回路ＳＡ２は、論理値「０」の制御信号に応答して、フリップフロップ回路５２２をバイパスした信号、つまりデータＤ２ａと等しいタイミングの信号Ｓ２ａを出力する。選択回路ＳＢ２は、論理値「１」の制御信号に応答して、フリップフロップ回路５２２によりラッチした信号、つまり信号Ｓ２ａよりクロック信号ＣＫ１の半周期分遅れたタイミングで信号ＤＤ２を出力する。これにより、図１４に示すように、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ２が供給される。

【0091】

選択回路ＳＡ３は、論理値「０」の制御信号に応答して、フリップフロップ回路５２３をバイパスした信号、つまりデータＤ３ａと等しいタイミングの信号Ｓ３ａを出力する。選択回路ＳＢ３は、論理値「１」の制御信号に応答して、フリップフロップ回路５２３によりラッチした信号、つまり信号Ｓ３ａよりクロック信号ＣＫ１の半周期分遅れたタイミングで信号ＤＤ３を出力する。これにより、図１４に示すように、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ３が供給される。

【0092】

図１４において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。例えば、Ｈレベルのクロック信号ＣＫ２ａとＬレベルのクロック信号ＣＫ２ｂの期間、図１１に示す選択回路６１０の端子ｎ０が選択され、その端子ｎ０に供給される信号、つまりデータＤ０がデータＳＤ０（ＤＱ０）として出力される。また、Ｈレベルのクロック信号ＣＫ２ａとＨレベルのクロック信号ＣＫ２ｂの期間、図１１に示す選択回路６１０の端子ｎ１が選択され、その端子ｎ０に供給される信号、つまりデータＤ１がデータＳＤ０（ＤＱ０）として出力される。また、Ｌレベルのクロック信号ＣＫ２ａとＨレベルのクロック信号ＣＫ２ｂの期間、図１１に示す選択回路６１０の端子ｎ２が選択され、その端子ｎ０に供給される信号、つまりデータＤ２がデータＳＤ０（ＤＱ０）として出力される。そして、Ｌレベルのクロック信号ＣＫ２ａとＬレベルのクロック信号ＣＫ２ｂの期間、図１１に示す選択回路６１０の端子ｎ３が選択され、その端子ｎ０に供給される信号、つまりデータＤ３がデータＳＤ０（ＤＱ０）として出力される。

【0093】

図１２に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「１３５ｄｅｇ．〜２２５ｄｅｇ．」の場合、論理値「０１」の制御信号が選択回路ＳＣ０〜ＳＣ３に供給される。選択回路ＳＣ０は、データＤ３（Ｄ３ａ）と等しい信号Ｓ０ｃを出力する。同様に、選択回路ＳＣ１，ＳＣ２，ＳＣ３は、データＤ０（Ｄ０ａ），Ｄ１（Ｄ１ａ），Ｄ２（Ｄ２ａ）と等しい信号Ｓ１ｃ〜Ｓ３ｃを出力する。

【0094】

そして、図１３に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「１３５ｄｅｇ．〜２２５ｄｅｇ．」の場合、遅延同期ループ回路６０１における位相の調整範囲は「４５ｄｅｇ．〜１３５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「１，０，０，０」，「０，０，１，１」である。

【0095】

図１５に示すように、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０が供給される。また、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ１が供給される。また、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ２が供給される。そして、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差３６０度にてデータＤ３が供給される。

【0096】

図１５において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。クロック信号ＣＫ２ａとクロック信号ＣＫ２ｂの論理レベルにしたがって端子ｎ１，ｎ２，ｎ３，ｎ０が順次選択される。そして、各端子ｎ１，ｎ２，ｎ３，ｎ０に供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータＳＤ０（ＤＱ０）として出力される。

【0097】

図１２に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「２２５ｄｅｇ．〜３１５ｄｅｇ．」の場合、論理値「１０」の制御信号が選択回路ＳＣ０〜ＳＣ３に供給される。選択回路ＳＣ０は、データＤ２（Ｄ２ａ）と等しい信号Ｓ０ｃを出力する。同様に、選択回路ＳＣ１，ＳＣ２，ＳＣ３は、データＤ３（Ｄ３ａ），Ｄ０（Ｄ０ａ），Ｄ１（Ｄ１ａ）と等しい信号Ｓ１ｃ〜Ｓ３ｃを出力する。

【0098】

そして、図１３に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「２２５ｄｅｇ．〜３１５ｄｅｇ．」の場合、遅延同期ループ回路６０１における位相の調整範囲は「４５ｄｅｇ．〜１３５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「１，１，０，０」，「０，０，１，１」である。

【0099】

図１６に示すように、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ０が供給される。また、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ１が供給される。また、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差３６０度にてデータＤ２が供給される。そして、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差３６０度にてデータＤ３が供給される。

【0100】

図１６において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。クロック信号ＣＫ２ａとクロック信号ＣＫ２ｂの論理レベルにしたがって端子ｎ２，ｎ３，ｎ０，ｎ１が順次選択される。そして、各端子ｎ２，ｎ３，ｎ０，ｎ１に供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータＳＤ０（ＤＱ０）として出力される。

【0101】

図１２に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「３１５ｄｅｇ．〜４０５ｄｅｇ．」の場合、論理値「１１」の制御信号が選択回路ＳＣ０〜ＳＣ３に供給される。選択回路ＳＣ０は、データＤ１（Ｄ１ａ）と等しい信号Ｓ０ｃを出力する。同様に、選択回路ＳＣ１，ＳＣ２，ＳＣ３は、データＤ２（Ｄ２ａ），Ｄ３（Ｄ３ａ），Ｄ０（Ｄ０ａ）と等しい信号Ｓ１ｃ〜Ｓ３ｃを出力する。

【0102】

そして、図１３に示すように、データＳＤ０（ＤＱ０）に対する所望の位相が「３１５ｄｅｇ．〜４０５ｄｅｇ．」の場合、遅延同期ループ回路６０１における位相の調整範囲は「４５ｄｅｇ．〜１３５ｄｅｇ．」である。また、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３に対する制御信号の論理値は「１，１，１，０」，「０，０，１，１」である。

【0103】

図１７に示すように、選択回路６１０の端子ｎ３に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ０が供給される。また、選択回路６１０の端子ｎ０に、クロック信号ＣＫ１に対して位相差２７０度にてデータＤ１が供給される。また、選択回路６１０の端子ｎ１に、クロック信号ＣＫ１に対して位相差３６０度にてデータＤ２が供給される。そして、選択回路６１０の端子ｎ２に、クロック信号ＣＫ１に対して位相差５４０度にてデータＤ３が供給される。

【0104】

図１７において、クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ３に供給される信号に対し、クロック信号ＣＫ２ａ，ＣＫ２ｂの論理レベルにより選択される期間をハッチングにて示す。クロック信号ＣＫ２ａとクロック信号ＣＫ２ｂの論理レベルにしたがって端子ｎ３，ｎ０，ｎ１，ｎ２が順次選択される。そして、各端子ｎ３，ｎ０，ｎ１，ｎ２に供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータＳＤ０（ＤＱ０）として出力される。

【0105】

以上記述したように、本実施形態によれば、上記第一実施形態の効果に加え、以下の効果を奏する。
（２−１）タイミング調整回路４５０の遅延調整回路５０２は、フリップフロップ回路５２０〜５２３，５３０〜５３３、選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３，インバータ回路５４，選択回路ＳＣ０〜ＳＣ３を有している。選択回路ＳＣ０〜ＳＣ３は、制御コード生成回路４４０から供給される制御信号に応答して４つの入力端子のうちの１つを選択し、選択した入力端子に供給される信号と等しい信号Ｓ０ｃ〜Ｓ３ｃを出力する。各信号Ｓ０ｃ〜Ｓ３ｃは、遅延調整回路５０２のフリップフロップ回路５２０〜５２３，５３０〜５３３と選択回路ＳＡ０〜ＳＡ３，ＳＢ０〜ＳＢ３を介して変換回路４２０の選択回路６１０の端子ｎ０〜ｎ３に供給される。したがって、制御信号により、各データＤ０ａ〜Ｄ３ａ（Ｄ０〜Ｄ３）は、制御信号に応じて、選択回路６１０の端子ｎ０〜ｎ３に供給される。

【0106】

したがって、選択回路６１０において、クロック信号ＣＫ２ａ，ＣＫ２ｂに応じて選択される端子に対してデータＤ０ａ〜Ｄ３ａ（Ｄ０〜Ｄ３）を供給することで、データＤ０ａ〜Ｄ３ａ（Ｄ０〜Ｄ３）を選択するタイミングを調整することができる。このため、変換回路４２０の遅延同期ループ回路６０１におけるクロック信号ＣＫ２ａの位相調整範囲を広くしなくても、広範囲でデータＳＤ０の出力タイミングを調整することができる。

【0107】

（第三実施形態）
以下、第三実施形態を説明する。なお、第一実施形態、第二実施形態と同じ部材については同じ符号を付し、それらに対する説明の全てまたは一部を省略する。

【0108】

図１８に示すように、パラレル−シリアル変換回路３４０は、８ビットのデータＤ０〜Ｄ７を１ビットのデータＳＤ０に変換する。
パラレル−シリアル変換回路３４０は、タイミング調整回路４６０，変換回路４７０，制御コード生成回路（図示略）を有している。タイミング調整回路４６０，変換回路４７０，制御コード生成回路は、位相同期ループ回路（ＰＬＬ回路）２４により生成されたクロック信号ＣＫ１に基づいて動作する。

【0109】

タイミング調整回路４６０は、ラッチ回路５０３、遅延調整回路５０４を有している。
ラッチ回路５０３は、データＤ０〜Ｄ７に対応するフリップフロップ回路５１０〜５１７を有している。フリップフロップ回路５１０〜５１７は、例えばＨレベルのクロック信号ＣＫ１に応答してデータＤ０〜Ｄ７をそれぞれラッチし、ラッチしたレベルと等しいデータＤ０ａ〜Ｄ７ａを出力する。

【0110】

図１９に示すように、遅延調整回路５０４は、フリップフロップ回路５２０〜５２７，５３０〜５３７、選択回路ＳＡ０〜ＳＡ７，ＳＢ０〜ＳＢ７，インバータ回路５４，選択回路ＳＣ０〜ＳＣ７を有している。

【0111】

選択回路ＳＣ０〜ＳＣ７は、複数（図において４つ）の入力端子を有している。データＤ０ａ〜Ｄ７ａは、選択回路ＳＣ０〜ＳＣ７の入力端子に対して循環シフトして供給される。選択回路ＳＣ０〜ＳＣ７は、図示しない制御コード生成回路から供給される制御信号に応答して入力端子のうちの１つを選択し、選択した端子に供給される信号と等しい信号Ｓ０ｃ〜Ｓ７ｃを出力する。

【0112】

図１９において、選択回路ＳＣ０〜ＳＣ７に記載された符号「００」「０１」「１０」「１１」は、２ビットの制御信号の論理値と、制御信号により選択される端子の対応を示す。なお、図１９は、データＳＤ０の位相調整範囲を、４５度（ｄｅｇ．）〜２２５度（ｄｅｇ．）として示している。上記の第一実施形態、第二実施形態と同様に、図１８，図１９に示す回路から、容易に位相調整範囲を４５度（ｄｅｇ．）〜４０５度（ｄｅｇ．）とすることができる。

【0113】

選択回路ＳＣ０〜ＳＣ７から出力される信号Ｓ０ｃ〜Ｓ７ｃは、フリップフロップ回路５２０〜５２７のデータ端子と選択回路ＳＡ０〜ＳＡ７の第１端子に供給される。フリップフロップ回路５２０〜５２７は、例えばＨレベルのクロック信号ＣＫ１に応答して信号Ｓ０ｃ〜Ｓ７ｃをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。フリップフロップ回路５２０〜５２７の出力信号は選択回路ＳＡ０〜ＳＡ７の第２端子に供給される。選択回路ＳＡ０〜ＳＡ７は、制御信号ＳＡ０〜ＳＡ７に応じた第１端子または第２端子を選択する。選択回路ＳＡ０〜ＳＡ７は例えば、Ｌレベル（倫理値「０」）の制御信号ＳＡ０〜ＳＡ７に応答して第１端子を選択し、Ｈレベル（論理値「１」）の制御信号ＳＡ０〜ＳＡ７に応答して第２端子を選択する。各選択回路ＳＡ０〜ＳＡ７は、選択した端子に供給される信号と等しい信号Ｓ０ａ〜Ｓ７ａを出力する。

【0114】

選択回路ＳＡ０〜ＳＡ７の出力信号Ｓ０ａはフリップフロップ回路５３０〜５３７のデータ端子と選択回路ＳＢ０〜ＳＢ７の第１端子に供給される。フリップフロップ回路５３０〜５３７は、例えばＨレベルの反転クロック信号ｘＣＫ１に応答して信号Ｓ０ａ〜Ｓ７ａをラッチし、ラッチしたレベルと等しいレベルの信号を出力する。フリップフロップ回路５３０〜５３７の出力信号は選択回路ＳＢ０〜ＳＢ７の第２端子に供給される。選択回路ＳＢ０〜ＳＢ７は、制御信号ＳＢ０〜ＳＢ７に応じた第１端子または第２端子を選択する。選択回路ＳＢ０〜ＳＢ７は例えば、Ｌレベル（倫理値「０」）の制御信号ＳＢ０〜ＳＢ７に応答して第１端子を選択し、Ｈレベル（論理値「１」）の制御信号ＳＢ０〜ＳＢ７に応答して第２端子を選択する。各選択回路ＳＢ０〜ＳＢ７は、選択した端子に供給される信号と等しい信号ＤＤ０〜ＤＤ７を出力する。

【0115】

変換回路４７０は、４つの遅延同期ループ回路（ＤＬＬ回路）６０１〜６０４、選択回路６２０を含む。遅延同期ループ回路６０１にはクロック信号ＣＫ１と制御信号が供給される。遅延同期ループ回路６０１は、クロック信号ＣＫ１を制御信号に応じて遅延したクロック信号ＣＫ２ａを生成する。遅延同期ループ回路６０１は、クロック信号ＣＫ１に対するクロック信号ＣＫ２ａの位相差を、制御信号に応じて制御する。遅延同期ループ回路６０１は、クロック信号ＣＫ１に対するクロック信号ＣＫ２ａを所定の範囲（例えば、４５度（ｄｅｇ．）〜９０度（ｄｅｇ．））で制御可能である。

【0116】

クロック信号ＣＫ２ａは遅延同期ループ回路６０２と選択回路６２０に供給される。遅延同期ループ回路６０２は、クロック信号ＣＫ２ａを遅延し、クロック信号ＣＫ２ａに対して所定の位相差（例えば４５度（ｄｅｇ．））のクロック信号ＣＫ２ｂを生成する。クロック信号ＣＫ２ｂは遅延同期ループ回路６０３と選択回路６２０に供給される。同様に、遅延同期ループ回路６０３は、クロック信号ＣＫ２ｂを遅延し、クロック信号ＣＫ２ｂに対して所定の位相差（例えば４５度（ｄｅｇ．））のクロック信号ＣＫ２ｃを生成する。クロック信号ＣＫ２ｃは遅延同期ループ回路６０４と選択回路６２０に供給される。同様に、遅延同期ループ回路６０４は、クロック信号ＣＫ２ｃを遅延し、クロック信号ＣＫ２ｃに対して所定の位相差（例えば４５度（ｄｅｇ．））のクロック信号ＣＫ２ｄを生成する。クロック信号ＣＫ２ｄは選択回路６２０に供給される。これらのクロック信号ＣＫ２ａ〜ＣＫ２ｄの周期は、クロック信号ＣＫ１の周期と等しい。

【0117】

選択回路６２０は、８つの入力端子ｎ０〜ｎ７を有している。入力端子ｎ０〜ｎ７には信号ＤＤ０〜ＤＤ７が供給される。選択回路６２０は、クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにしたがって８つの入力端子ｎ０〜ｎ７のうちの１つを選択する。選択回路６２０は、選択した端子に供給される信号と等しい信号、つまり１ビットのデータＳＤ０を出力する。

【0118】

次に、パラレル−シリアル変換回路３４０の作用を説明する。
上記したように、制御コード生成回路（図示略）は、位相情報ＰＩ０に応じて、図１９に示す選択回路ＳＡ０〜ＳＡ７，ＳＢ０〜ＳＢ７，ＳＣ０〜ＳＣ７に対する制御信号を生成する。制御信号は、クロック信号ＣＫ１に対する位相差に対応する。また、制御コード生成回路は、位相情報ＰＩ０に応じて、図１８に示す遅延同期ループ回路６０１に対する制御信号を生成する。

【0119】

図２０（ａ）は、所望の位相に対して、図示しない制御コード生成回路から選択回路ＳＣ０〜ＳＣ３に出力される制御信号の論理値（２ビット）と、各選択回路ＳＣ０〜ＳＣ７において選択されるデータＤ０〜Ｄ７の対応を示す。図２０（ｂ）は、所望の位相に対して、遅延同期ループ回路６０１における位相調整範囲と、選択回路ＳＡ０〜ＳＡ７，ＳＢ０〜ＳＢ７に対する制御信号の論理値の一例を示す。なお、図２０（ａ）及び図２０（ｂ）は、クロック信号ＣＫ１に対するデータＳＤ０の位相調整範囲において、４５度（ｄｅｇ．）〜２２５度（ｄｅｇ．）の範囲に対する制御信号を示す。

【0120】

図２０（ａ）に示すように、データＳＤ０に対する所望の位相が「４５ｄｅｇ．〜９０ｄｅｇ．」の場合、論理値「００」の制御信号が選択回路ＳＣ０〜ＳＣ７に供給される。選択回路ＳＣ０〜ＳＣ７は、データＤ０（Ｄ０ａ）〜Ｄ７（Ｄ７ａ）と等しい信号Ｓ０ｃ〜Ｓ７ｃを出力する。そして、図２０（ｂ）に示すように、選択回路ＳＡ０〜ＳＡ７，ＳＢ０〜ＳＢ７に対して制御信号が供給される。

【0121】

図２１に示すように、選択回路６２０の端子ｎ０〜ｎ３に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０〜Ｄ３が供給される。また、選択回路６２０の端子ｎ４〜ｎ７に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ４〜Ｄ７が供給される。

【0122】

クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ７に供給される信号に対し、クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにより選択される期間をハッチングにて示す。クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにしたがって端子ｎ０〜ｎ７が順次選択され、データＤ０〜Ｄ７がデータＳＤ０として出力される。

【0123】

図２０（ａ）に示すように、データＳＤ０に対する所望の位相が「９０ｄｅｇ．〜１３５ｄｅｇ．」の場合、論理値「０１」の制御信号が選択回路ＳＣ０〜ＳＣ７に供給される。選択回路ＳＣ０〜ＳＣ７は、データＤ７（Ｄ７ａ），Ｄ０（Ｄ０ａ）〜Ｄ６（Ｄ６ａ）と等しい信号Ｓ０ｃ〜Ｓ７ｃを出力する。そして、図２０（ｂ）に示すように、選択回路ＳＡ０〜ＳＡ７，ＳＢ０〜ＳＢ７に対して制御信号が供給される。

【0124】

図２２に示すように、選択回路６２０の端子ｎ１〜ｎ３に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０〜Ｄ２が供給される。また、選択回路６２０の端子ｎ４〜ｎ７に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ３〜Ｄ６が供給される。そして、選択回路６２０の端子ｎ０に、位相差３６０度にてデータＤ７が供給される。

【0125】

クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ７に供給される信号に対し、クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにより選択される期間をハッチングにて示す。クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにしたがって端子ｎ１〜ｎ７，ｎ０が順次選択され、データＤ０〜Ｄ７がデータＳＤ０として出力される。

【0126】

図２０（ａ）に示すように、データＳＤ０に対する所望の位相が「１３５ｄｅｇ．〜１８０ｄｅｇ．」の場合、論理値「１０」の制御信号が選択回路ＳＣ０〜ＳＣ７に供給される。選択回路ＳＣ０〜ＳＣ７は、データＤ６（Ｄ６ａ），Ｄ７（Ｄ７ａ），Ｄ０（Ｄ０ａ）〜Ｄ５（Ｄ５ａ）と等しい信号Ｓ０ｃ〜Ｓ７ｃを出力する。そして、図２０（ｂ）に示すように、選択回路ＳＡ０〜ＳＡ７，ＳＢ０〜ＳＢ７に対して制御信号が供給される。

【0127】

図２３に示すように、選択回路６２０の端子ｎ２，ｎ３に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０，Ｄ１が供給される。また、選択回路６２０の端子ｎ４〜ｎ７に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ２〜Ｄ５が供給される。そして、選択回路６２０の端子ｎ０，ｎ１に、位相差３６０度にてデータＤ６，Ｄ７が供給される。

【0128】

クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ７に供給される信号に対し、クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにより選択される期間をハッチングにて示す。クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにしたがって端子ｎ２〜ｎ７，ｎ０，ｎ１が順次選択され、データＤ０〜Ｄ７がデータＳＤ０として出力される。

【0129】

図２０（ａ）に示すように、データＳＤ０に対する所望の位相が「１８０ｄｅｇ．〜２２５ｄｅｇ．」の場合、論理値「１１」の制御信号が選択回路ＳＣ０〜ＳＣ７に供給される。選択回路ＳＣ０〜ＳＣ７は、データＤ５（Ｄ５ａ）〜Ｄ７（Ｄ７ａ），Ｄ０（Ｄ０ａ）〜Ｄ４（Ｄ４ａ）と等しい信号Ｓ０ｃ〜Ｓ７ｃを出力する。そして、図２０（ｂ）に示すように、選択回路ＳＡ０〜ＳＡ７，ＳＢ０〜ＳＢ７に対して制御信号が供給される。

【0130】

図２４に示すように、選択回路６２０の端子ｎ３に、クロック信号ＣＫ１に対して位相差０度にてデータＤ０が供給される。また、選択回路６２０の端子ｎ４〜ｎ７に、クロック信号ＣＫ１に対して位相差１８０度にてデータＤ１〜Ｄ４が供給される。そして、選択回路６２０の端子ｎ０〜ｎ２に、位相差３６０度にてデータＤ５〜Ｄ７が供給される。

【0131】

クロック信号ＣＫ１とクロック信号ＣＫ２ａの位相差が４５度（ｄｅｇ．）の場合、各端子ｎ０〜ｎ７に供給される信号に対し、クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにより選択される期間をハッチングにて示す。クロック信号ＣＫ２ａ〜ＣＫ２ｄの論理レベルにしたがって端子ｎ３〜ｎ７，ｎ０〜ｎ２が順次選択され、データＤ０〜Ｄ７がデータＳＤ０として出力される。

【0132】

以上記述したように、本実施形態によれば、以下の効果を奏する。
（３−１）８ビットのデータＤ０〜Ｄ７を１ビットのデータＳＤ０に変換する変換回路３４０において、容易にデータＳＤ０の出力タイミングを調整することができる。また、遅延同期ループ回路６０１におけるクロック信号ＣＫ２ａの位相調整範囲を広くしなくても、広範囲でデータＳＤ０の出力タイミングを調整することができる。

【0133】

尚、上記各実施形態は、以下の態様で実施してもよい。
・図２に示す第一実施形態において、１つの制御コード生成回路（例えば、制御コード生成回路４００）により生成した制御信号ＣＳ０，ＣＩ０を、各パラレル−シリアル変換回路３１０〜３０３のタイミング調整回路４１０〜４１３，変換回路４２０〜４２３に供給するようにしてもよい。なお、制御コード生成回路の数は、適宜変更することができる。また、第二実施形態、第３実施形態においても同様に変更してもよい。

【0134】

・図１３に示すように、第二実施形態において、選択回路ＳＢ０〜ＳＢ３に対する制御信号は、所望の位相の範囲に対して同じである。このため、図１１に示す選択回路ＳＢ０〜ＳＢ３及びフリップフロップ回路５３０，５３１を省略することができる。なお、図１９に示す第三実施形態においても、同様に選択回路及びフリップフロップ回路を省略することができる。

【0135】

・上記各実施形態に対し、パラレルデータのビット数を適宜変更してもよい。
・上記第一実施形態では、クロック信号ＣＫ１に対して、クロック信号ＣＫ２ａ，ＣＫ２ｂの位相調整範囲を４５（ｄｅｇ．）〜４０５（ｄｅｇ．）としたが、ラッチ回路５００にてラッチした信号に応じたデータＳＤ０を出力することができればよく、位相調整範囲を、例えば４０（ｄｅｇ．）〜４００（ｄｅｇ．）や５０（ｄｅｇ．）〜４１０（ｄｅｇ．）のように適宜変更してもよい。第二，第三実施形態においても、同様に、位相調整範囲を変更してもよい。

【0136】

・実施形態では、データＤＱ等の出力タイミングを調整するトレーニング動作を行うメモリコントローラ２２を用いたが、トレーニング動作を行う機能を有していないメモリコントローラを用いて実施してもよい。この場合、制御コード生成回路には、位相情報が例えば図１に示すコア回路２１等により設定される。

【0137】

・実施形態では、メモリコントローラ２２がトレーニング動作を行うこととしたが、その他の回路、例えばコア回路２１がトレーニング動作を実行するようにしてもよい。
・各実施形態は、インタフェース回路２３を含む制御装置１１について説明したが、データＤＱ及びデータストローブ信号ＤＱＳを受信する回路、例えばＳＤＲＡＭやメモリコントローラに上記のインタフェース回路を適用してもよい。

【0138】

・各実施形態は、メモリ装置１２に対してデータを出力するインタフェース回路２３について説明したが、メモリ以外の回路に対して信号を出力する出力回路、例えば、通信用の出力回路に適用してもよい。

【符号の説明】

【0139】

４００ 制御コード生成回路
４１０ 調整回路
４２０ 変換回路
Ｄ０〜Ｄ３ 入力信号
ＤＤ０〜ＤＤ３ 出力信号
ＣＫ１ 基準クロック信号
ＣＫ２ａ，ＣＫ２ｂ クロック信号
ＳＤ０ 出力信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】