特許 6064651 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6064651

(24)【登録日】2017年1月6日

(45)【発行日】2017年1月25日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/82 20060101AFI20170116BHJP

   H01L 21/822 20060101ALI20170116BHJP

   H01L 27/04 20060101ALI20170116BHJP

   H01L 21/3205 20060101ALI20170116BHJP

   H01L 21/768 20060101ALI20170116BHJP

   H01L 23/522 20060101ALI20170116BHJP

   H01L 21/027 20060101ALI20170116BHJP

   G03F 7/20 20060101ALI20170116BHJP

【ＦＩ】

   H01L21/82 S

   H01L27/04 D

   H01L21/88 Z

   H01L21/30 541Z

   H01L21/30 502A

   G03F7/20 504

【請求項の数】5

【全頁数】18

(21)【出願番号】特願2013-26789(P2013-26789)

(22)【出願日】2013年2月14日

(65)【公開番号】特開2014-157869(P2014-157869A)

(43)【公開日】2014年8月28日

【審査請求日】2015年10月30日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100105360

【弁理士】

【氏名又は名称】川上 光治

(72)【発明者】

【氏名】中山 敬三

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特開平０６−１６３７０３（ＪＰ，Ａ）

【文献】 特開平０６−１４０５１３（ＪＰ，Ａ）

【文献】 特開平０６−０６９３４５（ＪＰ，Ａ）

【文献】 特開昭５０−１４５０９４（ＪＰ，Ａ）

【文献】 特開２０１０−２３８７９７（ＪＰ，Ａ）

【文献】 特開平０１−２９３６１６（ＪＰ，Ａ）

【文献】 特開２０００−０９１２１７（ＪＰ，Ａ）

【文献】 特開２００９−３０２１７９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２

Ｇ０３Ｆ ７／２０

Ｈ０１Ｌ ２１／０２７

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

第１制御電圧が印加された状態で入力端に入力した論理信号を出力端から出力し、第２制御電圧が印加された状態で前記出力端からの出力を遮断するカット素子を有する半導体装置の製造方法において、
半導体基板の上方に導電膜を形成する工程と、
前記導電膜上にフォトレジストを塗布する工程と、
露光マスクを使用して前記フォトレジストをマスク露光する工程と、
電子線照射により前記フォトレジストを電子線露光する工程と、
前記マスク露光および前記電子線露光を行った後、前記フォトレジストを現像することによりレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記導電膜をエッチングし、前記導電膜の導電パターンを形成する工程と、
を含み、
前記電子線露光を使用して形成される前記導電パターンは、前記カット素子に前記第２制御電圧を印加する第１配線を含む、
ことを特徴とする半導体装置の製造方法。

【請求項2】

前記カット素子の前記出力端に接続される第１論理回路と、前記カット素子の前記出力端に対して初期状態で非接続の第２論理回路とを有し、
前記第１論理回路の入力端と前記第２論理回路の出力端を電気的に接続する第２配線が前記電子線露光の領域の前記導電パターンに含まれる
ことを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

前記カット素子は、前記第２制御電圧の印加により前記出力端をハイインピーダンスにする回路を有していることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項4】

前記マスク露光は、オリジナル半導体回路を形成するために使用され、前記電子線露光は、修正回路を形成するために使用されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。

【請求項5】

前記露光マスクは間隔をおいて複数のダミーパターンを形成するための露光に使用され、前記電子線露光は、前記ダミーパターンの前記間隔に第３配線を形成するために使用されることを特徴とする請求項１乃請求項４のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置における半導体集積回路は、半導体基板上に絶縁膜、半導体膜、金属膜などの複数の膜を形成するとともに、それらの膜をパターニングするなどの工程を経て形成される。膜のパターンは、例えば、膜の上に形成されたしレジストパターンをマスクに使用して膜をエッチングすることにより形成される。レジストパターンの形成は、膜の上にフォトレジストを塗布した後に、フォトレジストを露光、現像等の処理を行って形成される。

【0003】

フォトレジストの露光は、例えば光学系の露光マスクを使用する光学露光装置により露光される。光学露光装置では、例えば、レチクルと呼ばれる露光マスクを基板の上方に配置し、光源から出射された光を露光マスクに透過させ、さらに露光マスクを透過した光のパターンを基板上のフォトレジストに照射することにより行われる。

【0004】

露光マスクには、半導体集積回路の一部を構成するパターンが形成されているが、１度作製された後に修正が入ったり、回路の改造が要求されたりすることがある。軽微な修正の場合には、集束イオンビーム（ＦＩＢ:Focused Ion Beam)加工によって修正・改造の妥当性の確認を行ってから露光マスクの改版に踏み切ることが多い。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平５−２６５１９３号公報

【特許文献2】特開２００５‐１０１５３５号公報

【特許文献3】特開２０１１‐１７６０４６号公報

【特許文献4】特開平０９‐２２３６６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、露光マスクにおける修正・改版のための修正箇所が多い場合や、物理的な加工が困難な箇所がある場合には、ＦＩＢ加工を適用することができず、机上の検討やシミュレーションのみでマスク改版に踏み切ることが多い。露光マスクの再作成後であっても、実露光処理を経て更なる修正・改版が必要になることもある。そのような露光マスクの再作成については、半導体集積回路の微細化が進むにつれてマスク製造に時間がかかるようになり、費用が高騰し、修正・改版のスピード化のリスクが生じる原因となる。

【0007】

本発明の目的は、露光マスクの修正・改版の負担を軽減するための露光処理を含む半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0008】

本実施形態の１つの観点によれば、第１制御電圧が印加された状態で入力端に入力した論理信号を出力端から出力し、第２制御電圧が印加された状態で前記出力端からの出力を遮断するカット素子を有する半導体装置の製造方法において、半導体基板の上方に導電膜を形成する工程と、前記導電膜上にフォトレジストを塗布する工程と、露光マスクを使用して前記フォトレジストをマスク露光する工程と、電子線照射により前記フォトレジストを電子線露光する工程と、前記マスク露光および前記電子線露光を行った後、前記フォトレジストを現像することによりレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記導電膜をエッチングし、前記導電膜の導電パターンを形成する工程と、を含み、前記電子線露光を使用して形成される前記導電パターンは、前記カット素子に前記第２制御電圧を印加する第１配線を含む、ことを特徴とする半導体装置の製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。

【発明の効果】

【0009】

本実施形態によれば、露光マスクの修正・改版の負担を軽減することができる。

【図面の簡単な説明】

【0010】

【図1】図１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造方法により形成されるオリジナル回路と修正回路を含む第１例の回路図である。

【図2】図２（ａ）は、第１実施形態に係る半導体装置の製造方法を使用して形成される回路に設けられるカット素子の回路図であり、図２（ｂ）は、図２（ａ）に示すカット素子の真理値表である。

【図3】図３（ａ）、（ｂ）は、図２（ａ）に示すカット素子の構造の第１例、第２例を示す回路図である。

【図4】図４（ａ）〜（ｅ）は、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図5】図５は、第１実施形態に係る半導体装置の製造方法を使用して形成される第２例の半導体回路図である。

【図6】図６は、第１実施形態に係る半導体装置の製造方法を使用して形成される第３例の半導体回路図である。

【図7】図７は、第１実施形態に係る半導体装置の製造方法を使用して形成される第４例の半導体回路図である。

【図8】図８は、第２実施形態に係る半導体装置の製造方法を使用して形成される半導体回路図である。

【図9】図９は、図８に示すＡＮＤ回路の一例を示すトランジスタを含む回路図である。

【図10】図１０（ａ）〜（ｅ）は、第２実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図11】図１１（ａ）〜（ｅ）は、第２実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図12】図１２は、第２実施形態に係る半導体装置の製造方法を使用して形成される別の例の半導体回路図である。

【図13】図１３（ａ）〜（ｄ）は、第３実施形態に係る半導体装置の製造方法の一例を示す平面図である。

【発明を実施するための形態】

【0011】

以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。

【0012】

（第１の実施の形態）
図１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造方法により形成されるオリジナル回路と修正回路を含む第１例の回路図である。

【0013】

図１（ａ）において、２入力の第１のアンド（ＡＮＤ）回路１の出力端は、第１配線２、カット素子３、第２配線４介してフリップフロップ回路５の入力端に接続されている。フリップフロップ回路５の出力端に第３配線６が接続されている。また、カット素子３の近くには接地（ＧＮＤ）配線７が形成されている。なお、接地配線７の代わりに導電性接地パッドが形成されていてもよい。ＡＮＤ回路１の近傍には、３入力の第２のＡＮＤ回路８が形成され、その出力端は第４配線９に接続されている。第４配線９は、例えば第２配線４と同じ層に形成されている。

【0014】

上記のカット素子３は、例えば、図２（ａ）に示すように、入力端３ａ、出力端３ｂ、制御端子３ｃを有し、図２（ｂ）に示す真理値表の表示に従って動作する。

【0015】

真理値表に示すように、制御端子３ｃがオープン状態の場合には、入力端３ａに低レベル電圧の“０”の信号を入力すると、出力端３ｂの出力信号は低（Ｌ）レベル電圧となる。一方、入力端３ａに高レベル電圧の“１”の信号を入力すると、出力端３ｂの出力信号は高（Ｈ）レベルとなる。従って、カット素子３の制御端子３ｃがオープン状態の場合には、カット素子３はバッファ回路として機能する。第１のＡＮＤ回路１は、例えば実績の少ない回路の一部又は全部であり、そのような出力端の後段にカット素子３を接続するように配置される。

【0016】

これに対し、図１（ｂ）に示すように、制御端子３ｃを接地配線７に接続して接地電位とする場合には、信号入力端３ａに“０”の信号、“１”の信号のいずれを入力しても、出力端３ｂの出力信号はハイインピーダンス（Ｈｉ−Ｚ）なる。従って、図１（ｂ）において、制御端子３ｃが接地電位の場合には、カット素子３は信号遮断回路として機能する。

【0017】

次に、カット素子３の回路構成例を２つ挙げて説明する。
第１のカット素子３Ａは、図３（ａ）に示すように、ＣＭＯＳトランジスタ１２１、ナンド（ＮＡＮＤ）回路１２２、ノア（ＮＯＲ）回路１２３、インバータ回路１２４及び抵抗素子１２５を有している。

【0018】

ＣＭＯＳトランジスタ１２１は、ｐ型ＭＯＳトランジスタ１２１ｐとｎ型ＭＯＳトランジスタ１２１ｎを有し、それらのドレインは互いに接続され、第１のカット素子３Ａの出力端３ｂとなっている。ＮＡＮＤ回路１２２の出力端はｐ型ＭＯＳトランジスタ１２１ｐのゲートに接続され、ＮＯＲ回路１２３の出力端子はｎ型ＭＯＳトランジスタ１２１ｎのゲートに接続されている。また、インバータ回路１２４の出力端子はＮＯＲ回路１２３の第１入力端に接続されている。ｐ型ＭＯＳトランジスタ１２１ｐのソースは電源電圧配線１２６に接続され、ｎ型ＭＯＳトランジスタ１２１ｎのソースは接地配線１２７に接続されている。ＮＡＮＤ回路１２２の第１入力端とインバータ回路１２４の入力端は、抵抗素子１２５を介して電源電圧配線１２６に接続されるとともに制御端子３ｃにも接続されている。さらに、ＮＡＮＤ回路１２２とＮＯＲ回路１２３のそれぞれの第２入力端は、第１のカット素子３Ａの入力端３ａとなっている。

【0019】

第１のカット素子３Ａにおいては、接地電位を制御端子３ｃに印加すると、ＣＭＯＳインバータ１２１のｐ型ＭＯＳトランジスタ１２１ｐとｎ型ＭＯＳトランジスタ１２１ｎが論理的に同時にカットオフされる。カットオフされたＣＭＯＳトランジスタ１２１の出力端３ｂは、電源電圧Ｖｄｄ、接地電圧ＧＮＤのいずれからも切り離されてカットオフ状態、即ち高インピーダンス（Ｈｉ−Ｚ）状態となる。また、制御端子３ｃをオープン状態にすると、ＮＡＮＤ回路１２２の第１入力端とインバータ回路１２４の入力端にはＨレベル電圧Ｖｄｄが印加されるので、入力端３ａと同じレベルの信号が出力端３ｂから出力される。

【0020】

第２のカット素子３Ｂは、図３（ｂ）に示すように、ｎ型ＭＯＳトランジスタ１３１ｎとｐ型ＭＯＳトランジスタ１３１ｐの互いのソース／ドレインを並列に接続して形成されるＣＭＯＳトランスミッションゲート１３１とインバータ１３２を有している。ＣＭＯＳトランスミッションゲート１３１では、ｎ型ＭＯＳトランジスタ１３１ｎとｐ型ＭＯＳトランジスタ１３１ｐが互いのソース／ドレインを並列にして接続されている。並列に接続されたｎ型ＭＯＳトランジスタ１３１ｎとｐ型ＭＯＳトランジスタ１３１ｐの２つのノードの一方は入力端３ａとなり、他方は出力端３ｂとなる。ｐ型ＭＯＳトランジスタ１３１ｐのゲートにはインバータ１３２の出力端が接続されている。また、インバータ１３２の入力端とｎ型ＭＯＳトランジスタ１３１ｎのゲートは互いに接続され、さらに制御端子３ｃに接続されるとともに抵抗素子１３３を介して電源電圧線１３４に接続されている。

【0021】

第２のカット素子３Ｂにおいては、ｎ型ＭＯＳトランジスタ１３１ｎをオフする大きさの接地電位を制御端子３ｃに印加すると、ｐ型ＭＯＳトランジスタ１３１ｐとｎ型ＭＯＳトランジスタ１３１ｎが同時にカットオフされる。カットオフされたＣＭＯＳトランスミッションゲート１３１の出力端３ｂは、電源電圧線１３４と制御端子３ｃのいずれからも切り離されてカットオフ状態となり、ハイインピーダンス（Ｈｉ−Ｚ）状態となる。また、制御端子３ｃを開放状態にすると、ｎ型ＭＯＳトランジスタ１３１ｎとｐ型ＭＯＳトランジスタ１３１ｐは双方ともオンし、入力端３ａと同じレベルの信号が出力端３ｂから出力される。

【0022】

第１、第２のカット素子３Ａ、３Ｂにおいて、制御端子３ｃは、初期状態で電気的に他の配線やパッドから開放されるオープン状態に設定され、カット素子３に入力した論理信号を出力端から出力するようにカット素子３の出力を制御する。また、制御端子３ｃは、初期状態では、抵抗素子１２５、１３３でプルアップされる。なお、制御端子３ｃを抵抗素子でプルダウンし、論理回路を切断したい時に電源電圧Ｖｄｄに結線する回路であってもよい。

【0023】

以上のようなカット素子３（３Ａ、３Ｂ）を有する半導体回路のオリジナル回路設計、即ち初期設計状態では、図１（ａ）に示すような回路構成となる。即ち、カット素子３の入力端３ａは第１配線２を介して第１のＡＮＤ回路１の出力端に接続される一方、出力端３ｂは第２配線４を介してフリップフロップ回路５の入力端に接続されていて、その他の回路、配線から切り離されている。

【0024】

従って、図１（ａ）においては、第１のＡＮＤ回路１の出力信号（論理信号）は、第１配線２、カット素子３及び第２配線４を介してそのままフリップフロップ回路５に入力する。また、第２のＡＮＤ回路８の出力端は、第４配線９を介して他の回路（不図示）に接続されるか、他の回路に接続されずにオープン状態になっている。

【0025】

このような半導体回路において、フリップフロップ回路５の入力端に入力する論理信号の伝搬元を第１のＡＮＤ回路１から第２のＡＮＤ回路７に切り換えるためには、図１（ｂ）に示すように回路設計を変更する必要がある。そのような回路変更を行うために、第２配線４と第４配線９を接続する第５配線１０ａを新たに形成するとともに、カット素子３の制御端子３ｃと接地配線７を接続する第６配線１０ｂを新たに形成する。第１〜第４配線２、４、６、９の形成に加えて第５配線１０ａ、第６配線１０ｂを形成する場合には、一般に配線形成用の露光マスク（レチクル）を作り替える。しかし、本実施形態では、次のように露光マスクを変更せずにそのまま使用する方法を採用する。

【0026】

図４（ａ）〜（ｅ）は、図１に示す第２配線４と第４配線９を接続する工程を断面で示している。まず、図４（ａ）に示すように、半導体基板であるシリコン基板１１の上方に絶縁膜１２を形成した後に、絶縁膜１２の上にアルミニウム、アルミニウム合金などの金属膜１３を形成する。その後に、金属膜１３の上に例えばネガ型のフォトレジスト１４を塗布する。フォトレジスト１４として、エキシマレーザと電子ビームの双方による露光が可能な材料、例えば化学増幅レジストを使用する。

【0027】

次に、フォトレジスト１４が形成されたシリコン基板１１を露光装置のステージに取り付ける。さらに、図４（ｂ）に示すように、修正無しの従前のレチクル、即ち露光マスク１５を用いてフォトレジスト１４を露光する。この場合の露光光として例えばＫｒＦエキシマレーザ或いはＡｒＦエキシマレーザを使用する。これにより、導電パターンである接地配線７と制御端子３ｃを形成するための潜像１４ａ、１４ｂがフォトレジスト１３に形成される。この工程では、特に図示しないが、図１（ｂ）に示す第１〜４配線２、４、６、９等の配線の潜像も同時に形成される。

【0028】

次に、図４（ｃ）に示すように、シリコン基板１１を電子ビーム露光装置内のステージ上に移し、フォトレジスト１４に電子ビーム（ＥＢ）を照射して二重露光を行う。これにより、接地配線７と制御端子３ｃを接続する第６配線１０ｂを形成するための潜像１４ｃが形成される。この場合、特に図示しないが、第２配線４と第４配線９を接続する第５配線１０ａを形成するための潜像も同時に形成される。

【0029】

この後に、現像、乾燥などを施すことにより、図４（ｄ）に示すように、潜像１４ａ、１４ｂ、１４ｃを顕像化してレジストパターン１４ｄを形成する。次に、図４（ｅ）に示すように、レジストパターン１４ｄをマスクにして金属膜１２をエッチングすることにより、金属パターン１３ｐが形成される。金属パターン１３ｐには、制御端子３ｃ、接地配線７及びこれらを電気的に接続する第６配線１０ｂが含まれる。金属パターン１３ｐには、第１〜第４配線２、４、６、９も含まれ、さらに第２配線４と第４配線９を電気的に接続する第５配線１０ａが含まれる。

【0030】

これにより、配線を形成するための露光マスクを改版せずにそのまま使用し、さらにＥＢ露光を加えるだけで図１（ａ）に示す半導体回路を図１（ｂ）に示す半導体回路に変更することができ、露光マスクの再作成のための時間と費用を軽減し、改訂された半導体装置を形成することができる。なお、露光マスクを使用するマスク露光は、電子線を使用するＥＢ露光の後であってもよい。

【0031】

以上のような論理回路同士の配線接続の切り替えは、フリップフロップ回路５に対するＡＮＤ回路１、８の接続変更に限るものではない。例えば、図５に示すように、論理回路であるバッファ回路２５の入力端に接続された第１のフリップフロップ回路２１を第２のフリップフロップ回路２８に接続変更する場合に上記と同様な方法を適用してもよい。

【0032】

図５において、第１のフリップフロップ回路２１の出力端は、第１配線２２、カット素子３及び第２配線２４を介してバッファ回路２５の入力端に接続されている。第２のフリップフロップ回路２８の出力端には第４配線２９が接続されている。また、第１、第２のフリップフロップ回路２１、２８のクロック端にはクロック信号ＣＬＫを送るための第５配線３０が接続されている。第１のフリップフロップ回路２１の入力端には第１論理回路２３が接続され、第２のフリップフロップ回路２８の入力端には第２論理回路２７が接続されている。

【0033】

図５において、実線で示す第１〜第５配線２２、２４、２６、２９、３０は、オリジナル回路に使用される配線であり、破線で示す第６、第７配線２０ａ、２０ｂは、修正回路に使用される配線である。本実施形態では、それらの配線は、同じレジストパターンを使用して導電膜をエッチングすることにより形成される。即ち、図４に示すと同様に、第１〜第５配線２２、２４、２６、２９、３０に対応する金属パターンは露光マスクを用いて形成され、第６、第７配線２０ａ、２０ｂに対応する金属パターンはＥＢ露光法を使用して形成される。

【0034】

これにより、第２配線２３と第５配線２９は、ＥＢ露光領域に形成される第６配線２０ａを介して接続される。また、カット素子３の制御端子３ｃは、ＥＢ露光領域に形成される第７配線２０ｂを介して接地配線７に接続されて接地電位に設定される。

【0035】

従って、第１論理回路２３に接続された第１のフリップフロップ回路２１の出力端は、第７配線２０ｂを介して制御端子３ｃが接地電位に設定されたカット素子３によりバッファ回路２５との接続が遮断される一方、第２論理回路２７に接続された第２のフリップフロップ回路２８の出力端は第６配線２０ａを介してバッファ回路２５の入力端に接続される。

【0036】

次に、図６を参照し、上記と同様なＥＢ露光による配線の追加によって論理回路の接続の変更を行う例を説明する。

【0037】

図６の実線で示すように、第１のＡＮＤ回路３１ａは、第１配線３２ａ、第１のカット素子３３ａ、第２配線３４ａを介して第１のフリップフロップ回路３５ａに接続され、第１のフリップフロップ回路３５ａの出力端には第３配線３６ａが接続されている。さらに、第２のＡＮＤ回路３１ｂは、第４配線３２ｂ、第２のカット素子３３ｂ、第５配線３４ｂを介して第２のフリップフロップ回路３５ｂに接続され、第２のフリップフロップ回路３５ｂの出力端には第６配線３６ｂが接続されている。それらはオリジナルの回路であり、これに図６の破線で示す第７〜第１０配線４０ａ、４０ｂ、４０ｃ、４０ｄが追加して形成される。

【0038】

図６において、第１〜第１０配線３２ａ、３４ａ、３６ａ、３２ｂ、３４ｂ、３６ｂ、４０ａ、４０ｂ、４０ｃ、４０ｄは、同じレジストパターンを使用して金属膜をパターニングすることにより形成される。それらのうち、第１〜第６配線３２ａ、３４ａ、３６ａ、３２ｂ、３４ｂ、３６ｂは、同じレジストパターンのうち露光マスク（レチクル）を使用して露光されるパターン（不図示）である。また、第７〜第１０配線４０ａ、４０ｂ、４０ｃ、４０ｄは、図４に示すと同様に、ＥＢ露光を追加することにより形成されるパターンである。追加されるＥＢ露光は、露光マスクによる露光の後、或いはその前に行われる。

【0039】

第８、第１０配線４０ｂ、４０ｄの形成により、第１、第２のカット素子３３ａ、３３ｂの制御端子３ｃは接地配線３７ａ、３７ｂに接続されるので、それらの電圧は接地電位に設定される。この結果、第１、第２のカット素子３３ａ、３３ｂの出力端は図２（ｂ）に示すようにハイインピーダンスとなる。このため、第１のＡＮＤ回路３１ａから第１のフリップフロップ３５ａへの出力が遮断され、さらに、第２のＡＮＤ回路３１ｂから第２のフリップフロップ３５ｂへの出力が遮断される。また、ＥＢ露光により追加された第７、第９配線４０ａ、４０ｃにより、第１のＡＮＤ回路３１ａは第２のフリップフロップ３５ａの入力端に接続され、さらに、第２のＡＮＤ回路３１ｂは第１のフリップフロップ３５ｂの入力端に接続される。これにより、設計変更が行われていないオリジナルの露光マスクをそのまま使用し、ＥＢ露光を追加するだけで論理回路の接続変えを行うことができる。

【0040】

次に、図７を参照し、ＥＢ露光の追加により形成される配線によって遅延時間調整を行うことができる半導体集積回路の例を説明する。

【0041】

図７において、ＡＮＤ回路４１は、第１配線４２、カット素子４３、第２配線４４を介してフリップフロップ回路４５に接続され、フリップフロップ回路４５の出力端には第３配線４６が接続されている。第１配線４２と第２配線４４は、オリジナルの配線である。また、図７において破線で示す第４配線４８、第５配線４９は、オリジナル回路に追加される配線である。即ち、第１〜第５配線４２，４４、４６、４８、４９は同じレジストパターンを使用してパターニングされるが、第１〜第３配線４２，４４、４６は露光マスクを使用して露光される部分であり、第４、第５配線４８、４９は追加のＥＢ露光により露光される部分である。

【0042】

図７において、ＥＢ露光の追加により第４配線４８を形成してカット素子４３の制御端子３ｃを接地配線４７に接続すると、制御端子３ｃは接地電位となるので、図２に示すと同様にカット素子４３の出力はハイインピーダンスとなる。このため、ＡＮＤ回路４１から出力したデータはカット素子４３により遮断されてフリップフロップ回路４５に出力されない状態となる。また、第６配線４９は、第１配線４２、カット素子４３、第２配線４４を通過することにより生じる信号の遅延よりもさらに遅い遅延時間が確保できる長さに形成される。このため、ＡＮＤ回路４１の出力端からフリップフロップ回路４５の入力端に到達する信号をオリジナルよりも遅延することができ、到達時間が調整されることになる。

【0043】

これにより、配線を形成するための露光マスクを改版せずにそのまま使用し、さらにＥＢ露光を加えるだけで遅延時間を修正することができ、露光マスクの再作成のための時間と費用を軽減して改訂された半導体装置を形成することができる。

【0044】

（第２の実施の形態）
図８は、第２実施形態に係る半導体装置の製造方法により形成される半導体集積回路を示している。なお、図８において、図１と同じ符号は同じ要素を示している。
図８では、図１（ａ）に示すと同様に、論理回路として第１のＡＮＤ回路１、第２のＡＮＤ回路８及びフリップフロップ回路５を有する半導体回路がシリコン基板（不図示）に形成される。第１のＡＮＤ回路１は２つの入力端を有し、その出力端は、第１配線２、カット素子３、第２配線４を介してフリップフロップ回路５の入力端に接続されている。第１配線２、第２配線４は、オリジナルの配線である。第２のＡＮＤ回路８は、予めシリコン基板に形成されるスペアセルであるが、オリジナルの状態では、その入力端と出力端となる配線が形成され、その入力端と出力端には論理回路が接続されていない。

【0045】

このような半導体回路において、フリップフロップ回路５に接続されるＡＮＤ回路１の入力数を「３」に変更し、追加する１つの入力端にスペアセルである追加論理回路５０を接続するように要求されることがある。この場合には、図４に示すと同様に、第１〜第３配線２、４、６の形成に使用される露光マスクをそのまま使用してフォトレジストを露光し、その露光の前又は後に、ＥＢ露光を追加して第４〜第８配線９ａ、１０ｂ、１０ｅ、１０ｆ、１０ｇの形成に必要な潜像を形成する。

【0046】

第５配線１０ｂは、カット素子３の制御端子３ｃと接地配線７を接続する配線である。また、第６、第７配線１０ｅ、１０ｆは、第２のＡＮＤ回路８の３つの入力端８ａ、８ｂ、８ｃのうちの２つを第１のＡＮＤ回路１の２つの入力端に並列に接続する配線である。さらに、第４配線９ａは、第２のＡＮＤ回路８の出力端とフリップフロップ回路５の入力端を接続する配線である。第８配線１０ｇは、第２のＡＮＤ回路８の残りの入力端８ｃを追加論理回路５０の出力端に接続する配線である。

【0047】

これにより、カット素子３の出力はハイインピーダンス状態となり、第１のＡＮＤ回路１とフリップフロップ回路５の間の接続は遮断され、第２のＡＮＤ回路８とフリップフロップ回路５は第４配線９ａを介して接続される。また、第１のＡＮＤ回路１の２入力は、第５、第６配線１０ｅ、１０ｆを介して第２のＡＮＤ回路８の入力端に接続される。

【0048】

３入力の第２のＡＮＤ回路８は、図９に示すように複数のＭＯＳトランジスタから形成されている。即ち、第２のＡＮＤ回路８は、並列に接続した３つのｐ型ＭＯＳトランジスタ５１ａ、５１ｂ、５１ｃに３個のｎ型ＭＯＳトランジスタ５２ａ、５２ｂ、５２ｃを直列に接続した回路を有する。この回路において３つのｎ型ＭＯＳトランジスタ５２ａ、５２ｂ、５２ｃのゲートを入力端８ａ、８ｂ、８ｃとする。また、３つのｐ型ＭＯＳトランジスタ５１ａ、５１ｂ、５１ｃのドレインとこれに接続される１つのｎ型ＭＯＳトランジスタ５２ａのドレインの接続部分をＣＭＯＳトランジスタ５３のゲートに接続し、ＣＭＯＳトランジスタ５３のｐ型ＭＯＳトランジスタ５３ｐとｎ型ＭＯＳトランジスタ５３ｎの互いに接続されるドレイン側のアノードを第２のＡＮＤ回路８の出力端８ｄとしている。

【0049】

なお、図９に示す論理回路において、ｐ型ＭＯＳトランジスタ５１ａ、５１ｂ、１５１ｃのドレインとＣＭＯＳトランジスタ５３の入力端の間を接続する配線のうち破線で囲んだ部分に図２に示すカット素子３を接続してもよい。即ち、カット素子３は、上記のように論理回路の入出力端に接続されるだけでなく、論理回路の内部配線に配置されてもよい。

【0050】

ところで、第２のＡＮＤ回路８の出力端８ｄに第４配線９ａを接続する方法として次のような工程を採用してもよい。

【0051】

図１０（ａ）は、スペアセルとして形成された第２のＡＮＤ回路８における出力段のＣＭＯＳトランジスタ５３と一層目配線、二層目配線を示す断面図である。ＣＭＯＳトランジスタ５３のｐ型ＭＯＳトランジスタ５３ｐは、シリコン基板６１において素子分離絶縁層６２に囲まれるｎ型ウエル６１ｎに形成される。また、ＣＭＯＳトランジスタ５３のｎ型ＭＯＳトランジスタ５３ｎは、素子分離絶縁層６２に囲まれたｐ型ウエル６１ｐに形成される。

【0052】

ｐ型ＭＯＳトランジスタ５３ｐは、シリコン基板６１上にゲート絶縁膜６３を介して形成される第１ゲート電極６４と、第１ゲート電極６４の両側のシリコン基板１内に形成されるｐ型ソース領域６５ｓ、ｐ型ドレイン領域６５ｄを有している。ｎ型ＭＯＳトランジスタ５３ｎは。シリコン基板６１上にゲート絶縁膜６３を介して形成される第２ゲート電極６６と、第２ゲート電極６６の両側のシリコン基板６１内に形成されるｎ型ソース領域６７ｓ、ｎ型ドレイン領域６７ｄを有している。

【0053】

そのような状態で、シリコン基板６１の上に、ｐ型ＭＯＳトランジスタ５３ｐ、ｎ型ＭＯＳトランジスタ５３ｎ及び素子分離絶縁層６２を覆う第１層間絶縁膜６８が形成されている。第１層間絶縁膜６８のうちｐ型ソース領域６５ｓ、ｐ型ドレイン領域６５ｄ、ｎ型ソース領域６７ｓ及びｎ型ドレイン領域６７ｄのそれぞれの上にはコンタクトホールが形成され、それらの中に導電性プラグ６９ａ、６９ｂ、６９ｃ、６９ｄが形成されている。第１層間絶縁膜６８の上には、第１〜第４の二層目配線７０ａ〜７０ｄが形成されている。第１、第２の二層目配線７０ａ、７０ｂは、ｐ型ＭＯＳトランジスタ５３ｐ、ｎ型ＭＯＳトランジスタ５３ｎの外側に形成されている。

【0054】

第３、第４の二層目配線７０ｃ、７０ｄは、導電性プラグ６９ｂ、６９ｄを介してｐ型ＭＯＳトランジスタ５３ｐとｎ型ＭＯＳトランジスタ５３ｎのソース領域６５ｓ、６９ｓのそれぞれに接続されている。第３の二層目配線７０ｃは、図９に示したＣＭＯＳトランジスタ５３のうち電源電圧Ｖｄｄに接続される。第４の二層目配線７０ｄは、図９に示したＣＭＯＳトランジスタ５３のうち接地線に接続される配線の一部となる。また、導電性プラグ６９ａ、６９ｃを介してｐ型ＭＯＳトランジスタ５３ｐとｎ型ＭＯＳトランジスタ５３ｎのドレイン領域６５ｄ、６９ｄに電気的に接続される第５の二層目配線７０ｅが形成される。第５の二層目配線７０ｅは、図８に示した第２のＡＮＤ回路８の出力端８ｄとなる。なお、スペアセルの配線としては、図に示す二層目配線までの積層構造に限られるものではなく、三層以上の配線構造であってもよい。

【0055】

次に、図１０（ｂ）に示すように、第１層間絶縁膜６８と第１〜第５の二層目配線７０ａ〜７０ｅの上に第２層間絶縁膜７２としてシリコン酸化膜をＣＶＤ法により形成する。その後、第２層間絶縁膜７２上にネガ型のフォトレジスト７３を塗布し、露光マスク７４を用いて露光する。これにより、第１、第２の二層目配線７０ａ、７０ｂの上方に第１、第２ビアホール潜像７３ａ、７３ｂを形成する。その後に、図１０（ｃ）に示すように、ＥＢ露光により第５の二層目配線７０ｅの上方に第３ビアホール潜像７３ｃを形成する。

【0056】

次に、図１０（ｄ）に示すように、フォトレジスト７３を現像し、ベーク等を施すことにより、第１〜第３ビアホール潜像７３ａ〜７３ｃを顕像化して第１〜第３の開口部７１ａ〜７１ｃを形成する。これにより、レジストパターン７３ｐが形成される。その後に、図１０（ｅ）に示すように、第１〜第３の開口部７１ａ〜７１ｃを通して第２層間絶縁膜７２をエッチングすることにより、ビアホール７２ａ〜７２ｃを形成した後に、レジストパターン７３ｐを除去する。

【0057】

次に、図１１（ａ）に示すように、ビアホール７２ａ〜７２ｃ内に、チタン層、タングステン層を有する導電性のビア７６ａ〜７６ｃを形成する。その後に、図１１（ｂ）に示すように、第２層間絶縁膜７２及びビア７６ａ〜７６ｃの上に金属膜７７、例えばアルミニウムを形成した後に、その上にポジ型のフォトレジスト７８を塗布する。そして、露光マスク７９を使用してフォトレジスト７８を露光し、三層目配線形成用パターン潜像７８ａ、７８ｂを形成する。さらに、図１１（ｃ）に示すように、ＥＢ露光によりフォトレジスト７８のうち第５配線７０ｅの上の第３ビア７６ｃの上を通る配線、即ち図８に示す第４配線９ａを形成するためのパターン潜像７８ｃを形成する。

【0058】

この後に、図１１（ｄ）に示すように、フォトレジスト７８を現像し、さらにベーク等の処理を施すことにより、パターン潜像７８ａ〜７８ｃを顕像化し、レジストパターン７８ｐを形成する。

【0059】

次に、図１１（ｅ）に示すように、レジストパターン７８ｐをマスクにして金属膜７７をエッチングし、これによりレジストパターン７８ｐの下に残された金属膜７７を第１〜第３の三層目配線７７ａ〜７７ｃとして使用し、その後にレジストパターン７８ｐを除去する。ここで、ｐ型ＭＯＳトランジスタ５３ｐとｎ型ＭＯＳトランジスタ５３ｎのドレイン領域６５ｄ、６９ｄに電気的に接続される第３の第三層目配線７７ｃは、例えば図８に示す第４配線９ａとして使用される。また、第２の第三層目配線７７ｂは、例えば、図８に示す第５配線１０ｂとして使用される。

【0060】

上記のようにＥＢ露光が追加されたレジストパターンを使用することにより、図８に示す第４配線９ａは、第５の二層目配線７０ｅ、第３のビア７６ｃを介して第２のＡＮＤ回路８の出力端８ｄに接続されることになる。

【0061】

以上のように、配線、ビアを形成するための露光マスク７４、７９を改版せずにそのまま使用し、さらにＥＢ露光を追加するだけで図８の破線に示す配線を追加して形成することができ、露光マスクの再作成のための時間と費用を軽減して改訂された半導体装置を形成することができる。

【0062】

ＥＢ露光によるパターン修正用の追加データは、露光マスクを使用して形成されるオリジナルの半導体回路のパターンデータとＣＡＤ上で識別するために、層毎のレイヤコード（Layer Code）などを分けて設計データを作製する。その設計データに基づいてＥＢ露光装置に露光データを入力する。

【0063】

図１０、図１１に示した半導体装置では、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタは、既にシリコン基板に形成されているＥＣＯ（Engineering Change Order）用のスペアセルを使用している。しかし、そのようなセルパターンは、追加のＥＢ露光を用いるフォトリソグラフィー法によりポリシリコン、絶縁膜、金属膜などをパターニングにすることによりシリコン基板６１の空き領域に形成してもよい。

【0064】

図１２は、図５に示したと同様に、半導体基板に形成された第１フリップフロップ回路２１、カット素子３、バッファ回路３５、第２フリップフロップ回路２８、接地配線７を有する半導体回路を示している。第１フリップフロップ回路２１の出力端は、第１配線２２、カット素子３、第２配線２４を介してバッファ回路２５の入力端に接続される。バッファ回路２５の出力端には第３配線２６が接続されている。第１フリップフロップ回路２１の入力端に接続されている第１論理回路２３を第２論理回路２７に変更したい場合には、図１２の破線に示す配線を追加する。

【0065】

即ち、第２フリップフロップ回路２８の出力端に繋がる第４配線２０ａを新たに追加する。さらに、カット素子３の制御端子３ｃを接地配線７に接続する第５配線２０ｂを新たに追加する。さらに、第１フリップフロップ回路２１のクロック端に接続する第１クロック配線２９ｂを第２フリップフロップ回路２８のクロック端に接続するために、第１クロック配線２９ｂに接続する第２クロック配線２０ｃを新たに形成する。さらに、第２フリップフロップ回路２８の入力端と第２論理回路２７の出力端を接続する第６配線２０ｄを新たに形成する。

【0066】

第４〜第６配線２０ａ、２０ｂ、２０ｄと第２クロック配線２０ｃの形成は、第１〜第３配線２２、２４、２６と同じレジストパターンを使用して同じ工程で形成される。そのレジストパターンでは、第１〜第３配線２２、２４、２６を形成するためのレジストパターンは露光マスクをオリジナルから変更せずにそのまま使用してフォトレジストを露光して形成される。さらに、第４〜第６配線２０ａ、２０ｂ、２０ｄと第２クロック配線２０ｃを形成するためのレジストパターンは、電子ビーム（ＥＢ）を追加してフォトレジストを露光する。

【0067】

このような二重露光を採用すると、露光マスクを改版せずにそのまま使用し、さらにＥＢ露光を加えるだけで、第２論理回路２７から出力される論理信号が第２フリップフロップ回路２８を介してバッファ回路２５に伝搬することができる。しかも、露光マスクの再作成のための時間と費用を軽減して改訂された半導体装置を形成することができる。

【0068】

（第３の実施の形成）
図１３（ａ）〜（ｂ）は、第３実施形態に係る半導体装置の製造方法のうち配線形成工程を示す平面図である。

【0069】

まず、図１３（ａ）に示すように、シリコン基板（不図示）上方に形成された絶縁膜８１の上に金属膜８２を形成し、さらにその上にフォトレジスト８３を塗布する。この後に、図４に示したと同様に、オリジナルの露光マスクを使用して第１配線パターン用潜像８３ａと第２配線パターン潜像８３ｂを形成するともに、それらの間の領域に縦横に形成される複数のダミーパターン潜像８３ｃを形成する。

【0070】

次に、図１３（ｂ）に示すように、設計変更によって必要が生じた追加配線を形成するために、ＥＢ露光により第３配線パターン潜像８３ｄを形成する。第３配線パターン潜像８３ｄは、ダミーパターン潜像８３ｃの隙間を通って第１、第２配線パターン潜像８３ａ、８３ｂに接続される形状を有している。この後に、図１３（ｃ）に示すように、フォトレジスト８３を現像し、さらにベークなどを施すことにより第１〜第３配線パターン用潜像８３ａ、８３ｂ、８３ｄとダミーパターン潜像８３ｃを顕像化してレジストパターン８３Ｐを形成する。

【0071】

さらに、レジストパターン８３Ｐをマスクに使用して金属膜８２をエッチングした後に、レジストパターン８３Ｐを除去する。これにより、図１３（ｄ）に示すように、絶縁膜８１の上には、第１配線８２ａと、第２配線８２ｂと、それらの間の領域に間隔をおいて配置される複数のダミーパターン８２ｃと、ダミーパターン８２ｃの隙間を通って第１配線８２ａと第２配線８２ｂを接続する追加配線８２ｄが形成される。なお、第１、第２配線８２ａ、８２ｂとして例えば図１（ｂ）に示す第２、第４配線４、９が該当し、追加配線８２ｄとして図１（ｂ）に示す第５配線１０ａが該当する。

【0072】

このような二重露光を採用すると、露光マスクを改版せずにそのまま使用し、さらにＥＢ露光を加えるだけで第１配線８２ａと第２配線８２ｂを接続する追加配線８２ｄを形成することができるので、露光マスクの再作成のための時間と費用を軽減して改訂された半導体装置を形成することができる。

【0073】

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。

【0074】

次に、実施形態について付記する。
（付記１）第１制御電圧が印加された状態で入力端に入力した論理信号を出力端から出力し、第２制御電圧が印加された状態で前記出力端からの出力を遮断するカット素子を有する半導体装置の製造方法において、半導体基板の上方に導電膜を形成する工程と、前記導電膜上にフォトレジストを塗布する工程と、露光マスクを使用して前記フォトレジストをマスク露光する工程と、電子線照射により前記フォトレジストを電子線露光する工程と、前記マスク露光および前記電子線露光を行った後、前記フォトレジストを現像することによりレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記導電膜をエッチングし、前記導電膜の導電パターンを形成する工程と、を含み、前記電子線露光を使用して形成される前記導電パターンは、前記カット素子に前記第２制御電圧を印加する第１配線を含む、ことを特徴とする半導体装置の製造方法。
（付記２）前記カット素子の前記出力端に接続される第１論理回路と、前記カット素子の前記出力端に対して初期状態で非接続の第２論理回路とを有し、前記第１論理回路の入力端と前記第２論理回路の出力端を電気的に接続する第２配線が前記電子線露光の領域の前記導電パターンに含まれることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記カット素子は、前記第２制御電圧の印加により前記出力端をハイインピーダンスにする回路を有していることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記カット素子の前記第１制御電圧は、抵抗素子を介してプルアップされる電圧であり、前記第２制御電圧は接地電圧であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置の製造方法。
（付記５）前記カット素子の前記第１制御電圧は、抵抗素子を介してプルダウンされる電圧であり、前記第２制御電圧は電源電圧であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置の製造方法。
（付記６）前記カット素子は、論理回路内に内蔵されていることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置の製造方法。
（付記７）前記マスク露光は、オリジナル半導体回路を形成するために使用され、前記電子線露光は、修正回路を形成するために使用されることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置の製造方法。
（付記８）前記電子線露光の設計データは、前記露光マスクを使用して形成される回路のデータから分けて作成されることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法。
（付記９）前記露光マスクは間隔をおいて複数のダミーパターンを形成するための露光に使用され、前記電子線露光は、前記ダミーパターンの前記間隔に第３配線を形成するために使用されることを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置の製造方法。

【符号の説明】

【0075】

１、８ ＡＮＤ回路
２、４、６、９ 配線
３、３Ａ、３Ｂ カット素子
３ａ 入力端
３ｂ 出力端
３ｃ 制御電圧端子
５ フリップフロップ回路
７ 接地配線
９、９ａ 配線
１０ａ、１０ｂ、１０ｅ、１０ｆ、１０ｇ 配線
１１ 絶縁膜
１２ 金属膜
１３ フォトレジスト
１４ 露光マスク
３１ａ、３１ｂ ＡＮＤ回路
３２ａ、３２ｂ、３４ａ、３４ｂ、３６ａ、３６ｂ 配線
３３ａ、３３ｂ カット素子
３５ａ、３５ｂ フリップフロップ回路
３７ａ、３７ｂ 接地配線
４０ａ、４０ｂ、４０ｃ、４０ｄ 配線
４１ ＡＮＤ回路
４２、４４、４６ 配線
４３ カット素子
４５ フリップフロップ回路
４７ 接地配線
４８、４９ 配線
５３ｐ ｐ型ＭＯＳトランジスタ
５３ｎ ｎ型ＭＯＳトランジスタ
６１ シリコン基板
６８、７２ 層間絶縁膜
６９ａ、６９ｂ、６９ｃ、６９ｄ 導電性プラグ
７０ａ〜７０ｅ 二層目配線
７３、７８ フォトレジスト
７４、７９ 露光マスク
７６ａ、７６ｂ、７６ｃ ビア
７７ 金属膜
ＥＢ 電子ビーム

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】